CN109314131A - 具有双浮接阱的低电容静电放电(esd)保护结构 - Google Patents

具有双浮接阱的低电容静电放电(esd)保护结构 Download PDF

Info

Publication number
CN109314131A
CN109314131A CN201880001727.8A CN201880001727A CN109314131A CN 109314131 A CN109314131 A CN 109314131A CN 201880001727 A CN201880001727 A CN 201880001727A CN 109314131 A CN109314131 A CN 109314131A
Authority
CN
China
Prior art keywords
trap
well
suspension joint
esd
floating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880001727.8A
Other languages
English (en)
Other versions
CN109314131B (zh
Inventor
任俊杰
马晨月
潘书礼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hong Kong Applied Science and Technology Research Institute ASTRI
Original Assignee
Hong Kong Applied Science and Technology Research Institute ASTRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/121,798 external-priority patent/US10504886B1/en
Application filed by Hong Kong Applied Science and Technology Research Institute ASTRI filed Critical Hong Kong Applied Science and Technology Research Institute ASTRI
Publication of CN109314131A publication Critical patent/CN109314131A/zh
Application granted granted Critical
Publication of CN109314131B publication Critical patent/CN109314131B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供的静电放电(ESD)输入保护装置有一个NPNP结构，其中N+阴极形成在浮动P阱上方的FINFET鳍片或高掺杂区中，P+鳍片或高掺杂区阳极形成在浮动N阱上方，浮动N阱接触浮动P阱。浮动P阱被隔离N阱包围，浮动P阱下方有一个深N阱以将浮动P阱与p型衬底完全隔离。在浮接阱或隔离N阱中没有形成良好的抽头。因此，浮动P阱和浮动N阱始终是真正浮动的。由于阱是浮动的，NPNP结构表现为串联的三结二极管，其具有比单个二极管更低的电容，当其中一个阱短路或偏置时，NPNP结构将出现。在ESD事件期间，NPNP结构表现为单个二极管。

Description

具有双浮接阱的低电容静电放电(ESD)保护结构
【技术领域】
本发明涉及静电放电(ESD)保护电路，更具体地涉及鳍式场效应晶体管(FinFET)工艺中有浮接阱(floating wells)的ESD保护电路。
【背景技术】
集成电路(IC)容易受到静电放电(ESD)脉冲的损坏和故障。工厂中发生的ESD故障会导致产量降低。当最终用户触摸设备时，也可能发生ESD故障。
各种ESD保护结构已被放置在IC的输入、输出、或双向I/O引脚附近。许多这种保护结构都使用无源器件，如串联电阻、二极管和厚氧化物晶体管。其他ESD结构使用有源晶体管来安全地分流ESD电流。
随着制造能力的提高和器件尺寸的缩小，在正常工作期间，较低的电压被施加给晶体管。这些较小晶体管更容易过电压故障，但可以在较低的电源电压下工作，从而消耗更少功率并产生更少热量。
这些较小晶体管通常放置在IC的内“核”中，而栅长大于最小值的较大晶体管会放置在核心周围的外围器件里。ESD保护结构则放置在使用这些较大晶体管的外围器件里。
核心晶体管的较薄栅极氧化物，可以被施加到微小核心器件上的较小电容耦合电流引致短路，从而衬底结熔化。来自人或机器的静电就能产生这种破坏性电流，其仅被外围的输入保护电路部分阻挡。
图1显示具有几个ESD保护钳的芯片。核心电路21包含核心晶体管22、24，核心晶体管22、24有较小的沟道长度，可能被相当低电压的电流损坏。核心电路21接收电源电压VDD，如1.8伏、1.2伏、或一些其他值。核心电路21中可能有数千个核心晶体管。
可以在每个I/O焊盘上通过电源钳26提供对ESD脉冲的保护。电源钳26连接在VDD和地(VSS)之间，并将电源轨之间的ESD脉冲分流。
每个I/O焊盘10可以配有一个或多个ESD保护装置12、16以防止各种可能性。对于一个从地施加到I/O焊盘10的正ESD脉冲，ESD保护装置16接通，而对于一个从地施加到I/O焊盘11的正ESD脉冲，ESD保护装置18接通。同样，对于一个从I/O焊盘10施加到VDD的正ESD脉冲，ESD保护装置12接通，对于一个从I/O焊盘11施加到VDD的正ESD脉冲，ESD保护装置14接通。在某些情况下，电源钳26也可以接通。
最近，平面MOSFET器件正在被FinFET取代。FinFET使用一个更三维的晶体管结构，其中晶体管栅极不再在单个平面内。FinFET使用一个较小的区，比传统的平面晶体管具有更小的泄漏。
图2显示现有技术的FinFET器件。N+区42、44形成在衬底20上，并被氧化物62包围。衬底20可以是硅衬底、或用于绝缘体上硅(SOI)工艺的绝缘体。N+区42、44非常薄，具有纤细的鳍状外观。在N+区42和N+区44之间是轻掺杂p型硅的连接区，其充当晶体管沟道。N+区42、沟道连接区、和N+区44都可以形成在同一鳍状硅片上。
栅极52形成在沟道连接区周围。栅极52不是平的，而是有一个倒U形状，其围绕在N+区42、44之间的沟道连接区。栅氧化物60形成在鳍状沟道连接区的三个侧面上，而不是仅仅形成在沟道区的顶表面上。
由于这种3维栅极和沟道结构，对于相同的晶片面积，FinFET晶体管可以比等效扁平晶体管具有更好的电流驱动。但是，当FinFET晶体管用于ESD保护时，高ESD电流会损坏FinFET晶体管。特别是，N+区42靠近结(junction)到栅极52下的沟道区，有时会极热。当大ESD电流通过N+区42时，这种极热会永久损坏栅氧化物60和N+区42，从而导致器件发生泄漏或故障。
另外，用于N+区42的薄或细长尺寸的鳍片导致电流拥挤到一个狭窄区域，形成局部热点。N+区42的细长鳍片阻碍了散热，N+区42被包含氧化物62的绝缘体和覆盖所有物(包括N+区42、氧化物62和栅极52)的钝化绝缘体所包围。氧化物和其他绝缘体通常是导热不佳的。
图3是具有ESD结构的现有技术器件的横截面。N阱30、50和P阱40形成在轻掺杂p型衬底54上。核心电路形成在P阱40中，例如在N+区46之间的栅氧化物162上方是栅极160，N+区46充当源极区或漏极区，而形成一个NMOS晶体管。P阱40通过P+抽头48偏置到地(VSS)，从而为在P阱40内形成的所有n沟道晶体管提供反向偏置或体偏置。
类似地，p沟道晶体管形成在N阱50中，源极/漏极P+区36由栅氧化物152上的栅极150控制。N+抽头38将N阱50连接到电源VDD。因此，对N阱50中所有晶体管的体偏置被设置为VDD。
可能存在多种情况的N阱50和P阱40，其中一些可能被偏置到其他电压。一些N阱50可以是浮动的，但所有P阱40都偏置到地，因为p型衬底54与P阱40接触，电流可以在P阱40和p型衬底54之间流动，使得两者都偏置到相同电压。
ESD保护结构形成在N阱30中。I/O焊盘连接到N阱30中的P+区34，形成PN二极管。来自该二极管的ESD电流由N阱30中的N+抽头32收集，N+抽头32连接到VDD。PN二极管可以是ESD结构中的焊盘-到-VDD的保护二极管。该ESD结构可以被p型衬底54中的P+抽头54的保护环所围绕，P+抽头54的保护环包围住N阱30。
在典型的互补金属氧化物半导体(CMOS)装置中，所有阱都通过阱抽头偏置。P阱40通过P+抽头48接地，p型衬底54通过P+抽头53接地，N阱50通过N+抽头38接到VDD，N阱30通过N+抽头32接到VDD。此外，即使从P+抽头48到P阱40一串被去除，P阱40也会被p型衬底54偏置，因为它们具有相同的导电类型。
ESD保护装置通常比核心电路大得多，以能够允许高ESD电流流过而不会损坏ESD装置。但是，这些大尺寸是不希望的，因为它们具有大电容，在正常芯片工作期间降低高频信号。期望设计具有低电容的ESD保护电路以增强高速运行。
期望有一种具有较低寄生电容的ESD保护电路。期望有一种承载高电流但仍具有低电容的ESD输入保护电路。期望有一种用于鳍片场效应晶体管(FinFET)工艺的ESD电路。
【附图说明】
图1显示具有几个ESD保护钳的芯片。
图2显示现有技术的FinFET器件。
图3是具有ESD结构的现有技术器件的横截面。
图4A-4C显示一个ESD装置，其在ESD事件期间充当大PN二极管，但在正常运行期间具有串联电容器链的低电容。
图5显示具有浮接阱以减小电容的ESD保护装置。
图6显示使用具有深阱的平面CMOS工艺的低电容ESD装置。
图7显示向低电容ESD装置添加多晶硅栅极。
图8显示具有添加保护环的低电容ESD装置。
图9显示串联连接的两个低电容ESD结构。
【具体实施方式】
本发明涉及静电放电(ESD)保护电路的改进。以下描述以使本领域普通技术人员能够制造和使用在特定应用及其要求的上下文中所提供的本发明。对本领域技术人员而言，对优选实施例的各种修改将是显而易见的，本发明定义的一般原理可以应用于其他实施例。因此，本发明并非旨在限于所示和所述的特定实施例，而是应被赋予与本发明披露的原理和新颖特征一致的最宽范围。
图4A-4C显示一个ESD装置，其在ESD事件期间充当一个大PN二极管，但在正常运行期间具有一个串联电容器链的低电容。在图4A中，ESD装置90是一个NPNP结构，由N+鳍片80、P阱82、N阱84和P+鳍片86形成。虽然这可以是硅控整流器(SCR)结构，但没有提供有源触发器用于打开SCR。相反，P阱82和N阱84是浮动的。唯一电连接是在N+鳍片80，其连接到VDD，以及P+鳍片86，其连接到I/O焊盘。当ESD脉冲施加在I/O焊盘和VDD之间时，N+鳍片80是阴极(K)，P+鳍片86是阳极(A)，用于ESD测试。
第二ESD装置92是由N+鳍片80、P阱82、N阱84和P+鳍片86形成，但连接在I/O焊盘和地(VSS)之间。同样，阴极是N+鳍片80，阳极是P+鳍片86，即使在正常运行期间，P阱82和N阱84也是浮动的。
在图4B，ESD装置90用作p二极管106，在ESD事件期间允许大电流流过。如果在ESD测试期间将正ESD脉冲施加到I/O焊盘并将VDD接地，则p二极管106正向偏置，流过大电流。
类似地，ESD装置92用作p二极管108，在ESD事件期间允许大电流流过。如果在ESD测试期间向I/O焊盘施加负ESD脉冲并将VSS接地，则p二极管108正向偏置，流过大电流。
在图4C，由于P阱82和N阱84在正常运行期间是浮动的，所以ESD装置90中的所有三个PN结表现为串联在I/O焊盘和VDD之间的电容器102。当所有电容器有大约相同的电容值时，串联的三个电容器具有比单个电容器低得多的有效电容。例如，当C是每个电容器102的电容时，则串联的3个电容器102的总电容是C/3。
同样，ESD装置92中的三个PN结表现为串联在I/O焊盘和地之间的三个电容器104。如果ESD装置是如图4B所示的简单PN二极管，那么将只有单个电容器102和单个电容器104。由于串联电容，I/O焊盘上的总有效电容减少了2/3。
图5显示具有浮接阱以减小电容的ESD保护装置。P型衬底54具有包含核心电路的其他阱(图中未显示)，如图3所示。至少一些这种P阱有P+抽头48连接到地，从而偏置该P-阱接地，也使得p型衬底54被偏置接地，这是因为p型衬底54与这些其他P阱接触，如图3所示。因而，在正常运行期间p型衬底54很可能被偏置接地，不太可能是浮动的。此外，在ESD测试期间，ESD测试器可以连接到相同接地，其将P+抽头连接到P阱，使得p型衬底54在一些配置中被ESD测试器偏置。因此，不能认为p型衬底54在正常运行期间或在ESD测试期间都是浮动的。
隔离N阱232、234是形成在ESD结构的所有侧面上，而深N阱236是形成在ESD结构下面。因此，通过隔离N阱232、234和深N阱236，ESD结构的内部与p型衬底54完全隔离。p型衬底54上的任何电压偏置都不能穿透隔离N阱232、234和深N阱236，因为它们是相反的极性类型。
因此，ESD结构的内部与p型衬底54完全隔离。浮动P阱250、252和浮动N阱230不直接或间接地电连接到p型衬底54，p型衬底54上的任何电压偏置都不能穿透隔离N阱232、234和深N阱236。
浮动P阱250、252和浮动N阱230也不包含抽头区。浮动P阱250、252中没有P+抽头区，浮动N阱230中没有N+抽头区。由于没有与阱相同的掺杂类型的抽头区，因此没有偏压施加到这些浮接阱。浮动P阱250、252和浮动N阱230是真正浮动的，不从抽头区接收偏压，也不从p型衬底54接收偏压。
使用鳍片场效应晶体管(FinFET)制造工艺，在衬底和其阱顶部形成硅鳍片。N+鳍片56是硅，至少在鳍的上部具有N+掺杂，并形成在浮动P阱250上。在浮动P阱250上方的N+鳍56形成一个N+至P的二极管。氧化物或其他隔离层在图中未显示，但将围绕鳍片的顶部和侧面。
N+鳍58也是硅，至少在鳍的上部具有N+掺杂，并形成在浮动P阱252上。浮动P阱252上方的N+鳍58也形成一个N+至P的二极管。
P+鳍片64是硅，至少在鳍片的上部具有P+掺杂，并形成在浮动N阱230上。浮动N阱230上方的P+鳍片64形成一个P+至N的二极管。
正极端连接到N+鳍片56和N+鳍片58，而负极端连接到P+鳍片64。对于连接在VDD和I/O焊盘之间的ESD装置90(图4)，N+鳍片56、58连接到VDD，P+鳍片64连接到I/O焊盘。对于连接在I/O焊盘和VSS之间的ESD装置92(图4)，N+鳍片56、58连接到I/O焊盘，P+鳍片64连接到VSS。
在ESD事件期间，当正ESD脉冲施加到I/O焊盘时，在装置90中，P+区86的电位将上升。P+区86和N+区80之间的电位差增加。在装置90内有三个串联的PN二极管结(86-84、84-82、82-80)。虽然P+区86和N+区80之间的电位差增加，但这3个二极管结中的耗尽区宽度也会增加。如果区84和82的宽度足够小，最终这3个二极管结中的耗尽区边界将彼此相遇，并出现穿通现象。这3个二极管结中的能量壁垒消失了。然后，装置90在正向偏压中表现得像单个二极管。
在ESD事件期间，当一个负ESD脉冲施加到I/O焊盘时，在器件92中，N+区80的电位将下降。P+区86和N+区80之间的电位差增加。同样，出现穿通现象。装置92在正向偏压中表现得像单个二极管。像双二极管对一样，在电源钳的帮助下，针对所有ESD测试组合(zapping combinations)，装置90和92都提供保护。
尽管ESD装置具有类似SCR的NPNP结构，但在穿通期间，其行为类似于单个二极管的行为。因此，在ESD事件期间，当最终发生穿通时，ESD装置90可以被模拟为二极管106(图4B)。
在正常运行期间，浮动N阱230和浮动P阱250、252保持未被偏置，使得浮动P阱250和浮动N阱230之间的PN结表现为寄生电容器。同样，P+鳍片64和浮动N阱230之间的PN结表现为与阱间电容器(well-to-well capacitor)串联的另一电容器，而N+鳍片56和浮动P阱250之间的PN结表现为与阱间电容器串联的另一个电容器，总共三个串联电容器。
如果一个或多个浮动N阱230和浮动P阱250在正常运行期间被偏压，则电容器可能被短路，不再串联出现。这会提高I/O焊盘上的有效电容。较高的有效I/O焊盘电容会降低高速性能。
图6显示使用具有深阱的平面CMOS工艺的低电容ESD装置。本发明可以应用于具有深阱的非FINFET工艺。标准CMOS工艺有一个附加步骤，以在浮动P阱250、252和浮动N阱230下方形成深N阱236。不是形成N+鳍片，而是在浮动P阱250中形成N+区256，例如通过离子注入。N+区258同样形成在浮动P阱252中，而P+区237形成在浮动N阱230中。
在任何浮动P阱250、252或浮动N阱230中都没有形成抽头区。在浮动P阱250内或浮动P阱252内没有形成P+区，因此浮动P阱250、252未连接到体偏置(如接地)。同样地，在浮动N阱230中没有形成N+区，因此浮动N阱230未被偏置但真正浮动。
深N阱236将浮动P阱250、252和浮动N阱230与任何衬底偏置隔离，该衬底偏置或是直接施加到p型衬底54，或是间接施加，例如通过偏置另一个在p型衬底54中形成的P阱，如用于核心电路。
图7显示使用具有深阱的CMOS工艺将多晶硅栅极添加到低电容ESD装置。本发明可以应用于具有深阱的非FINFET工艺。多晶硅栅极150形成在浮动N阱230和浮动P阱250之间的氧化物上。多晶硅栅极150横跨浮动N阱230和浮动P阱250之间的边界，从N+区256到P+区237。
同样，浮动N阱230和浮动P阱252之间的边界有多晶硅栅极160，其形成在P+区237和N+区258之间的氧化物层上方。
图8显示具有附加保护环的低电容ESD装置。保护环N阱266、268可以在所有侧面上围绕隔离N阱232、234。隔离N阱232、234和保护环N阱266、268被一部分p型衬底54隔开。
N+鳍片66形成在保护环N阱266上方，N+鳍片68形成在保护环N阱268上方。N+鳍片66、68是减少保护环N阱266、268中电阻的阱抽头。可以将诸如VDD电源电压的偏压施加到N+鳍片66、68，或者N+鳍片66、68可以保持浮动状态。
保护环如保护环N阱266、268可以添加到图5的FINFET工艺，或添加到图6-7的标准CMOS工艺中。保护环也可以仅由下方没有保护环N阱266、268的N+鳍片或N+区构成。而且，保护环可以是N型或P型、偏置型、浮动型或互连型。可以添加保护环以防止闩锁或收集ESD电流或漏电流。
图9显示串联连接的两个低电容ESD结构。ESD装置90是一个NPNP结构，由N+鳍片80、P阱82、N阱84和P+鳍片86形成，可以是如图5所示的没有保护环的FINFET器件，或者是如图8中所示的具有保护环的FINFET器件。或者，ESD装置90可以是一个标准CMOS深阱器件，如图6或图7所示，或者可以是这些特征的各种组合。
不同于在I/O焊盘和VDD之间仅有一个ESD装置90，可以存在两个串联的ESD装置90、90'。两个ESD器件90、90'串联增加了串联寄生电容器的数量，从3增加到6，进一步减小了I/O焊盘上的寄生电容。当两个ESD装置90、90'串联使用时，在VDD和I/O焊盘之间存在两个二极管电压降，这在一些应用中可能是有用的，例如用于进一步降低电容。
各种其他无源器件如电容器、电阻器、二极管和电感器，可以与ESD装置90串联或并联放置，许多并联和/或串联组合的网络是可能的。两个以上的ESD装置90、90'可以串联放置。
【其它实施方式】
发明人还考虑了若干其他实施例。例如，ESD装置的布局和几何形状可能会影响其性能。使浮动P阱250和浮动N阱230边界，与N+鳍片56和P+鳍片64之间距离相等，可以允许阱耗尽区几乎同时到达N+鳍片56和P+鳍片64，从而扩散电流。或者，使阱边界更靠近N+鳍片56或P+鳍片64，这可以允许更有效地控制穿通的开始。
在图7，多晶硅栅极150、160可以是浮动的、或者可以连接到一个固定电压，如VDD或VSS，并可以是标准多晶硅或各种其他栅极材料。多晶硅栅极150、160下面的氧化物可以是栅氧化物，或可以是较厚的场或隔离氧化物，或可以是两者的组合，例如除了可以是P+、N+区或鳍片附近的薄栅氧化物，还可以是阱边界附近的厚氧化物。栅氧化物可以代替浅沟槽隔离或氧化物，以允许更直接的放电路径。
在图5的FINFET工艺中，可以添加多晶硅栅极，其延伸在浮动N阱230和浮动P阱250、252之间的阱边界上，类似于图7的多晶硅栅极150、160。
可以使用各种材料。衬底54可以是硅，或者可以是硅锗或其他化合物，例如Ga-As，并可以添加各种掺杂剂。同样地，N+鳍片56和P+鳍片64可以由与p型衬底54相同的材料、或可以是诸如SiGe的不同材料制成，并可以具有不同浓度或分布的不同掺杂剂。尽管掺杂剂浓度在区内是变化的，但是与区边界附近的掺杂剂浓度的快速变化相比，掺杂剂浓度仍可被认为是相对恒定的。
衬底、p型衬底54基本上是平面的，尽管顶面上会被蚀刻而导致其上表面可能存在变化。鳍片结构基本垂直于衬底的平坦表面。鳍片的侧壁可以稍微倾斜，可能在垂直于衬底的大致平坦表面的20度内。两个侧壁之间的中心线可以几乎垂直，与垂直于衬底的平面不超过20度。
用于制造FinFET的半导体工艺可有若干变型。VDD电源电压可以是1.8伏或其他值。替代方案可以以各种方式组合、或单独使用、或以其他组合方式使用。
虽然已经描述了p型衬底中的深N阱236，但n型衬底中的深P阱可以替代。可以添加各种替代晶体管技术如双极或BiCMOS。
尽管已经描述了当前的流程和操作，但这些都是理论上的，理论可能不完整甚至不正确。无论物理机制和理论解释如何，该结构确实提供ESD脉冲保护。特别是对于小型器件，电流可能以不寻常的方式流动并使用尚未彻底研究和理解的机制。
可以使用扩散区和其他区中的切口。可以替换其他形状和物理布局，例如混合的手指。布局可以将隔离N阱232、234与浮动N阱230合并，使得它们都是一个互连的N阱。当浮动P阱250、252合并在一起时，例如形成环形或圆圈形状(从上方观察布局)，浮动N阱230可以被浮动P阱250和浮动P阱252完全包围。在图5，可以删除第二浮动P阱252和第二隔离N阱234，深N阱236可以在浮动N阱230下面结束。在该变化中，P+鳍片64也可以放置在隔离N阱232上方，靠近浮动P阱250的左侧。
不是将隔离N阱232、234放置在浮动P阱250、252的侧面上，而是可以删除隔离N阱232、234，深N阱236可以执行隔离N阱232、234的横向隔离功能。如果深N阱236是一个掩埋层，没有足够表面掺杂以在表面附近形成阱，则需要隔离N阱232、234。
器件可以使用n沟道、p沟道或双极晶体管或这些晶体管内的结来实施。电容器可以连接到电阻以提供R-C时间延迟，或可以添加更复杂的电路如有源触发电路。在一些实施例中，可以使用高压晶体管而不是具有适当偏置条件的低压晶体管。可以增加栅长来提供更好的保护以免受损坏。
可以使用不同的晶体管、电容器、电阻器和其他器件尺寸，并可以使用各种布局布置如多腿、环形、圆圈形或不规则形状的晶体管。可以添加额外抽头、保护环、晶体管和其他组件。电源节点可以是通常浮动的共放电线(CDL)而不是电力线。虽然已经显示了核心晶体管22、24的简单逆变，但更复杂的栅极和互连可以驱动内部节点，并可以存在若干内部节点连接到不同输入或输出焊盘。输入/输出焊盘可以连接到输入缓冲器、测试扫描逻辑和其他电路。可以使用多个电源。
P和N阱可以反转，可以使用PNPN ESD装置而不是NPNP ESD装置。可以使用深P阱或深N阱。一些实施例可以使用额外的深N+或P+注入区，或注入区的位置和深度可以移位。各种层的最终轮廓和形状可根据使用的工艺不同而不同。特别地，较深的层可以相对掩模布局移位。此外，掩模边缘和最终处理的边界可随处理步骤不同而不同。
ESD装置的形状可以不同，例如具有更圆的底部或场氧化物边界。由于各种原因，保护环可以是连续的或具有开口或切口。可以使用P+和N+保护环。P+和N+保护环可以电连接在一起，浮动或连接到固定电压如电源或接地，或者可以连接到不同电压，例如将P+保护环连接到地，N+保护环连接到电源。对于各种运行模式和条件，可以主动切换或复用对保护环的电压偏置。
可以添加额外泄漏装置，如电阻器和小晶体管。根据使用的工艺和器件尺寸，可以对一些部件使用寄生电容和电阻。
ESD保护电路可以与其他输入保护电路(如电源钳电路、其他焊盘保护电路、或串联电阻器保护电路)合并到输入缓冲器的栅极。还可以在各个点添加接地栅极和厚氧化物保护晶体管和二极管，以增强ESD保护。可以将一个、两个或四个ESD结构添加到每个I/O引脚，或仅仅添加到输入引脚。
厚氧化物和薄氧化物晶体管都可以通过电源钳和ESD保护装置来保护。或者，可以使用具有晶体管和电源电压的不同组合的若干电源钳。每个焊盘可能只有一个ESD保护装置、只有两个ESD保护装置、或四个ESD保护装置，如图1所示。阳极和阴极(A和K)节点可以反转以交换保护方向。
由于工艺、温度和设计差异，偏置、VDD和电压值可能会有所不同。崩溃或穿通电压可随工艺、温度和晶体管的精确几何形状的不同而不同。虽然已经基于对物理过程的理论理解给出了运行描述，但这些理论描述可能是不正确的。也可能存在二阶和三阶效应。在各种条件下，各种机制可能导致击穿和传导。
对于一些ESD测试和条件，大输出驱动器晶体管还用作大二极管。例如，当ESD脉冲施加在I/O焊盘和电源焊盘上时，正ESD脉冲会导通大p沟道驱动晶体管的漏极的寄生p-n漏极-衬底结。p沟道驱动晶体管的n型衬底或阱通常连接到I/O电源。因此，p-n结被正ESD脉冲正向偏压。虽然已经描述了输出焊盘，但是可以替代为其他连接技术，例如球栅阵列(BGA)、倒装芯片等，术语焊盘被认为适用于外部连接的所有球、焊盘、平台等。
同样，当ESD脉冲施加在I/O焊盘和接地焊盘上时，负ESD脉冲可以导通大n沟道驱动晶体管的漏极的寄生n-p漏-衬底结。n沟道驱动晶体管的p型衬底或阱通常连接到I/O地。因此，p-n结被负ESD脉冲正向偏压。可能存在各种跨域耦合路径和机制，其将施加到一个电源域的ESD脉冲耦合到另一个电源域。
本发明的背景部分可以包含有关本发明问题或环境的背景信息，而不是由其他人描述现有技术。因此，在背景部分中包含材料并不是申请人对现有技术的承认。
这里所述的任何方法或过程是机器实现的或计算机实现的，并旨在由机器、计算机或其他设备执行，并不旨在没有这种机器辅助的情况下仅由人类执行。生成的有形结果可以包括显示设备如计算机显示器、投影设备、音频生成设备和相关媒体设备上的报告或其他机器所生成的显示，还可以包括机器生成的硬拷贝打印输出。其他机器的计算机控制是另一个有形结果。
所述的任何优点和益处可能不适用于本发明的所有实施例。通常，一个或多个单词的标签在单词“装置”之前。单词“装置”前面的单词是旨在便于参考权利要求元素的标签，并不意图表达结构上的限制。这种装置加功能的权利要求旨在不仅覆盖在此所述的用于执行该功能及其结构等同物的结构，而且覆盖等同的结构。例如，虽然钉子和螺钉具有不同的构造，但它们都具有等同的结构，因为它们都具有紧固功能。信号通常是电子信号，但也可以是光信号，例如可以通过光纤线传送。
为了说明和描述的目的，前面已经呈现了本发明实施例的描述。这并不意味着穷举或将本发明限制到所披露的确切形式。鉴于上述教义，许多修改和变化是可能的。本发明范围旨在不受限于该详述，而是受限于所附加的权利要求。

Claims (20)

1.一种静电放电(ESD)结构，包括：
衬底，其具有第一掺杂剂极性；
深阱，其具有第二掺杂剂极性，其极性与所述第一掺杂剂极性相反，所述深阱形成在所述衬底中；
第一浮接阱，其具有所述第一掺杂剂极性，形成在所述深阱中，所述第一浮接阱比所述深阱更浅，其中所述第一浮接阱通过所述深阱与所述衬底隔离；
第二浮接阱，其具有所述第二掺杂剂极性，形成在所述深阱中，并与所述第一浮接阱相邻，其中在所述第二浮接阱接触所述第一浮接阱的地方形成阱间电二极管结；
第一高掺杂区，其形成在所述第一浮接阱的上表面附近，所述第一高掺杂区有一个较高浓度的第二掺杂剂，所述较高浓度高于所述第二浮接阱中的第二掺杂剂浓度，所述第一高掺杂区与所述第一浮接阱形成第一电二极管结；
第二高掺杂区，其形成在所述第二浮接阱的上表面附近，所述第二高掺杂区有一个较高浓度的第一掺杂剂，所述较高浓度高于所述第一浮接阱中的第一掺杂剂浓度，所述第二高掺杂区与所述第二浮接阱形成第二电二极管结；
第一端，其连接到所述第一高掺杂区；
第二端，其连接到所述第二高掺杂区；
其中，在ESD测试期间，在所述第一端和所述第二端之间施加一个静电放电ESD电流；
其中，在所述ESD测试期间，在所述第一端和所述第二端之间施加所述ESD电流时，所述ESD电流由所述第一电二极管结、所述阱间电二极管结和所述第二电二极管结传导；
其中，除了通过所述第一高掺杂区到所述第一端的连接之外，所述第一浮接阱没有电连接到任何其他节点、电源或地。
2.根据权利要求1所述的ESD结构，其中除了通过所述第二高掺杂区到所述第二端的连接之外，所述第二浮接阱没有电连接到任何其他节点、电源或地，
其中，除了通过所述第二高掺杂区到所述第二端的连接之外，所述第二浮接阱与所有节点断开。
3.根据权利要求2所述的ESD结构，其中除了通过所述第二高掺杂区和通过所述第二浮接阱到所述第二端的连接之外，所述深阱没有电连接到任何其他节点、电源或地，
其中，除了通过所述第二高掺杂区和所述第二浮接阱到所述第二端的连接之外，所述深阱与所有节点断开。
4.根据权利要求3所述的ESD结构，其中所述第一掺杂剂极性是正极性，所述第二掺杂剂极性是负极性，其中所述衬底是p型衬底。
5.根据权利要求4所述的ESD结构，其中所述第一高掺杂区形成在所述第一浮接阱的上表面下方和内部；
其中所述第二高掺杂区形成在所述第二浮接阱的上表面下方和内部。
6.根据权利要求4所述的ESD结构，其中所述第一高掺杂区形成在鳍片中，所述鳍片基本上位于所述第一浮接阱的上表面之上；
其中，所述第二高掺杂区形成在鳍片中，所述鳍片基本上位于所述第二浮接阱的上表面之上；
其中所述ESD结构由鳍片场效应晶体管FinFET半导体工艺形成。
7.根据权利要求6所述的ESD结构，还包括：
横向隔离阱，其具有所述第二掺杂剂极性，与所述第一浮接阱相邻并横向接触，所述横向隔离阱形成在所述第一浮接阱和没有阱的周围区之间，其中所述衬底具有所述第一掺杂剂极性到达所述上表面。
8.根据权利要求7所述的ESD结构，其中所述第二浮接阱被所述第一浮井横向围绕，当从上表面上方观察时，所述第一浮接阱有一个环形形状。
9.根据权利要求8所述的ESD结构，还包括：
保护环，其形成在所述衬底的周围区，并在外部围绕所述深阱。
10.根据权利要求4所述的ESD结构，还包括：
第一栅极，其形成在氧化物上方的上表面上，所述第一栅极跨越所述阱间电二极管结，所述阱间电二极管结是在所述第二浮接阱接触所述第一浮接阱的位置上形成。
11.一种静电放电ESD输入保护装置，包括：
半导体材料的p型衬底；
深N阱，其形成在所述p型衬底中，所述深N阱没有到电源或地的阱抽头或连接，所述深N阱未被偏置；
浮动P阱，其形成在所述深N阱中，所述浮动P阱比深N阱更浅，其中所述深N阱将所述浮动P阱隔离，以使其不能与下面的所述p型衬底电接触；
浮动N阱，其形成在所述深N阱中，所述浮动N阱横向接触所述浮动P阱以形成一个阱间二极管；
P+区，其接触所述浮动N阱以形成P+N二极管，所述P+区连接到第一端以接收ESD电流；
N+区，其接触所述浮动P阱以形成N+P二极管，所述N+区连接到第二端以接收ESD电流；
其中所述浮动P阱、所述浮动N阱和所述深N阱没有阱抽头或连接到电源或地；
其中所述浮动P阱、所述浮动N阱和所述深N阱未被偏置。
12.根据权利要求11所述的ESD输入保护装置，其中接触所述浮动N阱的所述P+区包括：第一多个鳍片，其形成以突出在半导体材料的衬底的上表面上方，所述第一多个鳍片是由鳍片场效应晶体管(FinFET)工艺形成的；
其中，接触所述浮动P阱的所述N+区包括：第二多个鳍片，其形成以突出在半导体材料的衬底的上表面上方，所述第二多个鳍片是由鳍片场效应晶体管(FinFET)工艺形成。
13.根据权利要求11所述的ESD输入保护装置，还包括：
隔离N阱，其比所述深N阱更浅，形成在所述深N阱的边缘，并形成在所述浮动P阱附近，所述隔离N阱没有阱抽头或连接到电源或地。
14.根据权利要求11所述的ESD输入保护装置，还包括：
保护环，其围绕所述深N阱，所述保护环有多个N+抽头，所述N+抽头被电连接在一起。
15.一种鳍片场效应晶体管FinFET静电放电ESD保护装置，包括：
衬底，其有基本平坦的表面，所述衬底具有低浓度的第一掺杂剂类型；多个鳍片，其形成在所述衬底的表面上，每个鳍片由半导体材料制成；第一浮接阱，其形成在所述衬底中，并具有低浓度的所述第一掺杂剂类型；
第二浮接阱，其形成在所述衬底中，并具有低浓度的第二掺杂类型，所述第二浮接阱和所述第一浮接阱在阱间结处彼此接触；
深阱，其形成在所述第一浮接阱下方，并具有低浓度的所述第二掺杂剂类型；
隔离阱，其形成在所述衬底中，并具有低浓度的所述第二掺杂剂类型；其中，所述第一浮接阱通过所述深阱和围绕所述第一浮接阱的隔离阱与所述衬底隔离，以防止与所述衬底的电接触；
所述多个鳍片中的第一鳍片，所述第一鳍片具有高浓度的所述第二掺杂剂类型，并形成在具有所述第一掺杂剂类型的所述第一浮接阱上方，其中所述第一鳍片在第一结处与所述第一浮接阱接触；
所述多个鳍片中的第二鳍片，所述第二鳍片具有高浓度的所述第一掺杂剂类型，并形成在具有所述第二掺杂剂类型的所述第二浮接阱上方，其中所述第二鳍片在第二结处与所述第二浮接阱接触；
第一电端子，其连接到所述第一鳍片；
第二电端子，其连接到所述第二鳍片；
其中，施加在所述第一电端子和所述第二电端子之间的静电放电ESD使得所述阱间结能够穿通，并在正向偏置的二极管中导通电流。
16.根据权利要求15所述的FinFET ESD保护装置，其中所述第一掺杂剂类型是正型，而所述第二掺杂剂类型是负型。
17.根据权利要求16所述的FinFET ESD保护装置，其中所述第一掺杂剂类型的高浓度是所述第一掺杂剂类型的低浓度的至少十倍；
其中所述第二掺杂剂类型的高浓度是所述第二掺杂剂类型的低浓度的至少十倍。
18.根据权利要求15所述的FinFET ESD保护装置，其中所述第一浮接阱未被偏置，没有连接到由高浓度的所述第一掺杂剂类型形成的任何抽头区；
其中所述第二浮接阱未被偏置，没有连接到由高浓度的所述第二掺杂剂类型形成的任何抽头区；
其中所述第一和所述第二浮接阱未被抽头。
19.根据权利要求15所述的FinFET ESD保护装置，其中所述第一浮接阱未连接，没有连接到所述第一浮接阱外的任何电节点或电压；
其中所述第二浮接阱未连接，没有连接到所述第二浮接阱外的任何电节点或电压；
其中所述第一和所述第二浮接阱不连接到任何电压或节点。
20.根据权利要求15所述的FinFET ESD保护装置，其中所述多个鳍片中的每个鳍片的横截面形状的高度，高于所述衬底表面，并且是所述横截面形状的平均宽度的至少两倍。
CN201880001727.8A 2018-09-05 2018-09-18 具有双浮接阱的低电容静电放电(esd)保护结构 Active CN109314131B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/121,798 2018-09-05
US16/121,798 US10504886B1 (en) 2018-09-05 2018-09-05 Low-capacitance electro-static-discharge (ESD) protection structure with two floating wells
PCT/CN2018/106323 WO2020047903A1 (en) 2018-09-05 2018-09-18 Low-capacitance electro-static-discharge (esd) protection structure with two floating wells

Publications (2)

Publication Number Publication Date
CN109314131A true CN109314131A (zh) 2019-02-05
CN109314131B CN109314131B (zh) 2021-06-08

Family

ID=65221730

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880001727.8A Active CN109314131B (zh) 2018-09-05 2018-09-18 具有双浮接阱的低电容静电放电(esd)保护结构

Country Status (1)

Country Link
CN (1) CN109314131B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600468A (zh) * 2019-06-27 2019-12-20 上海长园维安微电子有限公司 一种带有超低残压降容管且具有scr特性的tvs器件及其制造方法
CN111725202A (zh) * 2019-03-20 2020-09-29 中芯国际集成电路制造(上海)有限公司 Scr静电保护结构及其形成方法
CN112635304A (zh) * 2020-12-21 2021-04-09 扬州扬杰电子科技股份有限公司 一种改善平面肖特基产品保护环区域esd失效的方法
CN115050736A (zh) * 2022-06-10 2022-09-13 深圳市晶扬电子有限公司 低压工艺的紧凑型静电保护器件及整体静电防护方法
CN110600468B (zh) * 2019-06-27 2024-05-31 上海维安半导体有限公司 一种带有超低残压降容管且具有scr特性的tvs器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1437258A (zh) * 2002-02-09 2003-08-20 台湾积体电路制造股份有限公司 一种静电放电防护组件及静电放电防护电路
US20160056146A1 (en) * 2014-08-21 2016-02-25 Apple Inc. Electrostatic Discharge (ESD) Silicon Controlled Rectifier (SCR) with Lateral Gated Section
CN105990320A (zh) * 2014-12-19 2016-10-05 力祥半导体股份有限公司 瞬态电压抑制器、其静电防护元件及其阵列
CN107017248A (zh) * 2017-03-14 2017-08-04 电子科技大学 一种基于浮空阱触发的低触发电压scr结构
CN107454982A (zh) * 2017-07-18 2017-12-08 香港应用科技研究院有限公司 用于静电放电(esd)或过度电性应力(eos)保护的阶梯鳍式场效应晶体管(finfet)
CN108091648A (zh) * 2016-11-21 2018-05-29 安世有限公司 用于静电放电的载流子旁路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1437258A (zh) * 2002-02-09 2003-08-20 台湾积体电路制造股份有限公司 一种静电放电防护组件及静电放电防护电路
US20160056146A1 (en) * 2014-08-21 2016-02-25 Apple Inc. Electrostatic Discharge (ESD) Silicon Controlled Rectifier (SCR) with Lateral Gated Section
CN105990320A (zh) * 2014-12-19 2016-10-05 力祥半导体股份有限公司 瞬态电压抑制器、其静电防护元件及其阵列
CN108091648A (zh) * 2016-11-21 2018-05-29 安世有限公司 用于静电放电的载流子旁路
CN107017248A (zh) * 2017-03-14 2017-08-04 电子科技大学 一种基于浮空阱触发的低触发电压scr结构
CN107454982A (zh) * 2017-07-18 2017-12-08 香港应用科技研究院有限公司 用于静电放电(esd)或过度电性应力(eos)保护的阶梯鳍式场效应晶体管(finfet)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725202A (zh) * 2019-03-20 2020-09-29 中芯国际集成电路制造(上海)有限公司 Scr静电保护结构及其形成方法
CN111725202B (zh) * 2019-03-20 2023-03-24 中芯国际集成电路制造(上海)有限公司 Scr静电保护结构及其形成方法
CN110600468A (zh) * 2019-06-27 2019-12-20 上海长园维安微电子有限公司 一种带有超低残压降容管且具有scr特性的tvs器件及其制造方法
CN110600468B (zh) * 2019-06-27 2024-05-31 上海维安半导体有限公司 一种带有超低残压降容管且具有scr特性的tvs器件及其制造方法
CN112635304A (zh) * 2020-12-21 2021-04-09 扬州扬杰电子科技股份有限公司 一种改善平面肖特基产品保护环区域esd失效的方法
CN112635304B (zh) * 2020-12-21 2023-08-01 扬州扬杰电子科技股份有限公司 一种改善平面肖特基产品保护环区域esd失效的方法
CN115050736A (zh) * 2022-06-10 2022-09-13 深圳市晶扬电子有限公司 低压工艺的紧凑型静电保护器件及整体静电防护方法

Also Published As

Publication number Publication date
CN109314131B (zh) 2021-06-08

Similar Documents

Publication Publication Date Title
US11127734B2 (en) Vertical nanowire transistor for input/output structure
US8049247B2 (en) Asymmetric bidirectional silicon-controlled rectifier
US9368486B2 (en) Direct connected silicon controlled rectifier (SCR) having internal trigger
KR101454537B1 (ko) 반도체 핀을 구비한 esd 디바이스
KR100976410B1 (ko) 정전기 방전 장치
TWI409930B (zh) 靜電放電保護之架構
US7786504B2 (en) Bidirectional PNPN silicon-controlled rectifier
KR100642651B1 (ko) 정전기 방전용 실리콘 제어 정류기
TWI580001B (zh) 靜電放電保護電路、結構及其製造方法
US10504886B1 (en) Low-capacitance electro-static-discharge (ESD) protection structure with two floating wells
JP2008544525A (ja) Ｅｓｄ性能を改善する方法および装置
JP2010016177A (ja) 静電気放電保護素子
CN104716132B (zh) 一种低触发电压和高维持电压的硅控整流器及其电路
US11239229B2 (en) Self-biased bidirectional ESD protection circuit
CN109314131A (zh) 具有双浮接阱的低电容静电放电(esd)保护结构
WO2019014957A1 (en) FIELD FIELD EFFECT TRANSISTOR
TW202010087A (zh) 具有浮接基極之矽控整流器
CN107454982B (zh) 用于静电放电或过度电性应力保护的阶梯鳍式场效应晶体管
KR100504203B1 (ko) 반도체장치의 보호소자
KR20080003047A (ko) 정전기 방전 보호 소자
KR20020015199A (ko) 반도체장치의 정전방전보호소자
TWI756092B (zh) 矽控整流器
CN111403379B (zh) 一种基于soi工艺的静电放电保护结构
Cao et al. Field effect diode for effective CDM ESD protection in 45 nm SOI technology
US10998308B2 (en) Area-efficient bi-directional ESD structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant