CN108091648A - 用于静电放电的载流子旁路 - Google Patents

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Abstract

本公开的各个方面涉及可用于分流电流的电路系统。可与一个或多个实施例一致的第一电路具有布置在阳极端和阴极端之间的多个交替的p型半导体区域和n型半导体区域，其间具有相应的p‑n结。例如旁路电路的第二电路连接到所述交替的p型半导体区域和n型半导体区域中的一个区域，并与其形成另外的p‑n结。所述第二电路工作以提供影响所述第一电路的工作的载流子流动。

Description

用于静电放电的载流子旁路
技术领域
各个实施例的各个方面涉及电感耦合信号线的使用，以对电路提供防止电路遭受静电放电(ESD)事件的伤害的保护。
背景技术
ESD事件可导致电路组件的严重损坏，并可导致电路的最终失效。某些技术进步(例如，输入输出电路的数据速率的增加)可使受保护电路更易受到ESD事件的伤害。此外，数据信号速率的增加可导致对ESD保护电路的工作性能的要求更加严格。此外，各种ESD电路可能会表现出对于各种应用的不期望的电容。
对于各种应用，这些及其它问题已经对实现ESD保护电路提出了挑战。
发明内容
各个示例实施例涉及各种问题，诸如上述提及的那些问题和/或通过下面的公开可变得显而易见的其他问题且包括有关ESD保护的问题。
如可通过一个或多个实施例来实现的，一种设备包括第一电路，其具有多个交替的p型半导体区域和n型半导体区域，其间具有相应的p-n结。所述第一电路被配置和布置为在所述第一电路的阳极端和所述第一电路的阴极端之间分流电流。所述设备还包括第二电路，其连接到所述交替的p型半导体区域和n型半导体区中的一个区域，并与其形成另外的p-n结。所述另外的p-n结的正向偏置电压低于另一个p-n结的第一正向偏置电压，所述另一个p-n结由所述交替的p型半导体区域和n型半导体区中的所述一个区域与所述交替的p型半导体区域和n型半导体区中的另一个区域形成。在某些实施方式中，所述第一电路包括肖克利二极管，并且所述第二电路为旁路电路，所述旁路电路提供提高了的激活所述肖克利二极管所需的触发电流。例如，所述旁路电路可以利用形成了所述另外的p-n结的所述交替的p型半导体区域和n型半导体区中的所述一个区域来吸引并运走载流子，并且在其中提高触发(或导通)所述肖克利二极管所需要的载流子的量。
在某些示例实施例中，本公开的各个方面涉及一种设备，所述设备包括具有交替的半导体材料的n区域和半导体材料的p区域的肖克利二极管。所述p区域中的第一p区域连接到所述肖克利二极管的阳极。所述n区域中的第一n区域与所述第一p区域形成第一p-n结，所述第一p-n结具有第一正向偏置电压。所述p区域中的第二p区域与所述第一n区域形成第二p-n结。所述n区域中的第二n区域连接到所述肖克利二极管的阴极，并与所述第二p区域形成第三p-n结。旁路电路连接到所述阳极，与所述第一n区域形成连接，并且具有低于所述第一正向偏置电压的第二正向偏置电压。
一个或多个实施例涉及一种方法，所述方法包括：在肖克利二极管的OFF模式下禁用旁路电路，所述旁路(在启用时)绕过阳极p-n结的电容。响应于由所述肖克利二极管中的电流产生的电压，旁路电路被启用，并操作以通过将所述肖克利二极管内的多数载流子电流分流到阳极来绕过所述阳极p-n结和电容。在所述肖克利二极管的ON模式下，启用所述肖克利二极管以在阴极和所述阳极之间传导多数载流子。在某些实施例中，通过经由旁路连接传递电流来分流所述多数载流子电流，所述旁路连接的正向偏置电压低于所述肖克利二极管的所述阳极p-n结的正向偏置电压。
上述讨论/概述并不旨在描述本公开的每一个实施例或每一个实施方式。下面的附图和详细描述也例示了各种实施例。
附图说明
鉴于以下结合附图的详细描述，可以更全面地理解各示例实施例，在附图中：
图1是与本公开的实施例相一致的包括ESD保护电路的系统的框图；
图2是与本公开的实施例相一致的具有旁路电路的ESD保护电路的框图；
图3A是与本公开的实施例相一致的基于绝缘体上硅技术的ESD保护电路的截面图；
图3B是与本公开的实施例相一致的图3A的ESD保护电路的俯视图；
图4是与本公开的实施例相一致的使用掩埋层以与衬底隔离的ESD保护电路的截面图；
图5是与本公开的实施例相一致的使用掩埋层和高n掺杂衬底的ESD保护电路的截面图；
图6是与本公开的实施例相一致的使用掩埋层和高p掺杂衬底的ESD保护电路的截面图；
图7是与本公开的实施例相一致的ESD保护电路的电流-电压(IV)曲线图；
图8A示出了与本公开的实施例相一致的包括肖特基二极管的旁路电路的几种配置；
图8B示出了与本公开的实施例相一致的旁路电路的几种配置，所述旁路电路包括具有P+接触区域的肖特基二极管；
图8C示出了与本公开的实施例相一致的包括FET的旁路电路的几种配置；
图9A是示出与本公开的一个或多个实施例相一致的肖克利二极管导通时的电流的图；
图9B示出了也与本公开的一个或多个实施例相一致的在肖克利二极管导通之前而在旁路电路开始传导之后的电流；
图10是与本公开的实施例相一致的双向ESD保护设备；
图11是与本公开的实施例相一致的与ESD保护电路的使用相对应的流程图；以及
图12示出了根据另一示例实施例的具有MOSFET旁路电路的ESD保护电路。
本文中讨论的各实施例适用于修改和替代形式，同时其各个方面在附图中已通过示例的方式示出且将进行详细描述。然而，应当理解，其目的不是为了将本公开限于所描述的特定实施例。相反，其目的是为了涵盖落入本公开的范围内的所有修改、等同物、和替代方案，包括权利要求书中限定的各个方面。此外，在整个本申请中使用的术语“示例”仅采取说明的方式而不是限制的方式。
具体实施方式
本公开的各个方面被认为适用于涉及ESD保护电路的各种不同类型的设备、系统、和方法。在某些实施方式中，在对以电容性负载为重要因素的集成电路(IC)芯片进行ESD保护的背景下使用时(例如用于使用高速差分信号的应用时)，本公开的各个方面已经表明是有益的。在某些实施例中，旁路电路与肖克利二极管结合使用。通过以下对非限制性示例的讨论以及相应的上下文，可以理解各个方面，而所述各个方面不一定如此受限。
因此，在下面的描述中，阐述了各种具体细节以描述本文给出的具体示例。然而，对于本领域技术人员显而易见的是，在没有下面给出的所有具体细节的情况下可以实践一个或多个其他示例和/或这些示例的变体。在其他情况下，并未详细描述众所周知的特征，以免使本文示例的描述变得模糊不清。为了便于说明，在不同附图中可以使用相同的附图标记来表示相同元件或相同元件的额外实例。此外，尽管在某些情况下可以在单独附图中描述各个方面和特征，但是应当理解，可以将来自一个附图或实施例的特征与另一个附图或实施例的特征相结合，即使该结合未被明确示出或明确描述为结合。
各实施例涉及ESD保护电路，作为保护电路免受ESD事件伤害的一部分，所述ESD保护电路使用肖克利二极管来分流ESD电流。当在肖克利二极管的p-n结上施加反向偏置电压时，例如，由于肖克利二极管的中心结处的雪崩和/或隧穿，产生多数载流子。多数载流子又可趋于使肖克利二极管的外部p-n结正向偏置，同时这些正向偏置的结注入少数载流子，少数载流子又可以导致肖克利二极管导通，从而分流ESD电流。所述ESD保护电路包括旁路电路，旁路电路为肖克利二极管内的多数载流子提供电流通路。电流通路提供肖克利二极管的p-n结的旁路，抵消多数载流子对p-n结的影响，并阻止少数载流子的进一步注入，这可以提高导通肖克利二极管所需的有效(触发)电流。
在具体实现中，当没有多数载流子电流时，或当多数载流子电流非常低时，旁路电路作为高阻抗工作。当多数载流子电流增加时，旁路电路的阻抗减小。所减小的阻抗导致被分流的多数载流子电流量的增加。如本文所讨论的，旁路电路可以配置为：随着通过中心p-n结的多数载流子电流进一步增加，多数载流子电流也开始流过与旁路通路并联的肖克利二极管的外部p-n结。一旦电流达到阈值(触发电流)，肖克利二极管就会导通。通过这种方式，旁路电路用于提高导通肖克利二极管所需的电流量。
本公开的各个方面涉及ESD保护电路，所述ESD保护电路具有在受保护电路的正常工作期间较低的有效电容。与ESD保护电路的肖克利二极管相关联的电容可以主要由与p-n结相关联的电容(例如，结电容和扩散电容)引起。对于高速信号，例如在某些射频(RF)通信中使用的信号(例如，以GHz频率工作的超宽带(UWB))，所述电容可特别成问题。特定实施例涉及被设计为至少对于阳极结具有低电容的肖克利二极管，其中阳极结是最靠近二极管的阳极的p-n结。在某些实施例中，阴极结也被设计为具有低电容，其中阴极结最靠近二极管的阴极。因此，具有串联连接的三个结电容(阳极结、中心结、阴极结)的肖克利二极管可以具有非常低的电容，同时还由于深度回跳(deep snap-back)而提供低的钳位电压。旁路电路提供了绕过阳极结的交替电流通路，使得阳极结不会变为正向偏置，直到出现触发肖克利二极管的回跳(导通状态)的更高的电流(触发电流)。旁路电路可以操作以提供与阳极结并联的相对低量的附加电容，使得低电容和高触发电流二者可以同时实现。
根据一个或多个实施例，可以通过提供旁路电路来增加肖克利二极管的触发电流(用于导通和关断)，旁路电路将载流子从肖克利二极管的内部区域中的一个区域向外进行重定向。也可以使用例如p-n结处的高掺杂区域(触发注入部)来调节触发电流。然而，认识到触发注入部会增加p-n结的有效电容。本公开的各个方面涉及使用旁路电路来降低ESD保护电路在正常工作期间的有效电容，同时提供对ESD保护电路的运行参数的附加控制。特别地，旁路电路提供与低电容结中的一个结并联的导电通路。当活动时，并联导电通路绕开并联的(阳极)p-n结的低p-n电容。并联p-n结被设计为具有低电容，且与二极管的其他电容串联连接。因此，绕开p-n结意味着二极管的电容的增加。各个实施例涉及旁路电路的使用，旁路电路以对应于不同工作模式的不同的有效阻抗进行工作。例如，旁路电路可以在正常工作期间以高阻抗工作，并在ESD事件期间(当少数载流子电流增加时)以较低阻抗工作。通过这种方式，ESD保护电路的正常工作模式包括低p-n电容，其在其它在工作模式中被绕开。
在某些实施例中，旁路电路提供了高欧姆值，并有助于实现零伏左右的偏置电压。在这种情况下，旁路电路不直接绕过阳极p-n结。阳极结的低电容则与其他两个结电容串联，从而降低总电容。
根据各个实施例，旁路电路包括在ESD事件期间正向偏置的与n型区域的连接。旁路电路配置为具有正向偏置电压，其小于肖克利二极管的阳极p-n结的正向偏置电压。随着二极管中的电流增加，旁路p-n结和阳极p-n结中的每一个的两端的电压增加。由于正向偏置电压较低，旁路电路先开始导通，从而将部分电流转移出二极管。结果就是在阳极p-n结开始导通之前所需的电流量的增加。除了较低的正向偏置电压之外，旁路电路可以位于多数载流子的源极(反向偏置的p-n结)附近。这可以导致旁路电路与源极之间的电阻低于阳极p-n结与源极之间的电阻。
在某些实施例中，本公开的各个方面涉及一种设备，所述设备包括具有交替的半导体材料的n区域和半导体材料的p区域的肖克利二极管。这些交替区域形成了p-n结，包括提供期望的低电容的串联连接的p-n结。p区域中的第一p区域连接到肖克利二极管的阳极(例如，阳极是分离的并且/或者包括第一p区域的至少一部分)。n区域中的第一n区域与第一p区域形成第一p-n结，表现出正向偏置电压。第一n区域和p区域中的第二p区域形成第二p-n结，并且第二p区域与n区域中的第二n区域形成第三p-n结。第二n区域连接到肖克利二极管的阴极(例如，阴极是分离的并且/或者包括第二n区域的至少一部分)。旁路电路包括连接到阳极、并与第一n区域形成连接的p型半导体材料区域。旁路电路的正向偏置电压低于第一p-n结的第一正向偏置电压，第一p-n结位于第一p区域和旁路电路所连接到的相同的第一n区域之间。这种方法例如可实施为提供ESD功能。
在各种情况下，已经认识到/发现：相比于与没有旁路电路的肖克利二极管相关联的触发电压，旁路电路提供提高了的使交替的n区域和p区域导通的触发电压。这种方法有利于肖克利二极管的使用，其中相应的p-n结提供期望的低电容，同时也实现/调谐高触发电压。这允许设置肖克利二极管的p-n结内的电容，同时广泛地独立地控制触发电压。各个方面还涉及通过旁路电路的构造以及各个p-n结的性质来调谐触发电压。
在一些实施例中，将旁路电路配置为通过将通过反向偏置第二p-n结而产生的多数载流子分流到阳极来设定触发电压。旁路电路可以通过对多数载流子进行分流而提供提高了的激活肖克利二极管所需的电流量，来设定肖克利二极管的高触发电流。例如，可将肖克利二极管配置为：响应于第一n区域中的未被旁路电路分流的多数载流子而被激活。在这种条件下，旁路电路将分流载流子直到电流极限，所述电流极限对应于激活肖克利二极管所需的载流子电流的量的增加。
旁路电路可包括各种半导体区域或其他电路属性中的一种或多种。在一些实施例中，旁路电路包括肖特基二极管。肖特基二极管可例如具有肖特基结，肖特基结具有肖特基结的至少一个边缘处的边缘端接、肖特基结的边缘上的p+触点(例如，还提供阳极触点)、肖特基结的另一个边缘上的边缘端接、或边缘端接和p+触点中的一个或多个的组合。在某些实施例中，旁路电路包括场效应晶体管(FET)，例如结型场效应晶体管(JFET)或金属-氧化物-半导体场效应晶体管(MOSFET)。这种JFET可包括由一个或多个p掺杂的沟槽形成的栅极。这种MOSFET可包括将其漏极与第一n区域隔离开的沟槽和/或第三p区域。
各个半导体区域可包括各种p型成分和n型成分。在一些实施例中，第一n区域包括n-区域和n+区域，第二p区域包括p-区域和p+区域，并且其中第二p-n结位于n+区域和p+区域的相交处。在一些实施例中，n+掺杂区域包括n++掺杂区域，并且p+区域包括形成相交处的一部分的p++掺杂区域。
现在转到附图，图1是与本公开的实施例相一致的包括ESD保护电路的系统的框图。ESD保护电路104和106为电路系统108提供ESD保护。ESD事件可以从任何数量的不同类型的ESD源102产生。例如，可以通过与人体的电接触、通过摩擦效应或静电感应进行的受保护装置的直接或间接充电、以及通过受保护装置向地进行的机器放电，来引起ESD事件。在某些实施例中，受保护电路108可受到连接到ESD电路104和106的输入/输出节点上的电容的不利影响。例如，受保护电路108可以高速接收或传输数据。系统还可包括将所述源对地的电压限制(钳制)到安全水平的电源轨ESD钳位电路110。
与本文讨论的各实施例一致，ESD电路104和106中的一个或两个包括具有旁路电路的肖克利二极管。某些实施例仅使用ESD电路104和106中的一个，而其他实施例则使用更多这种电路。旁路电路将多数载流子从肖克利二极管内部分流到二极管的阳极。对载流子的分流改变了肖克利二极管的触发电流和保持电流。例如，可以增加保持电流以避免由于保持电流低于受保护电路系统108的正常工作条件而导致的闭锁状态。
根据某些实施例，当电路系统108在正常条件下工作时，旁路电路传导很小的电流(或不传导电流)。例如，旁路电路可以包括具有在正常条件下不被超过的正向偏置电压的连接。旁路电路在这种环境下的高阻抗可对于保持ESD电路106、104的低电容是有用的。特别地，旁路电路可以与肖克利二极管的p-n结并联连接，并且肖克利二极管的p-n结可以被设计为具有低电容。当旁路电路具有高阻抗时，p-n结的电容为ESD电路104、106的有效电容做出贡献。更具体地，肖克利二极管包括串联连接的三个p-n结。三个p-n结中的每一个都具有相应的电容，并且串联连接的有效电容为：1/(1/C1+1/C2+1/C3)。当旁路电路(例如，在ESD事件期间)具有低阻抗时，对应的电容器被有效地从电路中去除。虽然在这种情况下，ESD电路的电容暂时增加，但是一旦ESD保护电路激活并开始分流电流，电容就变得无关紧要。
图2是与本公开的实施例相一致的具有旁路电路的ESD保护电路的框图。肖克利二极管208包括共同形成三个不同p-n结的四个交替的p区域和n区域220、222、224、和226。肖克利二极管208的有效电容212可由电容器214、216、和218表示，其中各电容器分别对应于相应的p-n结的电容。当来自ESD事件的电压和电流被施加在阴极210和阳极204之间时，肖克利二极管208导通并开始将ESD电流从阴极分流到阳极。一旦电流下降到保持电流以下，肖克利二极管208关断并停止分流电流。
旁路电路206连接在n区域222和阳极204之间。在传导电流(低阻抗)时，旁路电路206提供绕开由p区域220和n区域222形成的p-n结的电流通路。实际上，绕开了电容214，这暂时性地增加了在阴极210和阳极204之间测量的有效电容。为了降低有效电容，旁路电路206配置为在受保护电路的正常工作期间具有高阻抗。
旁路电路206可以通过各种电路系统来实现。例如，MOSFET晶体管可以实现为具有连接到阳极204的其栅极和源极/漏极区、以及连接到n区域222的背栅极和相对的源极/漏极区。本文还描述了某些其他示例的特征，例如下面结合图8示出并描述的示例。
根据具体实施例，可以将肖克利二极管208配置为电容214和电容218中的每一个电容相对较低，电容216较高。这对于减小电容特别有用(例如，相对于具有单个低电容的电路)。如本文所讨论的，可以通过在p区域220和n区域222之间的结处以及p区域224和n区域226之间的结处使用轻掺杂(n-和p-)来实现较低的电容。本公开的各个方面涉及到这样的认识：较大的电容216可以至少部分地归因于n区域222和p区域224之间的结处的较高掺杂浓度。较高掺杂浓度(p+和n+)可用于防止轻掺杂区域224和222之间发生穿通。因此，相应的p-n结就具有较高的电容。该电容对肖克利二极管的总电容的影响可以通过各个串联连接的其余p-n结的较低电容来缓解。
图3A是与本公开的实施例相一致的基于绝缘体上硅技术的ESD保护电路的截面图。氧化物304提供了轻掺杂衬底302和肖克利二极管组件之间的绝缘。肖克利二极管包括连接到n+区域308的阴极触点306。n+区域308位于p-区域(阱)310内。重掺杂的p+区域312环绕轻掺杂的p-区域310。阳极触点314连接到p+区域320。p+区域320位于被重掺杂的n+区域324环绕的n-区域(阱)322内。
在工作时，肖克利二极管响应于从由区域312和324形成的p-n结流出的载流子(在这种情况下为电子)而导通。旁路电路318通过触点316连接到阳极，以提供载流子到达阳极的电流通路。旁路电路318被配置为在没有电流的情况下提供高阻抗。旁路电路318还被配置为在阳极p-n结(在320和322之间)开始导通之前开始传导(较低阻抗)多数载流子电流。例如，旁路电路318可以配置为具有比阳极p-n结具有更低的正向偏压的连接。
根据实施例，阳极正偏置且阴极保持接地。当阳极到阴极的电压达到二极管的击穿电压时，多数载流子(触发电子)流向阳极。在中心结的另一侧，多数载流子(空穴)向阴极方向流动。当电子流过p型区域320时，空穴注入到区域322中，这导致肖克利二极管导通(触发)。旁路电路318通过提供到阳极的较低电阻来阻止该过程。通过旁路电路318流到阳极的电子不会将空穴注入到低掺杂的外延区域中。因此，电流的这部分并不直接对肖克利二极管的触发有贡献。
例如，考虑旁路电路318，其包括用于在低电流下提供载流子旁路的肖特基二极管。该装置表现为与肖特基二极管串联的n-p-n双极晶体管。在较高的电流下，肖特基二极管上的电压降升高。一旦电压降超过阳极p-n结的正向偏置电压，则电流开始流过阳极p-n结。这开启了空穴的注入，其有助于肖克利二极管的触发。
根据某些实施例，触发注入部326、328可用于在装置触发时调节击穿电压。所示出的触发注入部326、328的掺杂(p++，n++)比相应区域324、312的掺杂更高。相应的结具有不同的击穿特性，其可用于调节二极管的导通特性。
图3B是与本公开的实施例相一致的图3A的ESD保护电路的俯视图。图3B中使用的附图标记对应于图3A中使用的附图标记，为了简洁起见省略了对其的重复的讨论。在所示示例中，旁路电路318物理地位于p区域320和p-n结之间，所述p-n结形成在324和312之间的结处。电流流动更长的距离可导致更高的电阻。因此，相对位置可以对每个通路中的相对电流流动产生影响。
图4是与本公开的实施例相一致的使用掩埋层以与衬底隔离的ESD保护电路的截面图。代替掩埋氧化物，一个或两个掩埋层402、404可用于隔离。掩埋层402、404可对避免在使用轻掺杂衬底302时可发生的来自于寄生晶闸管或穿通的不利影响有用。
图5是与本公开的实施例相一致的使用掩埋层和高n掺杂衬底的ESD保护电路的截面图。当使用高掺杂n+衬底502时，单个掩埋的p+层504可用于提供隔离。高掺杂衬底502的使用降低了与过早击穿或寄生晶闸管相关的风险。
图6是与本公开的实施例相一致的使用掩埋层和高p掺杂衬底的ESD保护电路的截面图。当使用高掺杂p+衬底602时，单个掩埋的n+层604可用于提供隔离。高掺杂衬底602的使用降低了与过早击穿或寄生晶闸管相关的风险。
图7是与本公开的实施例相一致的ESD保护电路的电流-电压(IV)曲线图。所示IV曲线示出了可如何调整各种特性。例如，在702处表示的保持电压和保持电流可受到隔离注入部和旁路电路布局的影响。又例如，IV曲线上的点706表示击穿的开始，其中载流子电流流过尚未活动的二极管。可通过调整击穿电压(例如，通过使用触发注入部和隔离注入部)来控制此事发生的点。二极管在704处示出的触发电压和电流下被激活。可通过调节载流子旁路电路以及通过隔离注入部的方式来控制该点。例如，可通过载流子旁路的布局和/或物理性质(例如肖特基金属的功函数)来调谐触发电流。
图8A示出了与本公开的实施例相一致的包括肖特基二极管的旁路电路的几种配置。802示出了硅上金属法。804处的肖特基二极管包括作为边缘端接的填充了氧化物的沟槽。在806处，肖特基二极管包括作为边缘端接的可被掺杂的填充了多晶硅的沟槽。在808处，肖特基二极管具有锥形的氧化物边缘端接。
图8B示出了与本公开的实施例相一致的包括具有P+接触区域(例如，利用如图2中的220的阳极连接)的肖特基二极管的旁路电路的几种配置。在810处，肖特基二极管与p+触点组合。在812处，具有p+触点的肖特基二极管包括作为边缘端接的填充了氧化物的沟槽。在814处，具有p+触点的肖特基二极管包括作为边缘端接的可被掺杂的填充了多晶硅的沟槽。在816处，也具有p+触点的肖特基二极管具有锥形的氧化物边缘端接。
图8C示出了与本公开的实施例相一致的包括FET的旁路电路的几种配置。在818处，示出了以p型掺杂沟槽作为基极的JFET。这种JFET可以在沟槽中使用高掺杂p型多晶硅。沟槽壁通过氧化物(或另一种绝缘材料)隔离开。这两个沟槽的距离可使低掺杂的n型硅在零伏特下完全耗尽。高掺杂硅区域可以用作达至触点金属的接触区域，其还与多晶硅连接。当触点金属相对于硅正向偏置时，耗尽区变小且沟道打开。因此，低掺杂区域不会在零偏压(或小的正偏压)下连接，并且一旦电流在装置触发后流动就会被接触。
在820处，示出了具有沟槽隔离的漏极的MOSFET。在822处示出了具有双极隔离的漏极的MOSFET。这种MOSFET可以具有与其漏极相连接的栅极。当栅极偏置时，反型沟道产生并且连接MOSFET的源极和漏极。可以实现漏极和外延硅区域之间的隔离以减弱电子的流动。这种隔离可以通过利用氧化物或漏极周围的p型扩散将漏极隔离来实现。
图9A是示出与本公开的一个或多个实施例相一致的肖克利二极管导通时的电流的图。当肖克利二极管导通时，肖克利二极管传导在阳极端和阴极端(910/920)之间(主要经过阳极p-n结)流动的高电流水平。图9B示出了也与本公开的一个或多个实施例相一致的在肖克利二极管导通之前而在旁路电路930开始传导之后的电流。
图10是与本公开的实施例相一致的双向ESD保护设备1000。交替的p型区域和n型区域的两个结构1010和1020以相反的方向连接，其中旁路电路1012和1022如图所示地连接。这提供了用于分流电流的双向装置。如示出的上部和下部的p-n结可以利用结处的低掺杂材料来实现，中间的p-n结处具有较高掺杂的材料。在具有并联的两个(例如，相同的)结构的这种方法中，设备1000的电容可以以与具有单个低掺杂p-n结的这种结构的电容相同的值来实现。
图11是与本公开的实施例相一致的与ESD保护电路的使用相对应的流程图。在框1102处，当阳极和阴极之间的电压低时，旁路电路和肖克利二极管均被有效地禁用。在这种情况下，电流低且主要是由于漏电流。随着肖克利二极管两端的电压升高到击穿电压，电流增加，导致旁路电路处的电压升高。该电压随着肖克利二极管上的电压增加而继续增加。在框1104处，旁路电路保持高阻抗，直到电压超过旁路电路的正向偏置电压。此时，在方框1106处，旁路电路被启用并开始传导(分流)载流子。
如果电流继续增加(由于二极管两端的相应增加的电压)，则旁路电路两端的电压继续增加。该电压还对应于阳极p-n结处的电压。因此，在框1108处，一旦该电压超过阳极p-n结的正向偏压，则阳极p-n结开始传导并注入空穴。假设达到了触发电流，在框1110处，肖克利二极管导通。然后，在框1114处，肖克利二极管分流(ESD)电流，直到保持电压不再被超过。
图12示出了根据另一示例实施例的具有MOSFET旁路电路的ESD保护电路。如图所示，旁路电路包括晶体管1210，晶体管1210具有栅极1212、源极/漏极区域1214和1216。肖克利二极管包括交替的半导体区域，包括p+区域1220、n-区域1222、p-区域1224、和n+区域1226。栅极1212和源极/漏极区域1214与p+区域1220一起耦合到阳极，并且可以要求p-阱区域1218达至n-区域1222。1228处的结可以在区域1222和1224中分别掺杂n+/p+。还示出了可选的掩埋氧化物层。可以形成其它类似的电路，其中晶体管1210远离肖克利二极管放置(例如，偏移到阳极或阴极的左侧或右侧)并相应地连接，或以其它方式如图所示地局部集成。
指示取向的术语，例如，上部/下部、左/右、顶/底、和上/下，在本文中可用于表示附图中所示的元件的相对位置。应当理解，当为了标记的方便使用术语时，所公开的结构可以取向为不同于附图中所示的取向。
本说明书通过各种电路或电路系统描述和/或示出了对实现所要求保护的一个或多个发明有用的各个方面，这些电路或电路系统可以使用以下术语进行讨论：诸如块、模块、装置、系统、单元、控制器、比较器、和其他电路类描述语。结合其他元件讨论这种电路或电路系统，以解释如何实施某些实施例。例如，在上述某些实施例中，上下文中的一个或多个说明项目表示被配置和布置为用于实现所公开的操作/活动的电路(例如，离散模拟或逻辑电路系统、或(半)可编程电路)，其可依照附图中所示的方法进行实施。
基于上述讨论和说明，本领域技术人员将容易地认识到，在未严格遵循本文示出和描述的示例性实施例和应用的情况下，可以对各实施例进行各种修改和改变。例如，结合附图描述的方法可以涉及以各种顺序实施的步骤，保留本文中的实施例的一个或多个方面，或可以涉及更少或更多的步骤。这种修改并不脱离本公开的各个方面的真实精神和范围，包括权利要求中阐述的方面。

Claims (20)

1.一种设备，包括：
肖克利二极管，其具有多个半导体材料区域，包括：
第一p区域，其连接到所述肖克利二极管的阳极；
第一n区域，其与所述第一p区域形成第一p-n结，所述第一p-n结具有第一正向偏置电压；
第二p区域，其与所述第一n区域形成第二p-n结；以及
第二n区域，其连接到所述肖克利二极管的阴极并与所述第二p区域形成第三p-n结；以及
旁路电路，其连接到所述阳极并与所述第一n区域形成电连接，并且具有低于所述第一正向偏置电压的第二正向偏置电压。
2.如权利要求1所述的设备，其中所述旁路电路被配置为将通过反向偏置所述第二p-n结而产生的多数载流子分流到所述阳极。
3.如权利要求2所述的设备，其中所述旁路电路被配置并布置为：通过经由所述旁路电路对所述多数载流子进行分流而提供提高了的激活所述肖克利二极管所需的多数载流子电流的量，来设定所述肖克利二极管的高触发电流。
4.如权利要求3所述的设备，其中所述肖克利二极管被配置为：响应于所述第一n区域中的未被所述旁路电路所分流的载流子而激活；并且其中所述旁路电路被配置为：分流载流子直到电流极限，所述电流极限对应于激活所述肖克利二极管所需的载流子电流的量的增加。
5.如权利要求1所述的设备，其中所述旁路电路包括肖特基二极管。
6.如权利要求5所述的设备，其中所述肖特基二极管具有肖特基结以及位于所述肖特基结的至少一个边缘上的边缘端接。
7.如权利要求5所述的设备，其中所述肖特基二极管具有肖特基结以及位于所述肖特基结的边缘上的p+触点。
8.如权利要求7所述的设备，其中所述肖特基二极管具有位于所述肖特基结的另一个边缘上的边缘端接。
9.如权利要求1所述的设备，其中所述旁路电路包括场效应晶体管(FET)。
10.如权利要求9所述的设备，其中所述FET为结型场效应晶体管(JFET)。
11.如权利要求10所述的设备，其中所述JFET包括由一个或多个掺杂的沟槽形成的栅极。
12.如权利要求9所述的设备，其中所述FET为金属-氧化物-半导体场效应晶体管(MOSFET)。
13.如权利要求12所述的设备，其中所述MOSFET包括沟槽，所述沟槽被配置为隔离所述MOSFET的漏极与所述第一n区域。
14.如权利要求12所述的设备，其中所述MOSFET包括第三p区域，所述第三p区域被配置为隔离所述MOSFET的漏极与所述第一n区域。
15.如权利要求1所述的设备，其中所述第一n区域包括n-区域和n+区域、所述第二p区域包括p-区域和p+区域，并且其中所述第二p-n结位于所述n+区域和所述p+区域的相交处。
16.如权利要求15所述的设备，其中n+掺杂区域包括n++掺杂区域，所述p+区域包括形成所述相交处的一部分的p++掺杂区域。
17.一种设备，包括：
第一电路，其包括多个交替的p型半导体区域和n型半导体区域，其间具有相应的p-n结，所述第一电路被配置和布置为在所述第一电路的阳极端和所述第一电路的阴极端之间分流电流；以及
第二电路，其连接到所述交替的p型半导体区域和n型半导体区域中的一个区域，并与其形成另外的p-n结，所述另外的p-n结的正向偏置电压低于另一个p-n结的第一正向偏置电压，所述另一个p-n结由所述交替的p型半导体区域和n型半导体区域中的所述一个区域与所述交替的p型半导体区域和n型半导体区域中的另一个区域形成。
18.如权利要求17所述的设备，其中所述第一电路包括肖克利二极管，并且所述第二电路为旁路电路，所述旁路电路被配置并布置为：通过利用形成所述另外的p-n结的所述交替的p型半导体区域和n型半导体区域中的所述一个区域使载流子流动来提供提高了的激活所述肖克利二极管所需的触发电流。
19.一种方法，包括：
在肖克利二极管的OFF模式下禁用旁路电路，所述旁路电路在启用时绕过阳极p-n结的电容；
响应于由所述肖克利二极管中的载流子电流产生的电压，启用旁路电路，以通过将所述肖克利二极管内的多数载流子电流分流到阳极来绕过所述阳极p-n结和电容；以及
在所述肖克利二极管的ON模式下，启用所述肖克利二极管以在阴极和所述阳极之间传导多数载流子。
20.如权利要求19所述的方法，其中所述分流多数载流子电流的步骤包括：通过旁路电路传递电流，所述旁路电路的正向偏置电压低于所述肖克利二极管的所述阳极p-n结的正向偏置电压。
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