JP6187984B2 - 交互伝導タイプの領域を有する静電放電保護用の半導体デバイス - Google Patents

交互伝導タイプの領域を有する静電放電保護用の半導体デバイス Download PDF

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Description

関連出願の相互参照
[0001]本出願は、２０１２年２月７日に出願された米国特許仮出願第６１／５９５，８９３号に基づく利益を主張するものである。この仮出願の内容は、参照により本明細書に組み込まれる。
[0002]本開示は、一般的には、静電放電（ＥＳＤ）保護、ラッチアップ（ＬＵ）防止、及び電気的オーバーストレス（ＥＯＳ）条件時の損傷防止に関する。より詳細には、本開示は、ＬＵ及びＥＯＳの保護に対する高レベルのロバスト性を維持しつつ、ＥＳＤ損傷に対して集積回路（ＩＣ）を保護する方法に関する。
[0003]ＥＳＤ時には、大きな電流が、ＩＣを通り流れ得ると共に、場合によっては損傷を引き起こし得る。損傷は、電流を伝導するデバイス内において、及び大きな電流により著しい電圧降下を被るデバイスにおいて、起こり得る。ＥＳＤ事象による損傷を回避するためには、クランプが、ＩＣに追加されてもよい。これらのクランプは、ＩＣの影響を被りやすいノードに対して高電圧を生じさせることなく、大きなＥＳＤ電流を短絡させる。
[0004]１つのＥＳＤクランプ設計の考慮要件は、平常動作条件時にクランプが偶発的に電流を短絡させるのを防止することであり得る。平常動作条件時の偶発的な電流の短絡は、一時的な機能低下を結果的にもたらし得ると共に、平常動作を回復させるために人間又は他のＩＣによる干渉を必要とする場合がある。さらに、平常動作時のクランプの作動により、過剰な電流引き込みによってＩＣに対して永久損傷が引き起こされる場合がある。クランプが、平常動作時に低伝導（短絡）モードにて作動すると、クランプを通過する電流のエネルギーは、一時損傷又は永久損傷が発生し得るような過剰に高いものとなり得る。ＥＳＤデバイスの誤作動により引き起こされる平常動作時の高（供給）電流は、ラッチアップ事象と呼ばれ得るものであり、ＩＣに対して一時的な機能低下、一時損傷、又は永久損傷を結果的にもたらし得る。ＥＯＳは、ＩＣピンにおいて望ましくない高電圧により引き起こされ得る。
[0005]これらの課題を解消するための公知の方法は、高クランピング電圧を伴うＥＳＤクランプを形成することを含み得る。このクランプのクランピング電圧は、デバイスがその高伝導状態を持続し得る最低電圧となり得る。供給レベルを上回ってクランピング電圧を上昇させることにより、ＥＳＤクランプは、平常動作時に作動された場合でもラッチ状態から解除され、それにより機能低下が一時的なものとなり得るように設計され得る。
[0006]自動車などのいくつかの用途においては、ノイズスパイクによる一時的な機能低下を回避させるために、又はオンチップＥＳＤ保護を作動させることなくオフチップＥＳＤ保護によりシステムレベルＥＳＤ電流を短絡させ得るために、クランピング電圧を、供給レベルをはるかに上回る高さにすることが好ましい場合がある。
[0007]ＥＳＤ保護クランプ用のさらなる設計制約には、低いスタンバイ電流又はリーク電流が含まれ得る。いくつかの用途については、パッドに加えられる静電容量もまた、最小限に抑制される場合がある。
[0008]ＥＳＤ保護を実現する１つの方法は、ツェナーダイオード又は逆方向ダイオードをＥＳＤクランプとして使用することであってもよい。しかし、これらのクランプの性能は非常に低いものとなる場合があり、大面積が必要となり得る。非常に多くの場合に、追加の層が、クランピング電圧を調節するために必要とされ得る。
[0009]面積あたりの性能は、ゲート接地ｎ型金属酸化膜半導体（ＧＧＮＭＯＳ）を使用することにより改善され得るが、酸化膜の信頼性における課題が生じ得ると共に、高電圧用途においては、ＮＭＯＳがスナップバックに耐え切れない場合がある。
[0010]酸化膜の信頼性における課題をもたらすことなく高クランピング電圧及び高効率面積利用を伴う、改良されたＥＳＤ保護に対する必要性が存在する。
[0011]静電放電（ＥＳＤ）保護デバイスが、開示される。ＥＳＤ保護デバイスは、第１のノードと第２のノードとの間に結合されてもよい。ＥＳＤ保護デバイスは、第２のドーパントタイプの第１の低ドープ領域と、第１の低ドープ領域内に形成された第１のドーパントタイプの第２の低ドープ領域とを備えてもよい。ＥＳＤ保護デバイスは、第１の低ドープ領域内に形成され、第１のノードに対して結合された、第１のドーパントタイプの第１の高ドープ領域と、第２の低ドープ領域内に形成され、第２のノードに対して結合された、第２のドーパントタイプの第２の高ドープ領域とをさらに備えてもよい。ＥＳＤ保護デバイスは、第１のノードと第２のノードとの間においてＥＳＤ事象を抑制するために作動するように構成されてもよい。
[0012]一実施形態においては、ＥＳＤ保護デバイスは、第１の低ドープ領域内に形成された第１のドーパントタイプの第３の低ドープ領域を備えてもよく、第１の高ドープ領域は、第３の低ドープ領域内に形成されてもよい。
[0013]別の実施形態においては、ＥＳＤ保護デバイスは、第１の低ドープ領域内に形成された第２のドーパントタイプの第３の低ドープ領域を備えてもよく、第１の高ドープ領域は、第３の低ドープ領域内に形成されてもよい。
[0014]別の実施形態においては、ＥＳＤ保護デバイスは、第１の高ドープ領域と第１の低ドープ領域との間に結合されたバイアス素子を備えてもよく、このバイアス素子は、第１の高ドープ領域及び第１の低ドープ領域により形成された逆方向バイアス接合点の電圧を制御するように構成されてもよく、さらに、この接合点の電圧は、ＥＳＤ保護デバイスのトリガ電流を決定してもよい。
[0015]別の実施形態においては、ＥＳＤ保護デバイスは、第２の高ドープ領域と第２の低ドープ領域との間に結合されたバイアス素子を備えてもよく、このバイアス素子は、第２の高ドープ領域及び第２の低ドープ領域により形成された逆方向バイアス接合点の電圧を制御するように構成されてもよく、さらに、この接合点電圧は、ＥＳＤ保護デバイスのトリガ電流を決定してもよい。
[0016]別の実施形態においては、バイアス素子は、抵抗器、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、ＮＭＯＳ、ＰＭＯＳ、及びバイポーラトランジスタの中の少なくとも１つを備えてもよい。
[0017]別の実施形態においては、ＥＳＤ保護デバイスは、Ｐドーパントタイプの第３の低ドープ領域と、第３の低ドープ領域内に形成されたＮドーパントタイプの第４の低ドープ領域とを備えてもよい。第１の低ドープ領域は、第４の低ドープ領域内に形成されてもよい。
[0018]別の実施形態においては、ＥＳＤ保護デバイスは、第１のノードと第２のノードとの間に結合されてもよい。ＥＳＤ保護デバイスは、第１のドーパントタイプの第１の低ドープ領域と、第１の低ドープ領域内に形成された第２のドーパントタイプの第２の低ドープ領域とを備えてもよい。ＥＳＤ保護デバイスは、第２の低ドープ領域内に形成され、第１のノードに対して結合された、第１のドーパントタイプの第１の高ドープ領域と、第１の低ドープ領域内に形成され、第２のノードに対して結合された、第２のドーパントタイプの第２の高ドープ領域とをさらに備えてもよい。ＥＳＤ保護デバイスは、第１のノードと第２のノードとの間においてＥＳＤ事象を抑制するために作動するように構成されてもよい。
[0019]別の実施形態においては、ＥＳＤ保護デバイスは、第１の低ドープ領域内に形成された第１のドーパントタイプの第３の低ドープ領域を備えてもよく、第２の高ドープ領域は、第３の低ドープ領域内に形成されてもよい。
[0020]別の実施形態においては、ＥＳＤ保護デバイスは、第１の低ドープ領域内に形成された第２のドーパントタイプの第３の低ドープ領域を備えてもよく、第２の高ドープ領域は、第３の低ドープ領域内に形成されてもよい。
[0021]別の実施形態においては、ＥＳＤ保護デバイスは、第１の高ドープ領域と第２の低ドープ領域との間に結合されたバイアス素子を備えてもよく、このバイアス素子は、第１の高ドープ領域及び第１の低ドープ領域により形成された逆方向バイアス接合点の電圧を制御するように構成されてもよく、さらにこの接合点電圧は、ＥＳＤ保護デバイスのトリガ電流を決定してもよい。
[0022]別の実施形態においては、ＥＳＤ保護デバイスは、第２の高ドープ領域と第１の低ドープ領域との間に結合されたバイアス素子を備えてもよく、このバイアス素子は、第２の高ドープ領域及び第１の低ドープ領域により形成された逆方向バイアス接合点の電圧を制御するように構成されてもよく、さらに、この接合点電圧は、ＥＳＤ保護デバイスのトリガ電流を決定してもよい。
[0023]別の実施形態においては、第１のドーパントタイプは、Ｎ型であってもよく、第２のドーパントタイプは、Ｐ型であってもよい。
[0024]別の実施形態においては、ＥＳＤ保護デバイスは、第１のノードと第２のノードとの間に結合されてもよい。ＥＳＤ保護デバイスは、アノードとして機能する第１のコレクタ、第１のエミッタ、及び第１のベースを備える、ＮＰＮトランジスタを備えてもよい。ＥＳＤ保護デバイスは、カソードとして機能する第２のコレクタ、第２のエミッタ、及び第２のベースを備える、ＰＮＰトランジスタをさらに備えてもよい。第１のコレクタは、第１のノードに対して結合されてもよく、第２のコレクタは、第２のノードに対して結合されてもよく、第１のベースは、第２のエミッタに対して結合されてもよく、第１のエミッタは、第２のベースに対して結合されてもよい。ＥＳＤ保護デバイスは、ＥＳＤ事象に応答して第１のノードから第２のノードに電流をシンクするようにさらに構成されてもよい。
[0025]別の実施形態においては、ＥＳＤ保護デバイスは、第１のコレクタと第１のベースとの間に結合されたバイアス素子をさらに備えてもよく、バイアス素子は、第１のコレクタ及び第１のベースにより形成された逆方向バイアス接合点の電圧を制御するように構成されてもよく、さらに、この接合点電圧は、ＥＳＤ保護デバイスのトリガ電流を決定してもよい。
[0026]別の実施形態においては、ＥＳＤ保護デバイスは、第２のベースと第２のコレクタとの間に結合されたバイアス素子をさらに備えてもよく、このバイアス素子は、第２のベース及び第２のコレクタにより形成された接合点の逆方向接合点電圧を制御するように構成されてもよく、さらに、この逆方向接合点電圧は、ＥＳＤ保護デバイスのトリガ電流を決定してもよい。
[0027]別の実施形態においては、ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のベース及びＰＮＰトランジスタの第２のエミッタとして機能する第１の低ドープ領域をさらに備えてもよく、第１の低ドープ領域は、Ｐ型のドーパントでドープされてもよい。ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のエミッタ及びＰＮＰトランジスタの第２のベースとして機能する第２の低ドープ領域をさらに備えてもよく、この第２の低ドープ領域は、Ｎ型のドーパントでドープされてもよく、第１の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のコレクタとして機能する第１の高ドープ領域をさらに備えてもよく、この第１の高ドープ領域は、Ｎ型のドーパントでドープされてもよく、第１の低ドープ領域内に形成されてもよく、第１のノードに対して結合されてもよい。ＥＳＤ保護デバイスは、ＰＮＰトランジスタの第２のコレクタとして機能する第２の高ドープ領域をさらに備えてもよく、この第２の高ドープ領域は、Ｐ型のドーパントでドープされてもよく、第２の低ドープ領域内に形成されてもよく、第２のノードに対して結合されてもよい。
[0028]別の実施形態においては、ＥＳＤ保護デバイスは、Ｐ型のドーパントでドープされた第３の高ドープ領域をさらに備えてもよく、この第３の高ドープ領域は、第１の低ドープ領域内に形成されてもよく、第１のベースは、第３の高ドープ領域内に形成されてもよい。
[0029]別の実施形態においては、ＥＳＤ保護デバイスは、Ｎ型のドーパントでドープされた第３の高ドープ領域をさらに備えてもよく、この第３の高ドープ領域は、第２の低ドープ領域内に形成されてもよく、第２のベースは、第３の高ドープ領域に対して結合されてもよい。
[0030]別の実施形態においては、ＥＳＤ保護デバイスは、第３のコレクタ、第３のエミッタ、及び第３のべースを備える、第１のノードとＮＰＮトランジスタとの間に結合された、第２のＰＮＰトランジスタをさらに備えてもよい。第３のエミッタは、第１のノードに対して結合されてもよく、第３のベースは、第１のコレクタに対して結合されてもよく、第３のコレクタは、第１のベースに対して結合されてもよい。
[0031]別の実施形態においては、ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のベース、ＰＮＰトランジスタの第２のエミッタ、及び第２のＰＮＰトランジスタの第３のコレクタとして機能する、第１の低ドープ領域をさらに備えてもよい。第１の低ドープ領域は、Ｐ型のドーパントでドープされてもよい。ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のエミッタ及びＰＮＰトランジスタの第２のベースとして機能する、第２の低ドープ領域をさらに備えてもよい。第２の低ドープ領域は、Ｎ型のドーパントでドープされてもよく、第１の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のコレクタ及び第２のＰＮＰトランジスタの第３のベースとして機能する、第３の低ドープ領域をさらに備えてもよい。第３の低ドープ領域は、Ｎ型のドーパントでドープされてもよく、第１の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、ＰＮＰトランジスタの第２のコレクタとして機能する第１の高ドープ領域をさらに備えてもよい。第１の高ドープ領域は、Ｐ型のドーパントでドープされてもよく、第２の低ドープ領域内に形成されてもよく、第２のノードに対して結合されてもよい。ＥＳＤ保護デバイスは、第２のＰＮＰトランジスタの第３のエミッタとして機能する第２の高ドープ領域をさらに備えてもよい。第２の高ドープ領域は、Ｐ型のドーパントでドープされてもよく、第３の低ドープ領域内に形成されてもよく、第１のノードに対して結合されてもよい。
[0032]別の実施形態においては、ＥＳＤ保護デバイスは、第３のコレクタ、第３のエミッタ、及び第３のベースを備える、ＰＮＰトランジスタと第２のノードとの間に結合された、第２のＮＰＮトランジスタを備えてもよい。第３のエミッタは、第２のノードに対して結合されてもよく、第３のベースは、第２のコレクタに対して結合されてもよく、第３のコレクタは、第２のベースに対して結合されてもよい。
[0033]別の実施形態においては、ＥＳＤ保護デバイスは、ＰＮＰトランジスタの第２のベース、ＮＰＮトランジスタの第１のエミッタ、及び第２のＮＰＮトランジスタの第３のコレクタとして機能する、第１の低ドープ領域を備えてもよい。第１の低ドープ領域は、Ｎ型のドーパントでドープされてもよい。ＥＳＤ保護デバイスは、ＰＮＰトランジスタの第２のエミッタ及びＮＰＮトランジスタの第１のベースとして機能する、第２の低ドープ領域をさらに備えてもよい。第２の低ドープ領域は、Ｐ型のドーパントでドープされてもよく、第１の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、ＰＮＰトランジスタの第２のコレクタ及び第２のＮＰＮトランジスタの第３のベースとして機能する、第３の低ドープ領域をさらに備えてもよい。第３の低ドープ領域は、Ｐ型のドーパントでドープされてもよく、第１の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、第２のＮＰＮトランジスタの第３のエミッタとして機能する第１の高ドープ領域をさらに備えてもよい。第１の高ドープ領域は、Ｎ型のドーパントでドープされてもよく、第３の低ドープ領域内に形成されてもよく、第２のノードに対して結合されてもよい。ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のコレクタとして機能する第２の高ドープ領域をさらに備えてもよい。第２の高ドープ領域は、Ｎ型のドーパントでドープされてもよく、第２の低ドープ領域内に形成されてもよく、第１のノードに対して結合されてもよい。
[0034]別の実施形態においては、ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のベース及びＰＮＰトランジスタの第２のエミッタとして機能する、第１の低ドープ領域を備えてもよい。第１の低ドープ領域は、Ｐ型のドーパントでドープされてもよい。ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のエミッタ及びＰＮＰトランジスタの第２のベースとして機能する、第２の低ドープ領域をさらに備えてもよい。第２の低ドープ領域は、Ｎ型のドーパントでドープされてもよく、第１の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のコレクタとして機能する第３の低ドープ領域をさらに備えてもよい。第３の低ドープ領域は、Ｎ型のドーパントでドープされてもよく、第１の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、ＰＮＰトランジスタの第２のコレクタとして機能する第４の低ドープ領域をさらに備えてもよい。第４の低ドープ領域は、Ｐ型のドーパントでドープされてもよく、第２の低ドープ領域内に形成されてもよい。
[0035]別の実施形態においては、ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のコレクタとして機能する第１の低ドープ領域を備えてもよい。第１の低ドープ領域は、Ｎ型のドーパントでドープされてもよい。ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のベース及びＰＮＰトランジスタの第２のエミッタとして機能する、第２の低ドープ領域をさらに備えてもよい。第２の低ドープ領域は、Ｐ型のドーパントでドープされてもよく、第１の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のエミッタ及びＰＮＰトランジスタの第２のベースとして機能する、第３の低ドープ領域をさらに備えてもよい。第３の低ドープ領域は、Ｎ型のドーパントでドープされてもよく、第２の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、ＰＮＰトランジスタの第２のコレクタとして機能する第４の低ドープ領域をさらに備えてもよい。第４の低ドープ領域は、Ｐ型のドーパントでドープされてもよく、第３の低ドープ領域内に形成されてもよい。
[0036]別の実施形態においては、ＥＳＤ保護デバイスは、ＰＮＰトランジスタの第２のコレクタとして機能する第１の低ドープ領域を備えてもよい。第１の低ドープ領域は、Ｐ型のドーパントでドープされてもよい。ＥＳＤ保護デバイスは、ＰＮＰトランジスタの第２のベース及びＮＰＮトランジスタの第１のエミッタとして機能する、第２の低ドープ領域をさらに備えてもよい。第２の低ドープ領域は、Ｎ型のドーパントでドープされてもよく、第１の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、ＰＮＰトランジスタの第２のエミッタ及びＮＰＮトランジスタの第１のベースとして機能する、第３の低ドープ領域をさらに備えてもよい。第３の低ドープ領域は、Ｐ型のドーパントでドープされてもよく、第２の低ドープ領域内に形成されてもよい。ＥＳＤ保護デバイスは、ＮＰＮトランジスタの第１のコレクタとして機能する第４の低ドープ領域をさらに備えてもよい。第４の低ドープ領域は、Ｎ型のドーパントでドープされてもよく、第３の低ドープ領域内に形成されてもよい。
[0037]例として与えられる以下の説明を添付の図面と組み合わせることにより、さらに詳細な理解が得られよう。
ＥＳＤ保護デバイスの一実施形態の概略図である。 制御回路の第１の実装形態を備える、ＥＳＤ保護デバイスの一実施形態の概略図である。 制御回路の第２の実装形態を備える、ＥＳＤ保護デバイスの一実施形態の概略図である。 制御回路の第３の実装形態を備える、ＥＳＤ保護デバイスの一実施形態の概略図である。 制御回路の第４の実装形態を備える、ＥＳＤ保護デバイスの一実施形態の概略図である。 制御回路の第５の実装形態を備える、ＥＳＤ保護デバイスの一実施形態の概略図である。 制御回路の第６の実装形態を備える、ＥＳＤ保護デバイスの一実施形態の概略図である。 バイアス回路を備える、ＥＳＤ保護デバイスの一実施形態の概略図である。 複数のアノードを備える、ＥＳＤ保護デバイスの一実施形態の概略図である。 複数のカソードを備える、ＥＳＤ保護デバイスの一実施形態の概略図である。 複数のアノード及び複数のカソードを備える、ＥＳＤ保護デバイスの一実施形態の概略図である。 複数のアノードを備える、ＥＳＤ保護デバイスの別の実施形態の概略図である。 複数のカソードを備える、ＥＳＤ保護デバイスの別の実施形態の概略図である。 複数のアノード及び複数のカソードを備える、ＥＳＤ保護デバイスの別の実施形態の概略図である。 積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 さらに別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 さらに別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 さらに別の積層構成において構成されたＥＳＤ保護デバイスの一実施形態の概略図である。 マルチピンＥＳＤ保護デバイスの一実施形態の概略図である。 ＥＳＤ保護デバイスの可能な実装形態の断面図である。 ＥＳＤ保護デバイスの別の可能な実装形態の断面図である。 ＥＳＤ保護デバイスのさらに別の可能な実装形態の断面図である。 ＥＳＤ保護デバイスのさらに別の可能な実装形態の断面図である。 ＥＳＤ保護デバイスのさらに別の可能な実装形態の断面図である。 ＥＳＤ保護デバイスのさらに別の可能な実装形態の断面図である。 図１０に示すＥＳＤ保護デバイスの可能な実装形態の断面図である。 図１１に示すＥＳＤ保護デバイスの可能な実装形態の断面図である。 ＥＳＤ保護デバイスの一般的な実装形態の断面図である。 ＥＳＤ保護デバイスと共に使用するための第１の可能な絶縁の断面図である。 ＥＳＤ保護デバイスと共に使用するための第２の可能な絶縁の断面図である。
[0077]以下の説明においては、共通の数字記号が、複数の図面にわたって同様の対応するパーツに対して使用され得る。概して、パーツ番号は、図面番号で始まる。例えば、図３に示すようなＮＰＮバイポーラトランジスタ３０３は、図５Ａ、図５Ｂ、及び図５Ｃに示す同様のＮＰＮバイポーラトランジスタ５０３に対応する。同様に、図２Ａ、図２Ｂ、及び図２Ｃに示すベース２０３ｂは、図４に示す同様のベース４０３ｂに対応する。
[0078]ノード、デバイス、回路、又は領域は、複数の機能を果たすものとして考えられ得る点を、当業者には理解されたい。さらに、ノード、デバイス、回路、又は領域は、種々の記述により指示される場合がある。例えば、図５Ａ、図５Ｂ、及び図５Ｃのノード５０１及びノード５０２は、アノード５０１及びカソード５０２とそれぞれ呼ばれる場合もあり得る。別の例としては、ＥＳＤ保護デバイスが、クランプ又はＥＳＤクランプとして互換的に呼ばれる場合がある。数字記号は、考慮下にあるノード、デバイス、回路、又は領域を明確に示す一方で、先行する記述語は、本論のコンテクスト内における説明の読み易さを補助することとなる。
[0079]図１は、ＥＳＤ保護デバイスの第１の実施形態を示す。ＥＳＤ保護デバイス１００は、ＮＰＮバイポーラトランジスタ１０３及びＰＮＰバイポーラトランジスタ１０４を備える。ＮＰＮバイポーラトランジスタは、エミッタ１０３ａ、ベース１０３ｂ、及びコレクタ１０３ｃを少なくとも備える。ＰＮＰバイポーラトランジスタは、エミッタ１０４ａ、ベース１０４ｂ、及びコレクタ１０４ｃを少なくとも備える。ベース１０３ｂは、エミッタ１０４ａに対して結合されてもよく、ベース１０４ｂは、エミッタ１０３ａに対して結合されてもよい。いくつかの実施形態においては、ベース１０３ｂは、エミッタ１０４ａを備えるものとして考えられてもよく、エミッタ１０４ａは、ベース１０３ｂを備えるものとして考えられてもよく、又は、ベース１０３ｂは、エミッタ１０４ａとして均等に考えられてもよい。いくつかの実施形態においては、ベース１０４ｂは、エミッタ１０３ａを備えるものとして考えられてもよく、エミッタ１０３ａは、ベース１０４ｂを備えるものとして考えられてもよく、又は、ベース１０４ｂは、エミッタ１０３ａとして均等に考えられてもよい。コレクタ１０３ｃは、ＥＳＤ保護デバイス１００のアノード１０１に対して結合されてもよく、コレクタ１０４ｃは、ＥＳＤ保護デバイス１００のカソード１０２に対して結合される。いくつかの実施形態においては、アノード１０１は、コレクタ１０３ｃを備えるものとして考えられてもよく、カソード１０２は、コレクタ１０４ｃを備えるものとして考えられてもよい。他の実施形態においては、コレクタ１０３ｃは、アノード１０１を備えるものとして考えられてもよく、コレクタ１０４ｃは、カソード１０２を備えるものとして考えられてもよい。他の実施形態においては、アノード１０１は、コレクタ１０３ｃとして均等に考えられてもよく、カソード１０２は、コレクタ１０４ｃとして均等に考えられてもよい。
[0080]ＥＳＤ保護デバイスの実施形態の説明とＥＳＤ保護デバイスの実施形態を示す図面との全体にわたって、同様の論理が、上述したとおりに適用され得る。すなわち、アノード及びカソードが、コレクタに対して結合されるものとして説明される場合には、アノード及びカソードは、それぞれのコレクタを備えてもよく、コレクタは、それぞれのアノード及びカソードを備えてもよく、又は、アノード及びカソードは、それぞれコレクタであってもよい。
[0081]正電圧が、カソード１０２における電圧に対して、アノード１０１にて印加されると、分圧が、ＥＳＤ保護デバイス１００の内部で発生し得る。印加電圧は、ＥＳＤ保護デバイス１００の３つの接合点において、すなわち、逆方向コレクタ１０３ｃ−ベース１０３ｂ接合点、順方向ベース１０３ｂ−エミッタ１０３ａ接合点（順方向エミッタ１０４ａ−ベース１０４ｂ接合点と並列の）、及び逆方向ベース１０４ｂ−コレクタ１０４ｃ接合点において分圧され得る。いくつかの実施形態においては、順方向ベース１０３ｂ−エミッタ１０３ａ接合点は、順方向エミッタ１０４ａ−ベース１０４ｂ接合点と同一の接合点として考えられてもよい。最低リーク量を有する接合点が、アノード及びカソードにて印加される電圧の大半を被り得る。いくつかの実施形態においては、逆方向コレクタ１０３ｃ−ベース１０３ｂ接合点又は逆方向ベース１０４ｂ−コレクタ１０４ｃ接合点のいずれかが、各接合点における均等電圧に対して最低リーク量を有してもよい。各接合点のリーク量は、例えば、接合点を形成するために利用されるプロセス、接合点を構成する領域のドーパントレベル、接合点のドーパント勾配、接合点に寄与するウェル（複数可）の形状、及び接合点のサイズ／ジオメトリなどに左右され得る。
[0082]逆方向コレクタ１０３ｃ−ベース１０３ｂ接合点が、最低リーク量を有する場合には、この接合点は、アノード１０１及びカソード１０２に印加される電圧の大半を被り得る。電圧が、アノードにおいて上昇する場合には、逆方向コレクタ１０３ｃ−ベース１０３ｂ接合点に対する電圧は、この接合点の逆方向降伏電圧が達成されるまで続き得る。その後、アノード電圧が、上昇し続けたとき、残りの電圧が、逆方向ベース１０４ｂ−コレクタ１０４ｃ接合点の上で見受けられ得る。残りの電圧は、ベース１０４ｂ−コレクタ１０４ｃ接合点に対する逆方向降伏電圧が達成されるまで、上昇し得る。エミッタ１０４ａ−ベース１０４ｂ接合点が、若干の順方向バイアスを受けることにより、ベース１０４ｂ−コレクタ１０４ｃ接合点の逆方向降伏電圧は、エミッタ１０４ａ−ベース１０４ｂ接合点が存在しない場合よりも低くなり得る。また、コレクタ１０３ｃ−ベース１０３ｂ接合点を通り流れる電流は、ベース１０４ｂ−コレクタ１０４ｃ接合点の逆方向降伏電圧を低下させ得る。その結果、追加のエミッタ電流が、コレクタ１０４ｃに流され得る。この効果により、バイポーラ１０４の電流耐性が強化され、逆方向降伏電圧が低下し得る。このより低い降伏電圧により、この接合点における熱放散が低下し得ると共に、電流量が、標準的な逆方向接合点に比べて上昇し得る。ベース１０４ｂ−コレクタ１０４ｃ逆方向接合点の降伏後には、追加のエミッタ電流が、バイポーラ１０３にも流され得る。
[0083]逆方向ベース１０４ｂ−コレクタ１０４ｃ接合点が、最低リーク量を有する場合には、この接合点は、アノード１０１及びカソード１０２に印加される電圧の大半を被り得る。電圧が、アノードにおいて上昇すると、逆方向ベース１０４ｂ−コレクタ１０４ｃ接合点に対する電圧は、この接合点の逆方向降伏電圧が達成されるまで続き得る。その後、アノード電圧が、上昇し続けたとき、残りの電圧が、逆方向コレクタ１０３ｃ−ベース１０３ｂ接合点の上で見受けられ得る。残りの電圧は、コレクタ１０３ｃ−ベース１０３ｂ接合点に対する逆方向降伏電圧が達成されるまで、上昇し得る。ベース１０３ｂ−エミッタ１０３ａ接合点が、若干の順方向バイアスを受けることにより、コレクタ１０３ｃ−ベース１０３ｂ接合点に対する逆方向降伏電圧は、ベース１０３ｂ−エミッタ１０３ａ接合点が存在しない場合よりも低くなり得る。また、ベース１０４ｂ−コレクタ１０４ｃ接合点を通り流れる電流は、コレクタ１０３ｃ−ベース１０３ｂ接合点の逆方向降伏電圧を低下させ得る。その結果、追加のエミッタ電流が、コレクタ１０３ｃに流され得る。この効果により、バイポーラ１０３の電流耐性が強化され、逆方向降伏電圧が低下し得る。このより低い降伏電圧により、この接合点における熱放散が低下し得ると共に、電流量が、標準的な逆方向接合点に比べて上昇し得る。コレクタ１０３ｃ−ベース１０３ｂ逆方向接合点の降伏後には、追加のエミッタ電流が、バイポーラ１０４にも流され得る。
[0084]先述のように、ベース１０３ｂ−エミッタ１０３ａ接合点及びエミッタ１０４ａ−ベース１０４ｂが、図１においては２つの接合点として示されるが、これらは、単一の接合点であってもよい。これらの図面において示され、以下の文において説明される、全ての実施形態にわたって、単一の接合点と同様の構成の並列ベース−エミッタ／エミッタ−ベース接合点が、実装されてもよい。さらに、並列で図示される３つ以上のベース−エミッタ／エミッタ−ベース接合点が、これらの図面に示される接合点よりも１つ又は複数だけ個数の少ないものとして実装されてもよい。例えば、３つの並列なベース−エミッタ接合点を備えるものとして図示される一実施形態が、２つのベース−エミッタ接合点又は１つのベース−エミッタ接合点を有して実装されてもよい。ＥＳＤ保護デバイスの図示する実施形態の中の任意のものが、これらの図面に示すよりも多数の接合点を有して実装されることが、さらに可能である。
[0085]図１に示す及び上述する特定のドーパントタイプのトランジスタ、すなわちＮＰＮ１０３及びＰＮＰ１０４の構成は、早期作動及び望ましくないラッチアップを回避するために、対応するＰＮＰ及びＮＰＮを使用して入れ替えられるべきではない。Ｎドーパントタイプ及びＰドーパントタイプの交換により、寄生シリコン制御整流器（ＳＣＲ）が、形成されてもよい。
[0086]図２Ａ、図２Ｂ、及び図２Ｃは、制御回路２０５及び／又は制御回路２０６の３つの可能な実装形態を備えるＥＳＤ保護デバイス２００を示す。図示する制御回路は、ＥＳＤ保護デバイスの性能に影響を及ぼすバイアス素子として機能し得る。逆方向接合点２０４ｂ−２０４ｃと並列に制御回路２０５を結合することにより、及び／又は、逆方向接合点２０３ｃ−２０３ｂと並列に制御回路２０６を結合することにより、２つのパラメータが、影響を被り得る。リーク量が、上昇され得ることにより、設計者は、いずれの接合点が初めに降伏に到達するかを制御し、そのようにして、ＥＳＤ保護回路２００のトリガ電圧を制御することが可能となる。これは、逆方向降伏電圧が、２０３ｃ−２０３ｂ接合点の場合と２０４ｂ−２０４ｃ接合点の場合とでは異なり得るため、望ましいものとなり得る。また、制御回路を追加することにより、電流がＥＳＤ保護デバイス２００を通り流れ得る電圧を低下させることが可能となる。制御回路により、ＥＳＤ保護デバイス２００は、両接合点を逆方向降伏におく必要性を伴わずに、高電流モードにてオンになることが可能となる。
[0087]制御回路２０５／２０６の可能な一実装形態は、抵抗器、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、ＮＭＯＳ、ＰＭＯＳ、バイポーラトランジスタ、又はそれらの任意の組合せを備える。ノードにおけるリーク量又は電流がＥＳＤ保護デバイス２００を通り流れ得る電圧に影響を及ぼし得る、任意の素子又は素子の組合せが、適用されてもよい。
[0088]制御回路を結合する代替的な方法が、図３Ａ、図３Ｂ、及び図３Ｃに示される。逆方向接合点２４ｂ−２０４ｃと並列に制御回路２０５を結合する代わりに、制御回路３０７が、図３Ａ及び図３Ｃに示すように、逆方向接合点３０４ｂ−３０４ｃと順方向接合点３０４ａ−３０４ｂとの直列の組合せと並列に結合されてもよい。代替的に又は追加的に、制御回路３０７を、逆方向接合点３０４ｂ−３０４ｃと順方向接合点３０３ｂ−３０３ａとの直列の組合せと並列に結合されたものとして考えてもよい。先述のように、順方向接合点３０４ａ−３０４ｂ及び順方向接合点３０３ｂ−３０３ａは、２つの接合点として図示されるが、これらは、単一の接合点として実装されてもよい。同様に、逆方向接合点２０３ｃ−２０３ｂと並列に制御回路２０６を結合する代わりに、制御回路３０８が、逆方向接合点３０３ｃ−３０３ｂ及び順方向接合点３０３ｂ−３０３ａの直列の組合せと並列に結合されてもよい。代替的に又は追加的に、制御回路３０８は、逆方向接合点３０３ｃ−３０３ｂ及び順方向接合点３０４ａ−３０４ｂの直列の組合せと並列に結合されたものとして考えてもよい。先述のように、順方向接合点３０３ｂ−３０３ａ及び順方向接合点３０４ａ−３０４ｂは、２つの接合点として図示されるが、これらは、単一の接合点として実装されてもよい。これらの実施形態の１つの利点は、ＥＳＤ保護デバイスのトリガ電流を制御することであり得る。追加の制御回路のインピーダンスは、バイアス素子として機能し得ると共に、並列バイポーラが降伏する前に及び／又は関連するバイポーラが電流を伝導する間にシンクする電流量を決定し得る。
[0089]制御回路３０７及び／又は３０８の可能な一実装形態は、抵抗接続部、抵抗器、インダクタ、コンデンサ、逆方向接合点、順方向接合点、ＮＭＯＳ、ＰＭＯＳ、バイポーラトランジスタ、又はそれらの任意の組合せを備えてもよい。ノードにおけるリーク量又は電流がＥＳＤ保護デバイス３００を通り流れ得る電圧に影響を及ぼし得る任意の素子が、適用されてもよい。
[0090]図４は、バイアス回路４０９を有するＥＳＤ保護デバイスの一実施形態を示す。バイポーラトランジスタ４０３及びバイポーラトランジスタ４０４をオンに切り替えるためには、各バイポーラトランジスタのベースエミッタ接合点が、順方向にバイアスを受けなければならない。先述のように、図４は、２つのベース−エミッタ接合点を示すが、ＥＳＤ保護デバイスは、単一のベース−エミッタ接合点を有して実装されてもよい。接合点を順方向にバイアスをかけるために必要とされる電圧は、接合点により形成されるダイオードのビルトイン電圧によって決定される。標準的なＣＭＯＳにおいては、これは、約０．７〜０．８Ｖとなり得る。ＥＳＤ保護デバイスの作動は、これらのベース−エミッタ接合点と並列にバイアス回路４０９を配置することにより遅延され得る。バイアス回路は、ベース−エミッタ接合点のビルトイン電圧未満の電圧にて、ベース−エミッタ接合点よりも多量の電流を伝導し得る。これは、逆方向接合点４０３ｃ−４０３ｂ及び／又は４０４ｂ−４０４ｃに適切にバイアスをかけることによりバイポーラトランジスタを高電流モードにするために、より多量のトリガ電流が必要とされ得るというも効果をもたらす。
[0091]バイアス回路４０９の可能な一実装形態は、抵抗器、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、ＮＭＯＳ、ＰＭＯＳ、バイポーラトランジスタ、又はそれらの任意の組合せを備える。ノードにおけるリーク量又は電流がＥＳＤ保護デバイス４００を通り流れ得る電圧に影響を及ぼし得る、任意の素子又は素子の組合せが、適用されてもよい。
[0092]図５Ａは、追加のコレクタ５０３ｄに対して結合された追加のアノード５１０を備えるＥＳＤ保護デバイス５００の一実施形態を示す。図５Ｂは、追加のコレクタ５０４ｄに対して結合された追加のカソード５１１を備えるＥＳＤ保護デバイス５００の一実施形態を示す。図５Ｃは、追加のコレクタ５０３ｄに対して結合された追加のアノード５１０及び追加のコレクタ５０４ｄに対して結合された追加のカソード５１１の両方を備えるＥＳＤ保護デバイス５００の一実施形態を示す。同様に先述のように、代替的に、アノード５１０は、コレクタ５０３ｄを備えるものとして考えられてもよく、コレクタ５０３ｄは、アノード５１０を備えるものとして考えられてもよく、又は、アノード５１０は、コレクタ５０３ｄとして均等に考えられてもよい。さらに、同様に先述のように、代替的に、カソード５１１は、エミッタ５０４ｄを備えるものとして考えられてもよく、エミッタ５０４ｄは、カソード５１１を備えるものとして考えられてもよく、又は、カソード５１１は、エミッタ５０４ｄとして均等に考えられてもよい。
[0093]図５Ａに示す追加のアノード５１０は、ノード５０１に対して又はノード５０１とは異なるノードに対して結合され得る。追加のアノード５１０が、異なるノードに対して結合されると、保護が、アノード５０１からカソード５０２までもたらされ、アノード５１０からカソード５０２までもたらされ得る。この実装形態の面積は、２つの別個のＥＳＤ保護デバイスが使用される場合の面積よりも小さくなり得る。代替的には、アノード５１０は、アノード５０１に対して結合され得ると共に、これにより、ＥＳＤ保護デバイスの総電流耐性が強化され得る。追加のコレクタ５０３ｄは、プロセス要件により意図されたコレクタ又は寄生コレクタであることが可能である点に留意されたい。いくつかの実施形態においては、同様に先述のように、追加のアノード及び追加のカソードが、追加のコレクタを備えるものとして考えられてもよい。
[0094]さらに、平常動作時のノード５１０におけるバイアス信号が、ノード５０１と５０２との間のＥＳＤ保護デバイス５００のトリガ電圧及び／又は保持電圧或いはトリガ電流及び／又は保持電流に影響を与えてもよい。
[0095]図５Ｂの追加のカソード５１１は、ノード５０２に対して又はノード５０２とは異なるノードに対して結合され得る。追加のカソード５１１が、異なるノードに対して結合されると、保護が、アノード５０１からカソード５０２までもたらされ、アノード５０１からカソード５１１までもたらされ得る。この実装形態の面積は、２つの別個のＥＳＤ保護デバイスが使用される場合の面積よりも小さくなり得る。代替的には、カソード５１１は、カソード５０２に対して結合され得る。これにより、ＥＳＤ保護デバイスの総電流耐性が強化され得る。追加のコレクタ５０４ｄは、プロセス要件により意図されたコレクタ又は寄生コレクタであることが可能である点に留意されたい。いくつかの実施形態においては、追加のアノード及び追加のカソードが、追加の各コレクタを備えるものとして考えられてもよく、追加のコレクタが、追加の各アノード及びカソードを備えるものとして考えられてもよく、又は、追加のアノード及びカソードが、追加の各コレクタとして考えられてもよい。
[0096]さらに、平常動作時のノード５１１におけるバイアス信号が、ノード５０１と５０２との間のＥＳＤ保護デバイス５００のトリガ電圧及び／又は保持電圧或いはトリガ電流及び／又は保持電流に影響を与えてもよい。
[0097]図５Ｃにおいては、追加のカソード５１１は、ノード５０２に対して又はノード５０２とは異なるノードに対して結合され得る。追加のカソード５１１が、異なるノードに対して結合されると、保護が、アノード５０１からカソード５０２までもたらされ、アノード５０１からカソード５１１までもたらされ得る。この実装形態の面積は、２つの別個のＥＳＤ保護デバイスが使用される場合の面積よりも小さくなり得る。代替的には、カソード５１１は、カソード５０２に対して結合され得ると共に、これにより、ＥＳＤ保護デバイスの総電流耐性が強化され得る。追加のコレクタ５０４ｄは、プロセス要件により意図されたコレクタ又は寄生コレクタであることが可能である点に留意されたい。追加のアノード５１０は、ノード５０１に対して又はノード５０１とは異なるノードに対して結合され得る。追加のアノード５１０が、異なるノードに対して結合されると、保護が、アノード５０１からカソード５０２までもたらされ、アノード５１０からカソード５０２までもたらされ得る。この実装形態の面積は、２つの別個のＥＳＤ保護デバイスが使用される場合の面積よりも小さくなり得る。代替的には、アノード５１０は、アノード５０１に対して結合され得ると共に、これにより、ＥＳＤ保護デバイスの総電流耐性が強化され得る。追加のコレクタ５０３ｄは、プロセス要件により意図されたコレクタ又は寄生コレクタであることが可能である点に留意されたい。いくつかの実施形態においては、追加のアノード及び追加のカソードが、追加の各コレクタを備えるものとして考えられてもよく、追加のコレクタが、追加の各アノード及びカソードを備えるものとして考えられてもよく、又は、追加のアノード及びカソードが、追加の各コレクタとして考えられてもよい。
[0098]さらに、平常動作時のノード５１０及び／又はノード５１１におけるバイアス信号が、ノード５０１と５０２との間のＥＳＤ保護デバイス５００のトリガ電圧及び／又は保持電圧或いはトリガ電流及び／又は保持電流に影響を与えてもよい。
[0099]図６Ａ、図６Ｂ、及び図６Ｃは、追加のバイポーラトランジスタを備えるＥＳＤ保護デバイス６００の追加の実施形態を示す。第２のＮＰＮバイポーラトランジスタ６１２及び／又は第２のＰＮＰバイポーラトランジスタ６１３が、追加され得る。図５Ａ、図５Ｂ、及び図５Ｃのそれぞれについて説明したものと同様の動作が、図６Ａ、図６Ｂ、及び図６Ｃに対して該当する。
[0100]追加のバイポーラ６１２及びバイポーラ６１３の結合は、異なるバイポーラトランジスタ及びバイポーラ接合点を経由する／に対する電流／電圧分配を制御するために、エミッタ及び／又はベースにおける追加の素子（図示せず）を介して実現されてもよい。例えば、ＥＳＤ保護デバイスの一実施形態は、エミッタ６１２ａとエミッタ６０３ａとの間に追加のウェル抵抗を備えてもよい。ＥＳＤ保護デバイスの一実施形態の別の例は、ベース６１２ｂとベース６０３ｂとの間に追加のウェル抵抗を備えてもよい。ＥＳＤ保護デバイスの任意のベース間及び任意のエミッタ間に追加の素子を組み込む同様の原理が、電流／電圧分配を制御するために適用され得る点を理解されたい。さらに、前述の追加の素子は、ウェル抵抗に限定されなくてもよい。電流／電圧の分配に影響を及ぼし得る任意の素子が、使用されてもよい。追加の素子の一例には、抵抗器、ダイオード、ＭＯＳデバイス、抵抗接続部、バイポーラトランジスタ、等々が含まれ得る。
[0101]追加の回路が、ＥＳＤ保護回路の一実施形態と直列で結合され得る。例えば、図７Ａにおいては、ＰＮＰバイポーラトランジスタ７１４が、アノード７０１とバイポーラトランジスタ７０３との間に結合される。図７Ａに示すように、ベース７１４ｂは、コレクタ７０３ｃに対して結合されてもよく、コレクタ７１４ｃは、ベース７０３ｂ及び／又はエミッタ７０４ａに対して結合されてもよく、エミッタ７１４ａは、アノード７０１に対して結合されてもよい。同様に先述のように、エミッタ７１４ａは、アノード７０１を備えてもよく、アノード７０１は、エミッタ７１４ａを備えてもよく、又は、アノード７０１は、エミッタ７１４ａであってもよい。追加の電流が、バイポーラトランジスタ７０３のベース７０３ｂ及びエミッタ７０３ａに、並びにバイポーラトランジスタ７０４のベース７０４ｂ及びエミッタ７０４ａに流され得る。これは、逆方向降伏を引き起こす電圧に対して影響を有し得る。さらに、リーク量、保持電圧／電流、及び／又はトリガ電流が、影響を被り得る。追加の素子７０５が、ベース７０４ｂ／エミッタ７０３ａとカソード７０２との間に結合されてもよい。さらに、追加の素子７１５が、アノード７０１とベース７１４ｂ／コレクタ７０３ｃとの間に結合されてもよい。図７Ａは、追加の素子７０５及び７１５を抵抗器として示すが、素子７０４及び７１５は、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、ＮＭＯＳ、ＰＭＯＳ、バイポーラトランジスタ、又はそれらの任意の組合せとして実装されてもよい。ノードにおけるリーク量又は電流が流れることになる電圧に影響を及ぼし得る、任意の素子又は素子の組合せが、適用され得る。
[0102]ＮＰＮバイポーラトランジスタ７１６が、図７Ｂに例として示すように、カソード７０２とバイポーラトランジスタ７０４との間に結合され得る。追加の電流が、バイポーラトランジスタ７０３のベース７０３ｂ及びエミッタ７０３ａに、並びにバイポーラトランジスタ７０４のベース７０４ｂ及びエミッタ７０４ａに流され得る。これは、逆方向降伏を引き起こす電圧に対して影響を有し得る。さらに、リーク量、保持電圧／電流、及び／又はトリガ電流が、影響を被り得る。追加の素子７０６が、ベース７０３ｂ／エミッタ７０４ａとアノード７０１との間に結合されてもよい。さらに、追加の素子７１７が、カソード７０２とベース７１６ｂ／コレクタ７０４ｃとの間に結合されてもよい。図７Ｂは、追加の素子７０６及び７１７を抵抗器として示すが、素子７０６及び７１７は、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、ＮＭＯＳ、ＰＭＯＳ、バイポーラトランジスタ、又はそれらの任意の組合せとして実装されてもよい。ノードにおけるリーク量又は電流が流れることになる電圧に影響を及ぼし得る、任意の素子又は素子の組合せが、適用され得る。
[0103]追加のバイポーラトランジスタの個数は、例えば図７Ａ及び図７Ｂなどに示される個数よりも増やされてもよい。図７Ｃは、ＰＮＰトランジスタ７１４及びＮＰＮトランジスタ７１６を備えるＥＳＤ保護デバイスの一例の実施形態を示す。ＰＮＰトランジスタ７１４は、アノード７０１とバイポーラトランジスタ７０３との間に結合され得る。図７Ｃに示すように、エミッタ７１４ａは、アノード７０１に対して結合されてもよく、ベース７１４ｂは、コレクタ７０３ｃに対して結合されてもよく、コレクタ７１４ｃは、ベース７０３ｂ／エミッタ７０４ａに対して結合されてもよい。ＮＰＮトランジスタ７１６は、カソード７０２とバイポーラトランジスタ７０４との間に結合されてもよい。図７Ｃに示すように、エミッタ７１６ａは、カソード７０２に対して結合されてもよく、ベース７１６ｂは、コレクタ７０４ｃに対して結合されてもよく、コレクタ７１６ｃは、ベース７０４ｂ／エミッタ７０３ａに対して結合されてもよい。同様に先述のように、図７Ｃに示す例の実施形態による、及び同様に本開示に含まれる又は本開示の教示に従ったＥＳＤ保護デバイスの任意の実施形態のための、ＥＳＤ保護デバイスは、より多数の又はより少数のウェル、領域、接合点、等々が、ＥＳＤ保護デバイス及びそれらの部分を実装するために使用され得るように、形成されてもよい点を、当業者には理解されたい。例えば、エミッタ７１４ａは、アノード７０１としての役割を果たしてもよく、又は、エミッタ７１４ａは、アノード７０１とは別個の及びアノード７０１に対して結合された領域であってもよい。別の例としては、単一の領域が、コレクタ７１６ｃ、ベース７０４ｂ、及びエミッタ７０３ａとしての役割を果たすために使用されてもよい。
[0104]図７Ｄは、ＰＮＰトランジスタ７３５及びＮＰＮトランジスタ７１６を備えるＥＳＤ保護デバイスの一例の実施形態を示す。ＰＮＰトランジスタ７３５は、カソード７０２とＮＰＮトランジスタ７１６との間に結合されてもよい。図７Ｄに示すように、エミッタ７３５ａは、ベース７１６ｂ／コレクタ７０４ｃに対して結合されてもよく、ベース７３５ｂは、エミッタ７１６ａに対して結合されてもよく、コレクタ７３５ｃは、カソード７０２に対して結合されてもよい。ＮＰＮトランジスタ７１６及びＰＮＰトランジスタ７３５は、図１に示す例示のＥＳＤ保護デバイス１００と同様の構造を形成する点に留意されたい。また、同様の前述のように、７Ｄの例示のＥＳＤ保護デバイスの回路図の説明及び図は、ＥＳＤ保護デバイスの素子同士を相互に結合されるものとして説明するが、デバイスの一実装形態は、共に結合された複数の図示する素子として機能する単一の領域を備えてもよく、第１の素子として機能する領域が、第１の素子に対して結合されるものとして図示される第２の素子として機能する領域を備えてもよく、単一の素子が、複数の領域により実装されてもよい点を、当業者には理解されたい。
[0105]図７Ｅ〜図７Ｊは、追加のバイポーラトランジスタを備えるＥＳＤ保護デバイスの追加の実施形態を示す。図７Ｅ〜図７Ｊに示す例示の実施形態の全てにわたって、追加のトランジスタは、バイポーラのタイプ、すなわちＮＰＮ対ＰＮＰが、ＥＳＤ保護デバイスに対して追加された各連続するバイポーラに対して切り替えられるように、ＥＳＤ保護デバイスのアノード側及び／又はカソード側に追加され得る。
[0106]図７Ｅは、追加のバイポーラトランジスタがＥＳＤ保護デバイスのアノード側に追加され得る、ＥＳＤ保護デバイス７００の例示の一実施形態を示す。図７Ｅは、アノード側に対して追加されたＰＮＰトランジスタ７１４を示すが、追加のトランジスタ（図示せず）が、上述のように、各連続するトランジスタについてトランジスタのタイプを切り替えることによって追加され得る。この論理に従って、連続的に結合された追加のトランジスタのチェーンが、各追加のトランジスタのタイプが切り替わるように、図７Ｅに示す点線領域内に追加されてもよく、ＰＮＰトランジスタ７１４に対して結合されたチェーン中の先頭の追加のトランジスタが、ＮＰＮトランジスタ（図示せず）であってもよく、ＮＰＮトランジスタ７０３に対して結合されたチェーン中の最後の追加のトランジスタが、ＰＮＰトランジスタ（図示せず）であってもよい。このようにすることで、アノード７０１とカソード７０２との間の全トランジスタチェーンに含まれる各トランジスタのタイプが、各連続するトランジスタのタイプを切り替える。図７Ｅに示す例示の実施形態においては、ＰＮＰトランジスタ７１４などのＰＮＰトランジスタは、全チェーンの中の先頭のトランジスタであってもよく、ＰＮＰトランジスタ７０４などのＰＮＰトランジスタは、全チェーンの中の最後のトランジスタであってもよい点に留意されたい。
[0107]図７Ｆは、追加のバイポーラトランジスタがＥＳＤ保護デバイスのカソード側に追加され得る、ＥＳＤ保護デバイス７００の例示の一実施形態を示す。図７Ｆは、カソード側に追加されたＮＰＮトランジスタ７１６を示すが、追加のトランジスタ（図示せず）は、上述のように、各連続するトランジスタについてトランジスタのタイプを切り替えることによって追加され得る。この論理に従って、連続的に結合された追加のトランジスタのチェーンが、各追加のトランジスタのタイプが切り替わるように、図７Ｆに示す点線領域内に追加されてもよく、ＰＮＰトランジスタ７０４に対して結合されたチェーン中の先頭の追加のトランジスタが、ＮＰＮトランジスタ（図示せず）であってもよく、ＮＰＮトランジスタ７１６に対して結合されたチェーン中の最後の追加のトランジスタが、ＰＮＰトランジスタ（図示せず）であってもよい。このようにすることで、アノード７０１とカソード７０２との間の全トランジスタチェーンに含まれる各トランジスタのタイプが、各連続するトランジスタのタイプを切り替える。図７Ｆに示す例示の実施形態においては、ＮＰＮトランジスタ７０３などのＮＰＮトランジスタが、全チェーンの中の先頭のトランジスタであってもよく、ＮＰＮトランジスタ７１６などのＮＰＮトランジスタは、全チェーンの中の最後のトランジスタであってもよい点に留意されたい。
[0108]図７Ｇは、追加のバイポーラトランジスタがＥＳＤ保護デバイスのアノード側に対して及びカソード側に対して追加され得る、ＥＳＤ保護デバイス７００の例示の一実施形態を示す。図７Ｇは、アノード側に追加されたＰＮＰトランジスタ７１４を示すが、追加のトランジスタ（図示せず）は、上述のように、各連続するトランジスタについてトランジスタのタイプを切り替えることによって追加され得る。図７Ｇは、カソード側に追加されたＮＰＮトランジスタ７１６を示すが、追加のトランジスタ（図示せず）は、上述のように、各連続するトランジスタについてトランジスタのタイプを切り替えることによって追加され得る。この論理に従って、図７Ｅ及び図７Ｆに示す実施形態について同様に説明したように、アノード７０１とカソード７０２との間の全トランジスタチェーンに含まれる各トランジスタのタイプが、各連続するトランジスタのタイプを切り替えるように、連続的に結合された追加のトランジスタのチェーンが、図７Ｇに示す点線領域内に追加されてもよい。図７Ｇに示す例示の実施形態においては、ＰＮＰトランジスタ７１４などのＰＮＰトランジスタは、全チェーンの中の先頭のトランジスタであってもよく、ＮＰＮトランジスタ７１６などのＮＰＮトランジスタは、全チェーンの中の最後のトランジスタであってもよい点に留意されたい。
[0109]図７Ｈは、追加のバイポーラトランジスタがＥＳＤ保護デバイスのアノード側に及びカソード側に追加され得る、ＥＳＤ保護デバイス７００の別の例示の実施形態を示す。アノード７０１とカソード７０２との間の全トランジスタチェーンの構成は、上述のものと同一の原理に従う。図７Ｈに示す例示の実施形態においては、ＮＰＮトランジスタ７３７などのＮＰＮトランジスタは、全チェーンの中の先頭のトランジスタであってもよく、ＮＰＮトランジスタ７１６などのＮＰＮトランジスタは、全チェーンの中の最後のトランジスタであってもよい点に留意されたい。
[0110]図７Ｉは、追加のバイポーラトランジスタがＥＳＤ保護デバイスのアノード側及びカソード側に追加され得る、ＥＳＤ保護デバイス７００のさらに別の例示の実施形態を示す。アノード７０１とカソード７０２との間の全トランジスタチェーンの構成は、上述と同一の原理に従う。図７Ｉに示す例示の実施形態においては、ＰＮＰトランジスタ７１４などのＰＮＰトランジスタは、全チェーンの中の先頭のトランジスタであってもよく、ＰＮＰトランジスタ７３８などのＰＮＰトランジスタは、全チェーンの中の最後のトランジスタであってもよい点に留意されたい。
[0111]図７Ｊは、追加のバイポーラトランジスタがＥＳＤ保護デバイスのアノード側に及びカソード側に追加され得る、ＥＳＤ保護デバイス７００のさらに別の例示の実施形態を示す。アノード７０１とカソード７０２との間の全トランジスタチェーンの構成は、上述のものと同一の原理に従う。図７Ｊに示す例示の実施形態においては、ＮＰＮトランジスタ７３７などのＮＰＮトランジスタは、全チェーンの中の先頭のトランジスタであってもよく、ＰＮＰトランジスタ７３８などのＰＮＰトランジスタは、全チェーンの中の最後のトランジスタであってもよい点に留意されたい。
[0112]１つ又は複数のＥＳＤ保護デバイスが、より高いクランピング電圧を達成するために積層されてもよい。図８は、２つのＥＳＤ保護デバイスの積層体の一例を示すが、任意の個数のデバイスを使用し得る点に留意されたい。また、図８は、同一タイプの接合点を有して構成され得る、ＮＰＮトランジスタ８０３−１及びＮＰＮトランジスタ８０３−２を示す。図８は、同一タイプの接合点を有して構成され得る、ＰＮＰトランジスタ８０４−１及びＰＮＰトランジスタ８０４−２をさらに示す。しかし、少なくとも１つの異なるタイプの接合点を有するトランジスタを形成することもまた可能である。さらに、本開示全体の中で図示及び説明されるものなどのＥＳＤ保護デバイスの種々の実施形態が、１つの積層体内において使用され得る。
[0113]図９及び図１０は、各構造体の内部にいくつかの可能な追加の寄生デバイスを備える、ＥＳＤ保護デバイスの積層実施形態を示す。例示のＥＳＤ保護デバイス内に含まれるバイポーラトランジスタは、基板から絶縁されてもよい。そのため、図９の例示の寄生バイポーラトランジスタ９１９及び９１８、並びに図１０の例示の寄生バイポーラトランジスタ１０２０及び１０２１は、積層ＥＳＤ保護デバイスの領域及び絶縁接合点（複数可）によって、及び／又はそれらの間に、形成されてもよい。
[0114]図１１は、図９と同様のＥＳＤ保護デバイスの一実施形態を示す。図示するように、コレクタ１１０４ｃ−１及びコレクタ１１０３ｃ−２は、図９に示すのと同様に一体的に結合されるのではなく、２つの外部ノード１１０２及び１１２２に対して結合されてもよい。異なるノードに対してコレクタ１１０４ｃ−１及び１１０３ｃ−２を結合することにより、追加の実装形態が可能となり得る。例えば、追加のデバイスが、ノード１１０２と１１２２との間に結合されて、クランピング電圧を上昇させてもよい。別の例においては、ＥＳＤ保護デバイス１１００は、ノード１１０１と１１０２との間に及びノード１１２２と１１２３との間にＥＳＤ保護をもたらし得る。さらに、ＥＳＤ保護は、ノード１１０１と１１２３との間にもたらされてもよく、これは、領域間保護にとって有用となり得る。
[0115]図１〜図１１に示すデバイスは、各トランジスタの各エミッタ、ベース、及びコレクタが、それぞれの固有の各領域により形成されるか、又は例えばＮＰＮトランジスタ及びＰＮＰトランジスタの領域若しくはベース−エミッタ接合点などを共有するコンパクト構造体へと統合され得るように、独立型バイポーラトランジスタを有して実装され得る。図１２〜図１９は、ＥＳＤ保護デバイスを実装するための種々の可能なレイアウトを示す。これらの図面に示すＥＳＤ保護回路は、例示的なものである点に留意されたい。開示全体の趣旨又は範囲内に含まれる他の実装形態が、可能であり、当業者には理解されたい。
[0116]図１２は、図１に示すＥＳＤ保護デバイス１００などのＥＳＤ保護デバイスの例示の半導体構造体１２００の断面図を示す。例として、コレクタ１０３ｃは、例えばＮ型ドーパントなどの第１のドーパントタイプの高ドープ領域１２２２によって形成されてもよい。領域１２２２は、例えばＰ型ドーパントなどの第２のドーパントタイプの低ドープ領域１２２４内に形成されてもよい。ベース１０３ｂは、低ドープ領域１２２４により形成されてもよい。エミッタ１０３ａは、低ドープ領域１２２４の内部の第１のドーパントタイプの低ドープ領域１２２５により形成されてもよい。また、低ドープ領域１２２４は、エミッタ１０４ａとして機能してもよく、低ドープ領域１２２５は、ベース１０４ｂとして機能してもよい。コレクタ１０４ｃは、低ドープ領域１２２５の内部の第２のドーパントタイプの高ドープ領域１２２３により形成されてもよい。低ドープ領域１２２４は、低ドープ領域１２２５が低ドープ領域１２２４内に完全に位置し得る又はし得ないように、低ドープ領域１２２５を完全に囲んでも又は囲まなくてもよい。低ドープ領域１２２５は、高ドープ領域１２２３が低ドープ領域１２２５内に完全に位置し得る又はし得ないように、高ドープ領域１２２３を完全に囲んでも又は囲まなくてもよい。また、低ドープ領域１２２４は、高ドープ領域１２２２が低ドープ領域１２２４内に完全に位置し得る又はし得ないように、高ドープ領域１２２２を完全に囲んでも又は囲まなくてもよい。第１のドーパントタイプ及び第２のドーパントタイプは、それぞれｎドープ及びｐドープであってもよい。いくつかの実施形態においては、領域１２２２は、アノード１２０１としてさらに機能してもよく（図１のアノード１０１と同様に）、領域１２２３は、カソード１２０２としてさらに機能してもよい（図１のカソード１０２と同様に）。
[0117]図１３は、図１２に示す半導体構造体１２００と同様の例示の半導体構造体１３００の断面を示す。半導体構造体１３００は、第１のドーパントタイプの高ドープ領域１３２２ａを囲む、例えばＮ型などの第１のドーパントタイプの追加の低ドープ領域１３２２ｂをさらに備える。このようにすることで、高ドープ領域１３２２ａは、低ドープ領域１３２２ｂ内に形成され得る。低ドープ領域１３２４は、低ドープ領域１３２２ｂが低ドープ領域１３２４内に完全に位置し得る又はし得ないように、低ドープ領域１３２２ｂを完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１３２２ｂは、高ドープ領域１３２２ａが低ドープ領域１３２２ｂ内に完全に位置し得る又はし得ないように、高ドープ領域１３２２ａを完全に囲んでも又は囲まなくてもよい点に留意されたい。低ドープ領域１３２５及び１３２２ｂは、同一の深さを有して図示されるが、これらの領域の深さ又は形状は、別様に形成することが可能である。
[0118]図示する全ての図について、Ｎ型又はＰ型の各単一領域が、複数のＮ領域又はＰ領域の組合せであることが可能である点を理解されたい。
[0119]図１４は、図１２に示す半導体構造体１２００と同様の例示の半導体構造体１４００の断面を示す。半導体構造体１４００は、第１のドーパントタイプの高ドープ領域１４２２を囲む、例えばＰ型などの第２のドーパントタイプの追加の低ドープ領域１４２４ｂをさらに備える。このようにすることで、高ドープ領域１４２２が、低ドープ領域１４２４ｂ内に形成され得る。第２のドーパントタイプの低ドープ領域１４２４ａは、低ドープ領域１４２４ｂが低ドープ領域１４２４ａ内に完全に位置し得る又はし得ないように、低ドープ領域１４２４ｂを完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１４２４ｂは、高ドープ領域１４２２が低ドープ領域１４２４ｂ内に完全に位置し得る又はし得ないように、高ドープ領域１４２２を完全に囲んでも又は囲まなくてもよい点に留意されたい。低ドープ領域１４２５及び１４２４ｂは、同一の深さを有して図示されるが、これらの領域の深さ又は形状は、別様に形成することが可能である。
[0120]図１５は、図１に示すＥＳＤ保護デバイス１００などのＥＳＤ保護デバイスの別の例示の半導体構造体１５００の断面を示す。コレクタ１０３ｃは、例えばＮ型などの第１のドーパントタイプの高ドープ領域１５２２により形成されてもよい。ベース１０３ｂは、例えばＰ型などの第２のドーパントタイプの低ドープ領域１５２４により形成されてもよい。低ドープ領域１５２４は、高ドープ領域１５２２を囲んでもよい。エミッタ１０３ａは、第２のドーパントタイプの低ドープ領域１５２４を囲む第１のドーパントタイプの低ドープ領域１５２５により形成されてもよい。また、低ドープ領域１５２４は、エミッタ１０４ａとして機能してもよく、低ドープ領域１５２５は、ベース１０４ｂとして機能してもよい。コレクタ１０４ｃは、低ドープ領域１５２５の内部の第２のドーパントタイプの高ドープ領域１５２３により形成されてもよい。低ドープ領域１５２５は、低ドープ領域１５２４が低ドープ領域１５２５内に完全に位置し得る又はし得ないように、低ドープ領域１５２４を完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１５２５は、高ドープ領域１５２３が低ドープ領域１５２５内に完全に位置し得る又はし得ないように、高ドープ領域１５２３を完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１５２４は、高ドープ領域１５２２が低ドープ領域１５２４内に完全に位置し得る又はし得ないように、高ドープ領域１５２２を完全に囲んでも又は囲まなくてもよい点に留意されたい。第１のドーパントタイプ及び第２のドーパントタイプは、それぞれｎドープ及びｐドープであってもよい。いくつかの実施形態においては、領域１５２２は、アノード１５０１としてさらに機能してもよく（図１のアノード１０１と同様に）、領域１５２３は、カソード１５０２としてさらに機能してもよい（図１のカソード１０２と同様に）。
[0121]図１６は、図１５に示す半導体構造体１５００と同様の例示の半導体構造体１６００の断面を示す。半導体構造体１６００は、高ドープ領域１６２３を囲む、例えばＮ型の第１のドーパントタイプの低ドープ領域１６２５ｂをさらに備える。低ドープ領域１６２５ａは、低ドープ領域１６２５ｂが低ドープ領域１６２５ａ内に完全に位置し得る又はし得ないように、低ドープ領域１６２５ｂを完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１６２５ｂは、高ドープ領域１６２３が低ドープ領域１６２５ｂ内に完全に位置し得る又はし得ないように、高ドープ領域１６２３を完全に囲んでも又は囲まなくてもよい点に留意されたい。低ドープ領域１６２４及び１６２５ｂは、同一の深さを有して図示されるが、これらの領域の深さ又は形状は、別様に形成することが可能である。
[0122]図１７は、図１５に示す半導体構造体１５００と同様の例示の半導体構造体１７００の断面を示す。半導体構造体１７００は、高ドープ領域１７２３ａを囲む、例えばＰ型などの第２のドーパントタイプの追加の低ドープ領域１７２３ｂをさらに備える。低ドープ領域１７２５は、低ドープ領域１７２３ｂが低ドープ領域１７２５内に完全に位置し得る又はし得ないように、低ドープ領域１７２３ｂを完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１７２３ｂは、高ドープ領域１７２３ａが低ドープ領域１７２３ｂ内に完全に位置し得る又はし得ないように、高ドープ領域１７２３ａを完全に囲んでも又は囲まなくてもよい点に留意されたい。低ドープ領域１７２４及び１７２３ｂは、同一の深さを有して図示されるが、これらの領域の深さ又は形状は、別様に形成することが可能である。
[0123]図１８は、図７Ａに示すＥＳＤ保護デバイス７００などのＥＳＤ保護デバイスの例示の半導体構造体１８００の断面を示す。例として、図７Ａのコレクタ７０３ｃは、例えばＮ型ドーパントなどの第１のドーパントタイプの低ドープ領域１８２２により形成されてもよい。領域１８２２は、例えばＰ型ドーパントなどの第２のドーパントタイプの低ドープ領域１８２４内に形成されてもよい。図７Ａのベース７０３ｂは、低ドープ領域１８２４により形成されてもよい。図７Ａのエミッタ７０３ａは、低ドープ領域１８２４の内部の第１のドーパントタイプの低ドープ領域１８２５により形成されてもよい。また、低ドープ領域１８２４は、図７Ａのエミッタ７０４ａとして機能してもよく、低ドープ領域１８２５は、図７Ａのベース７０４ｂとして機能してもよい。図７Ａのコレクタ７０４ｃは、第１のドーパントタイプの低ドープ領域１８２５の内部の第２のドーパントタイプの高ドープ領域１８２３により形成されてもよい。図７Ａのエミッタ７１４ａは、低ドープ領域１８２２の内部の第２のドーパントタイプの高ドープ領域１８２６により形成されてもよい。また、低ドープ領域１８２２は、図７Ａのベース７１４ｂとして機能してもよく、低ドープ領域１８２４は、図７Ａのコレクタ７１４ｃとして機能してもよい。低ドープ領域１８２４は、低ドープ領域１８２５が低ドープ領域１８２４内に完全に位置し得る又はし得ないように、低ドープ領域１８２５を完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１８２５は、高ドープ領域１８２３が低ドープ領域１８２５内に完全に位置し得る又はし得ないように、高ドープ領域１８２３を完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１８２４は、低ドープ領域１８２２が低ドープ領域１８２４内に完全に位置し得る又はし得ないように、低ドープ領域１８２２を完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１８２２は、高ドープ領域１８２６が低ドープ領域１８２２内に完全に位置し得る又はし得ないように、高ドープ領域１８２６を完全に囲んでも又は囲まなくてもよい点に留意されたい。第１のドーパントタイプ及び第２のドーパントタイプは、それぞれｎドープ及びｐドープであってもよい。いくつかの実施形態においては、領域１８２６は、アノード１８０１としてさらに機能してもよく（図７Ａのアノード７０１と同様に）、領域１８２３は、カソード１８０２としてさらに機能してもよい（図７Ａのカソード７０２と同様に）。
[0124]図１９は、図７Ｂに示すＥＳＤ保護デバイス７００などのＥＳＤ保護デバイスの例示の半導体構造体１９００の断面を示す。図７Ｂのコレクタ７０３ｃは、例えばＮ型などの第１のドーパントタイプの高ドープ領域１９２２により形成されてもよい。第１のドーパントタイプの高ドープ領域１９２２は、例えばＰ型などの第２のドーパントタイプの低ドープ領域１９２４内に形成されてもよい。図７Ｂのベース７０３ｂは、低ドープ領域１９２４により形成されてもよい。図７Ｂのエミッタ７０３ａは、低ドープ領域１９２４を囲む第１のドーパントタイプの低ドープ領域１９２５により形成されてもよい。また、低ドープ領域１９２４は、図７Ｂのエミッタ７０４ａとして機能してもよく、低ドープ領域１９２５は、図７Ｂのベース７０４ｂとして機能してもよい。図７Ｂのコレクタ７０４ｃは、低ドープ領域１９２５の内部の第２のドーパントタイプの低ドープ領域１９２３により形成されてもよい。図７Ｂのエミッタ７１６ａは、低ドープ領域１９２３の内部の第２のドーパントタイプの高ドープ領域１９２７により形成されてもよい。また、低ドープ領域１９２３は、図７Ｂのベース７１６ｂとして機能してもよく、低ドープ領域１９２４は、図７Ｂのコレクタ７１６ｃとして機能してもよい。低ドープ領域１９２４は、高ドープ領域９１２２が低ドープ領域１９２４内に完全に位置し得る又はし得ないように、高ドープ領域１９２２を完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１９２５は、低ドープ領域１９２３が低ドープ領域１９２５内に完全に位置し得る又はし得ないように、低ドープ領域１９２３を完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１９２５は、低ドープ領域１９２４が低ドープ領域１９２５内に完全に位置し得る又はし得ないように、低ドープ領域１９２４を完全に囲んでも又は囲まなくてもよい点に留意されたい。また、低ドープ領域１９２３は、高ドープ領域１９２７が低ドープ領域１９２３内に完全に位置し得る又はし得ないように、高ドープ領域１９２７を完全に囲んでも又は囲まなくてもよい点に留意されたい。第１のドーパントタイプ及び第２のドーパントタイプは、それぞれｎドープ及びｐドープであってもよい。いくつかの実施形態においては、領域１９２２は、アノード１９０１としてさらに機能してもよく（図７Ｂのアノード７０１と同様に）、領域１９２７は、カソード１９０２としてさらに機能してもよい（図７Ｂのカソード７０２と同様に）。
[0125]図２０は、図７Ｃ〜図７Ｊに示すＥＳＤ保護デバイスを実装し得るようにするための一般的な半導体構造体の断面を示す。少なくとも整数である「ｎ」個のウェル２０３６−１〜２０３６−ｎが、領域２０２５内に形成されてもよい。ウェル２０３６−１に対して接続されたノード２００１は、アノードとして機能してもよく、そのため、領域２０３６−ａは、アノードとして機能してもよい。少なくとも整数である「ｍ」個のウェル２０３７−１〜２０３７−ｍが、領域２０２５内に形成されてもよい。ウェル２０３７−１に対して接続されたノード２００２は、カソードとして機能してもよく、そのため、領域２０３７−ｍは、カソードとして機能してもよい。図７Ｃ〜図７Ｊに示すＥＳＤ保護デバイスの例示の実施形態について同様に先述したように、トランジスタチェーン内の連続するトランジスタ同士は、逆のタイプのものであるべきである。そのため、ウェル２０３６−１〜２０３６−ｎの連続するウェル同士は、逆のドーパントタイプ（ｎドープ又はｐドープ）を有してもよい。同様に、ウェル２０３７−１〜２０２７−ｎの連続するウェル同士は、逆のドーパントタイプを有してもよい。図２０に示す各ウェル又は領域は、高ドープ又は低ドープされたものであってもよい。
[0126]例えば図２Ａ、図２Ｂ、及び図２Ｃなどを参照として上述したように、図２Ｃに示す制御回路２０５及び２０６などの追加の制御回路が、追加されてもよい。同様の制御回路が、本明細書における教示によるＥＳＤ保護デバイスの任意の実施形態に含まれてもよい。例えば、制御回路が、図１２〜図２０の断面に示す半導体構造体内に実装されてもよい。ベースに対して接続された制御回路を実装するためには、１つ又は複数の高ドープ領域が、ウェルの内部に追加されてもよく、これは、接続先のトランジスタのベースとして機能してもよい。制御回路（複数可）として機能する追加のウェル（複数可）は、それらが中に形成されるウェルと同一のドーパントタイプ、すなわちＰ型又はＮ型であってもよい。制御回路を形成する高ドープ領域は、ベースウェルと同一のドーパントタイプのベースウェル内にストライプを備えてもよい。代替的には、制御回路ウェルは、例えば、各トランジスタベースとして機能するウェルの内部のアノード及び／又はカソードの周囲のリング（上方から見た場合）としてなど、実装されてもよい。
[0127]基板からＥＳＤ保護デバイスを絶縁することが有用な場合がある。これは、不要な寄生の形成を防止するために、又は種々のデバイスの積層を可能にするために、実施され得る。例として、図２１〜図２２が、基板からデバイスを絶縁する可能な方法を示す。
[0128]図２１は、ＥＳＤ保護デバイス任意の実施形態と合わせて使用し得る第１の絶縁例の断面を示す。デバイス２１２８は、例えば、図１２〜図２０に示すデバイスの中のいずれかを備えてもよい。リング２１２９が、デバイス２１２８の周囲に形成されてもよい。図２１は、断面図であり、したがって、リング２１２９は、２つの領域として図示されるが、上方から見た場合には単一のリングとなり得る点に留意されたい。また、埋込層２１３０が、デバイス２１２８及び／又はリング領域（複数可）２１２９の少なくとも一部分の下方に配置されてもよい。かかる構成は、基板２１３１からデバイス２１２８を絶縁し得る。領域２１２９及び２１３０は、例えばＮ型などの第１のドーパントタイプのものであってもよく、領域２１３１は、例えばＰ型などの、第１のドーパントタイプとは逆の第２のドーパントタイプのものであってもよい。
[0129]図２２は、ＥＳＤ保護デバイスの任意の実施形態と合わせて使用し得る第２の絶縁例の断面を示す。デバイス２２２８は、例えば、図１２〜図２０に示すＥＳＤ保護デバイスの中のいずれかを備えてもよい。第１のリング２２２９が、デバイス２２２８の周囲に形成されてもよい。図２２は、断面図であり、したがって、リング２２２９は、２つの領域として図示されるが、上方から見た場合には単一のリングとなり得る点に留意されたい。また、第１の埋込層２２３０が、デバイス２２２８及び／又は領域（複数可）２２２９の少なくとも一部分の下方に配置されてもよい。第２のリング２２３２が、第１のリング２２２９の少なくとも一部分とデバイス２２２８との間に形成されてもよく、第２の埋込層２２３３が、デバイス２２２８の少なくとも一部分と第１の埋込層２２３０との間に形成されてもよい。かかる構成は、基板２２３１からデバイス２２２８を絶縁し得る。領域２２２９及び２２３０は、例えばＮ型などの第１のドーパントタイプのものであってもよく、領域２２３１、２２３３、及び２２３２は、例えばＰ型などの第２のドーパントタイプのものであってもよい。
[0130]上述の絶縁技術は、２つのみの例に過ぎないが、当業者には公知である他の技術もまた、実装され得る。例えば、シリコン・オン・インシュレータ（ＳＯＩ）などのプロセスにおいては、絶縁は、酸化物層を使用して実施され得る。
[0131]図面に示す各ジオメトリ、寸法、及び配向は、例示のものである点を理解されたい。図示する領域及びデバイスについての他の各ジオメトリ、寸法、及び配向が、実現されてもよく、本明細書において開示される教示の範囲内に含まれる。

Claims (17)

  1. 第１のノードと第２のノードとの間に結合された静電放電（ＥＳＤ）保護デバイスであって、
    Ｐドーパントタイプの第１の低ドープ領域と、
    前記第１の低ドープ領域内のＮドーパントタイプの第２の低ドープ領域と、
    前記Ｎドーパントタイプの第１の高ドープ領域を含むと共に前記第１の低ドープ領域内に直接形成された第３の領域であって、前記第１の高ドープ領域が前記第１のノードに対して結合され、前記第３の領域内には前記Ｐドーパントタイプの高ドープ領域が形成されていない、第３の領域と、
    前記Ｐドーパントタイプの第２の高ドープ領域を含むと共に前記第２の低ドープ領域内に直接形成された第４の領域であって、前記第２の高ドープ領域が前記第２のノードに対して結合され、前記第４の領域内には前記Ｎドーパントタイプの高ドープ領域が形成されていない、第４の領域と、を備え、
    前記ＥＳＤ保護デバイスが、ＥＳＤ事象に応答して前記第１のノードから前記第２のノードに電流をシンクするように構成され、前記第１の高ドープ領域の電圧が、前記第２の高ドープ領域の電圧よりも高く、さらに、前記第１の高ドープ領域と前記第１の低ドープ領域との間の接合点が、前記ＥＳＤ事象に応答して逆方向降伏状態になるように構成され、前記第２の低ドープ領域と前記第２の高ドープ領域との間の接合点が、前記ＥＳＤ事象に応答して逆方向降伏状態になるように構成されている、ＥＳＤ保護デバイス。
  2. 前記第３の領域が、前記第１の低ドープ領域内に直接形成された前記Ｎドーパントタイプの第３の低ドープ領域をさらに含み、
    前記第１の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、請求項１に記載のＥＳＤ保護デバイス。
  3. 前記第３の領域が、前記第１の低ドープ領域内に直接形成されたＰドーパントタイプの第３の低ドープ領域をさらに含み、
    前記第１の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、請求項１に記載のＥＳＤ保護デバイス。
  4. 前記第１の低ドープ領域と前記第２の低ドープ領域との間に結合されるバイアス素子であって、前記第１の低ドープ領域及び前記第２の低ドープ領域により形成された順方向バイアス接合点の電圧を制御するように構成される、バイアス素子をさらに備え、
    前記バイアス素子が、抵抗器、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、Ｎ型金属酸化膜半導体（ＮＭＯＳ）、Ｐ型金属酸化膜半導体（ＰＭＯＳ）、及びバイポーラトランジスタの中の少なくとも１つを含む、請求項１に記載のＥＳＤ保護デバイス。
  5. 第１のノードと第２のノードとの間に結合された静電放電（ＥＳＤ）保護デバイスであって、
    Ｎドーパントタイプの第１の低ドープ領域と、
    前記第１の低ドープ領域内に形成されたＰドーパントタイプの第２の低ドープ領域と、
    前記Ｎドーパントタイプの第１の高ドープ領域を含むと共に前記第２の低ドープ領域内に直接形成された第３の領域であって、前記第１の高ドープ領域が前記第１のノードに対して結合され、前記第３の領域内には前記Ｐドーパントタイプの高ドープ領域が形成されていない、第３の領域と、
    前記Ｐドーパントタイプの第２の高ドープ領域を含むと共に前記第１の低ドープ領域内に直接形成された第４の領域であって、前記第２の高ドープ領域が前記第２のノードに対して結合され、前記第４の領域内には前記Ｎドーパントタイプの高ドープ領域が形成されていない、第４の領域と、
    を備え、
    前記ＥＳＤ保護デバイスが、ＥＳＤ事象に応答して前記第１のノードから前記第２のノードに電流をシンクするように構成され、前記第１の高ドープ領域の電圧が、前記第２の高ドープ領域の電圧よりも高く、さらに、前記第１の高ドープ領域と前記第２の低ドープ領域との間の接合点が、前記ＥＳＤ事象に応答して逆方向降伏状態になるように構成され、前記第１の低ドープ領域と前記第２の高ドープ領域との間の接合点が、前記ＥＳＤ事象に応答して逆方向降伏状態になるように構成されている、ＥＳＤ保護デバイス。
  6. 前記第４の領域が、前記第１の低ドープ領域内に直接形成された前記Ｎドーパントタイプの第３の低ドープ領域をさらに含み、
    前記第２の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、請求項５に記載のＥＳＤ保護デバイス。
  7. 前記第４の領域が、前記第１の低ドープ領域内に直接形成された前記Ｐドーパントタイプの第３の低ドープ領域をさらに含み、
    前記第２の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、請求項５に記載のＥＳＤ保護デバイス。
  8. 前記第２の低ドープ領域と前記第１の低ドープ領域との間に結合されるバイアス素子であって、前記第２の低ドープ領域及び前記第１の低ドープ領域により形成された順方向バイアス接合点の電圧を制御するように構成される、バイアス素子をさらに備え、
    前記バイアス素子が、抵抗器、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、Ｎ型金属酸化膜半導体（ＮＭＯＳ）、Ｐ型金属酸化膜半導体（ＰＭＯＳ）、及びバイポーラトランジスタの中の少なくとも１つを含む、請求項５に記載のＥＳＤ保護デバイス。
  9. 第１のノードと第２のノードとの間に結合された静電放電（ＥＳＤ）保護デバイスであって、
    第１のコレクタ、第１のエミッタ、及び第１のベースを備える、ＮＰＮトランジスタと、
    第２のコレクタ、第２のエミッタ、及び第２のベースを備える、ＰＮＰトランジスタとを具備し、
    前記第１のコレクタが、前記第１のノードに対して結合され、前記第２のコレクタが、前記第２のノードに対して結合され、前記第１のベースが、前記第２のエミッタに対して結合され、前記第１のエミッタが、前記第２のベースに対して結合され、第１の低ドープ領域が、Ｐ型のドーパントでドープされ、前記ＮＰＮトランジスタの前記第１のベース及び前記ＰＮＰトランジスタの前記第２のエミッタの両方として機能し、前記第１のベースを流れる第１のベース電流の全てが、さらに前記第１のコレクタを流れ、前記第２のベースを流れる第２のベース電流の全てが、さらに前記第２のコレクタを流れ、前記ＥＳＤ保護デバイスが、ＥＳＤ事象に応答して前記第１のノードから前記第２のノードに電流をシンクするように構成される、ＥＳＤ保護デバイス。
  10. 前記ＮＰＮトランジスタの前記第１のベースと前記ＰＮＰトランジスタの前記第２のベースとの間に結合されるバイアス素子であって、前記ＮＰＮトランジスタの前記第１のベース及び前記ＰＮＰトランジスタの前記第２のベースにより形成された順方向バイアス接合点の電圧を制御するように構成される、バイアス素子をさらに備え、
    前記バイアス素子が、抵抗器、抵抗接続部、インダクタ、コンデンサ、逆方向接合点、順方向接合点、Ｎ型金属酸化膜半導体（ＮＭＯＳ）、Ｐ型金属酸化膜半導体（ＰＭＯＳ）、及びバイポーラトランジスタの中の少なくとも１つを備える、請求項９に記載のＥＳＤ保護デバイス。
  11. 前記ＮＰＮトランジスタの前記第１のエミッタ及び前記ＰＮＰトランジスタの前記第２のベースとして機能する、第２の低ドープ領域であって、Ｎ型のドーパントでドープされ、前記第１の低ドープ領域内に形成される、第２の低ドープ領域と、
    前記ＮＰＮトランジスタの前記第１のコレクタとして機能する第１の高ドープ領域を含む第３の領域であって、前記第１の高ドープ領域が前記Ｎ型のドーパントでドープされ、前記第３の領域が前記第１の低ドープ領域内に直接形成され、前記第１の高ドープ領域が前記第１のノードに対して結合され、前記第３の領域内には前記Ｐ型の高ドープ領域が形成されておらず、前記第１のベースを流れる前記第１のベース電流の全てが、さらに前記第１のコレクタを流れる、第３の領域と、
    前記ＰＮＰトランジスタの前記第２のコレクタとして機能する第２の高ドープ領域を含む第４の領域であって、前記第２の高ドープ領域が前記Ｐ型のドーパントでドープされ、前記第４の領域が前記第２の低ドープ領域内に直接形成され、前記第２の高ドープ領域が前記第２のノードに対して結合され、前記第４の領域内には前記Ｎ型の高ドープ領域が形成されておらず、前記第２のベースを流れる前記第２のベース電流の全てが、さらに前記第２のコレクタを流れる、第４の領域と、
    をさらに備える、請求項９に記載のＥＳＤ保護デバイス。
  12. 前記第３の領域が、前記Ｎ型のドーパントでドープされた第３の低ドープ領域であって、前記第３の低ドープ領域が、前記第１の低ドープ領域内に直接形成され、前記第１の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、第３の低ドープ領域をさらに備える、請求項１１に記載のＥＳＤ保護デバイス。
  13. 前記第３の領域が、前記Ｐ型のドーパントでドープされた第３の低ドープ領域であって、前記第３の低ドープ領域が、前記第１の低ドープ領域内に直接形成され、前記第１の高ドープ領域が、前記第３の低ドープ領域内に直接形成される、請求項１１に記載のＥＳＤ保護デバイス。
  14. 前記ＮＰＮトランジスタの前記第１のベース及び前記ＰＮＰトランジスタの前記第２のエミッタとして機能する、第１の低ドープ領域であって、Ｐ型のドーパントでドープされた、第１の低ドープ領域と、
    前記ＮＰＮトランジスタの前記第１のエミッタ及び前記ＰＮＰトランジスタの前記第２のベースとして機能する、第２の低ドープ領域であって、Ｎ型のドーパントでドープされ、前記第１の低ドープ領域内に形成される、第２の低ドープ領域と、
    前記ＮＰＮトランジスタの前記第１のコレクタとして機能する、第３の低ドープ領域であって、前記Ｎ型のドーパントでドープされ、前記第１の低ドープ領域内に形成される、第３の低ドープ領域と、
    前記ＰＮＰトランジスタの前記第２のコレクタとして機能する、高ドープ領域であって、前記Ｐ型のドーパントでドープされ、前記第２の低ドープ領域内に形成される、高ドープ領域と、
    をさらに備える、請求項９に記載のＥＳＤ保護デバイス。
  15. 前記ＰＮＰトランジスタの前記第２のベース及び前記ＮＰＮトランジスタの前記第１のエミッタとして機能する、第２の低ドープ領域であって、Ｎ型のドーパントでドープされ、前記第１の低ドープ領域が前記第２の低ドープ領域内に形成される、第２の低ドープ領域と、
    前記ＰＮＰトランジスタの前記第２のコレクタとして機能する、第１の高ドープ領域を含む第３の領域であって、前記第１の高ドープ領域が前記Ｐ型のドーパントでドープされ、前記第３の領域が前記第２の低ドープ領域に直接形成され、前記第１の高ドープ領域が前記第２のノードに対して結合され、前記第３の領域内には前記Ｎ型の高ドープ領域が形成されておらず、前記第２のベースを流れる前記第２のベース電流の全てが、さらに前記第２のコレクタを流れる、第３の領域と、
    前記ＮＰＮトランジスタの前記第１のコレクタとして機能する、第２の高ドープ領域を含む第４の領域であって、前記第２の高ドープ領域が前記Ｎ型のドーパントでドープされ、前記第４の領域が前記第１の低ドープ領域内に直接形成され、前記第２の高ドープ領域が前記第１のノードに対して結合され、前記第４の領域内には前記Ｐ型の高ドープ領域が形成されておらず、前記第１のベースを流れる前記第１のベース電流の全てが、さらに前記第１のコレクタを流れる、第４の領域と、
    をさらに備える、請求項９に記載のＥＳＤ保護デバイス。
  16. 前記第３の領域が前記Ｐ型のドーパントでドープされた第３の低ドープ領域をさらに含み、前記第３の低ドープ領域が記第２の低ドープ領域内に直接形成され、前記第１の高ドープ領域が前記第３の低ドープ領域内に直接形成される、請求項１５に記載のＥＳＤ保護デバイス。
  17. 前記第３の領域が前記Ｎ型のドーパントでドープされた第３の低ドープ領域をさらに含み、前記第３の低ドープ領域が記第２の低ドープ領域内に直接形成され、前記第１の高ドープ領域が前記第３の低ドープ領域内に直接形成される、請求項１５に記載のＥＳＤ保護デバイス。
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