TWI414066B - 半導體裝置結構及其積體電路以及包含此積體電路之電子裝置 - Google Patents
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Description
本發明之一具體實施例係關於一半導體裝置結構。本發明可應用於但不限於一防止功率應用中之靜電放電之半導體裝置結構。
吾人已知半導體功率裝置可由各種範圍的技術加以形成。舉例來說，一適於功率裝置之技術為金屬氧化物半導體場效電晶體(MOSFET)。如那些熟悉此技術者所知，這類的MOSFET可以一負(N通道)結構或一正(P通道)結構來製造。對一N通道MOSFET裝置來說，一正的控制電壓將導致該MOSFET裝置導通，反之，對一P通道MOSFET裝置來說，一負的控制電壓將導致該MOSFET裝置導通。
如同已為一熟悉此技術者所熟知，一MOSFET裝置之源極及汲極形成於一半導體材料中，例如：矽，而閘極由一導電材料形成，例如：多晶矽。閘極由一絕緣層，例如：二氧化矽(SiO2
)，與半導體材料分隔。當一"崩潰"電壓施加至MOSFET時，一MOSFET裝置易受損壞之影響。
吾人已知兩種形式的電壓損壞可發生於一MOSFET裝置，即：(i)靜電放電(ESD)；及(ii)電性過應力(EOS)。
在EOS之實例中，有三種可能的故障模式。第一，可能已達到閘極氧化物之崩潰電壓；第二，可能已達到汲極至源極接面的崩潰電壓(BVDSS)；及第三，可能由於能量釋放產生的高溫而達到一最大接面溫度。
在ESD之實例中，有兩種可能的故障模式。第一，可能達到寄生在汲極－本體－源極間之雙極電晶體之崩潰電壓；及第二，可能達到閘極氧化物之崩潰電壓。吾人已知在雙極裝置之實例中，一ESD事件可導致不可逆的損壞，舉例來說，歸因於一結構接面及/或一接點過熱。
用於避免過電壓問題之常見的解決方案稱為"突返(snapback)"結構。此處，一旦一最大操作電壓超過一預定量，一ESD保護電路便會啟動。ESD保護電路降低施加於應用(通常為在一積體電路(IC)上執行之應用形式)之電壓位準(voltage level)至低於導致啟動之"觸發"電壓的操作電壓作為回應。保護裝置在啟動後可達到的最小電壓值稱為"突返"電壓。
在如"乙太網路供電(POE)"之應用中，其強制避免使用"強突返"ESD保護，嘗試增加該應用之可靠度。那就是說，如果突返電壓降到低於最大操作電壓，一直流可能會產生並輸入至ESD保護電路。在某些例子中，直流可毀壞ESD保護電路。在其他例子中，ESD保護電路並未毀壞，但保持受到由執行中之應用施加至保護結構之注入電流的觸發(已知為一閂鎖現象)，因而導致該應用故障。這類的保護機制典型用以防止由於電磁放電效應或寄生快速暫態引起之閂鎖。
現參照圖1，一突返保護結構之已知電流110對電壓105之關係說明於圖表100中。概念窗125被突顯。概念窗125相當於保護導通狀態必須加以包含以保證一安全及有效的操作之區域。再者，如所示，施加的電壓必須要高於操作電壓140以確保裝置之可靠操作。此外，電路之最大電壓控制能力150(舉例來說，由於氧化物崩潰)絕不應該被超過。最後，為了保證裝置的穩健性，電流值120被定義，由其決定保護功能應加以保證。經由結合這些限制，一最大可接受的導通狀態電阻值R－on 115可加以估計。
當一特定應用需要一窄範圍的ESD觸發電壓以突返電壓窗125(舉例來說，如果供應電壓接近該技術之最大電壓控制能力)時，突返電壓145及觸發電壓150具有相同等級。在此實例中，ESD保護應表現出"軟突返"或"無突返"行為。
功率裝置之ESD保護大多數使用雙極性組態之NPN電晶體來實現，通常為電子裝置中之積體電路形式。在靜電放電期間，大部分的能量透過垂直雙極裝置來消耗。
因此，突返電壓由垂直電晶體之特性來決定，而垂直電晶體之特性由技術驅動。對一"軟突返"結構來說，觸發電壓必須要接近垂直雙極之突返電壓。因此，數個結構必須要彼此堆疊於其上以達到適當高的突返電壓VSB
值145。由於結果的高動態電阻及需要大面積的矽來實現該結構，這一類的結構是不良的結構。
US 6,707,110 B2揭示一使用兩個在相同裝置中為主動的電晶體之保護機制，其一為橫向裝置，而另一則為垂直裝置。NPN及PNP電晶體被列出具有可能的高突返電壓。對"軟突返"保護來說，眾所週知PNP具有較高的本質控制能力。不過，在US 6,707,110 B2中所述之PNP包含一P埋層，其實際上非常難以實現，且不適用於許多技術。
US 6,784,029 B敘述一用於BiCMOS技術之雙向ESD保護結構。所揭示的結構包含兩個由一"N"區域分隔之"P"植入區域，其組合定義一PNP結構。不過，當使用垂直的MOSFET技術時，這一類的結構是不能接受的，因為垂直導電會由於沒有埋層而無法實現。再者，這一類的結構表現出一閘流體之行為，其將因此提供太低的突返電壓並導致閂鎖。
因此，需要一改良的半導體結構，尤其是提供改良的保護以防止寄生效應(例如：靜電放電)之結構。此外，尤其需要一更穩健的軟突返結構，舉例來說，具有高於40伏特之觸發電壓、在ESD保護上提供低導通電阻(R－on)、及具有一最小整體覆蓋面積。
根據本發明之實施態樣，提供一半導體裝置結構、一積體電路，其包含該半導體結構、及一電子裝置，其包含該積體電路，如附加的專利申請範圍中所定義。
在本發明之一具體實施例中，一半導體裝置結構被敘述，其中，該半導體裝置結構包含複數個垂直層及複數個導電元件。垂直層及複數個導電元件係配置以合作並作用如至少兩個位於單一結構內並聯的主動裝置。
有利地，按照所述的方式，具有垂直層及複數個導電元件之一結構之規定致能在單一結構內部並聯實現至少兩個主動裝置(舉例來說，任何P/N二極體及PNP電晶體的組合)。
在本發明之一具體實施例中，一另外的半導體裝置結構，或在一具體實施例中與上文提及的相同的半導體裝置結構，被敘述具有複數個水平導電元件及具有複數個垂直導電元件之複數個垂直層。該半導體裝置結構係配置以支援至少兩個並行電流，如此一第一電流橫越穿過該複數個垂直導電元件，而一第二電流橫越穿過該複數個水平導電元件。
有利地，按照所述的方式，具有複數個水平及垂直導電元件之一結構之規定致能支援至少兩個位於該半導體結構內部之並行且有所區別的電流。
在一具體實施例中，該至少兩個並行且有所區別的電流可於相同結構之內部加以結合，從而支援複數個主動裝置之規定。有利地，經過結合的總電流對於位在該半導體裝置結構內之複數個主動裝置提供一穩定的電流。
在本發明之一具體實施例中，該半導體裝置結構用於一保護電路中以防止寄生效應，舉例來說，保護一電子裝置免於這類效應。
在本發明之一具體實施例中，該半導體裝置結構用於一配置以防止寄生效應(例如：靜電放電(ESD)或電磁干擾(EMI))之保護電路中，舉例來說，在一易受這類效應影響的電子裝置中。
在本發明之一具體實施例中，該半導體裝置結構係配置以使得第一主動裝置及第二主動裝置配置為提供一低突返電壓。以此方式，本發明的概念可用於無法支援"突返"電壓之應用中。
在本發明之一具體實施例中，一積體電路包含上述的半導體裝置結構。
在本發明之一具體實施例中，一電子裝置包含上述的積體電路。
本發明之一具體實施例將根據BiCMOS技術來敘述，並聚焦在避免或降低施加的應力或寄生效應之一半導體結構上，舉例來說，在一功率裝置應用中。不過，一熟悉此技術者須了解此處所述的本發明之概念可實施於任何形式的功率應用中，舉例來說，需要有效保護之觸發高於10伏特且低於100伏特，偕同低於15伏特之操作電壓降窗之功率應用。尤其設想到所有BiCMOS技術之功率應用可由本發明如此處所述的新保護結構之概念得利。
與US 6,707,110 B2相比，在本發明中，一N埋層之出現為垂直P/N二極體之一主動部分。在高電壓下，除了在反向偏壓下為主動的二極體外，只有橫向的電晶體為主動，從而導致一低導通電阻(R－on)及隨後的裝置穩健性之改進。
此處，同樣與US 6,784,029 B1相比，橫向電流僅在一PNP電晶體內部提供。在US 6,784,029 B1中，在兩個P區域內部出現之N＋摻雜層導致一矽控整流器(SCR)組態。因此，PNP電晶體之實例未經處理。
在相同結構內部，一標準的保護配置包括一橫向電晶體及一垂直電晶體。不過，提供並行電流之配置是非常具有挑戰性的。此組態之目的為區別觸發及ESD導電路徑。橫向崩潰電壓之精確調整可經由選擇適當的基極及集極摻雜區域並調整這兩個區域間的距離來執行。一般來說，橫向電晶體並不穩健。
因此，改進方法(例如：基極加寬、射極鎮流)用於增強更穩健的垂直電晶體之導電。在高電流下，此導致單一的垂直電流。這一類的原理用於US 6,864,538 B2中以獲得可調的觸發電壓。不過，有問題的是，雖然突返電壓由垂直摻雜濃度分佈決定，其卻為常數。
根據本發明之一具體實施例，敘述一用於高電壓靜電放電(ESD)保護之BiCMOS半導體結構。該半導體結構可形成於一適合使用在任何電子裝置之積體電路中，舉例來說，在需要防止ESD或EOS效應之電子裝置中。這一類的結構在一3D組態內協助嵌入不同組件，從而利用在單一結構內部之共存的橫向及垂直裝置。舉例來說，所支援的主動裝置可為一PN二極體或PNP電晶體之形式。特別地，裝置可如此配置使PN二極體205及PNP電晶體210配置為並聯合作，如圖2所示之ESD保護等效電路200中所示。參照圖3及圖4敘述之結構可用來形成二或複數個並聯的PN二極體、或二或複數個並聯的PNP電晶體、或其任何並聯主動裝置之組合。
現參照圖3，根據本發明之一具體實施例加以說明一半導體裝置結構。該半導體結構建立在基板305之上。其包含位於"P－
"摻雜區域315內之"P"摻雜區域320及"N"摻雜區域325。N型埋層310位於315、320、及325這三個區域之下。第一"P＋
"摻雜區域330植入於"P"摻雜區域320中。第二"P＋
"摻雜區域335及"N＋
"摻雜區域340植入於"N"摻雜區域中。
圖3之半導體裝置結構驅動並聯耦合的橫向PNP電晶體360及垂直突崩二極體365。PNP電晶體360由作為射極之第二"P＋
"摻雜區域335、作為基極之"N"摻雜區域325、及作為集極之"P－
"摻雜區域315及"P"摻雜區域320兩者構成。射極345、基極350、及集極355接點分別設置在第二"P＋
"摻雜區域335和"N＋
"摻雜區域340及第一"P＋
"摻雜區域330之上。
在一ESD保護應用中，橫向PNP電晶體用於一自偏壓組態中(例如：具有透過一短路或經由一電阻連接至射極之基極)。電晶體之觸發歸因於基極/集極突崩模式崩潰，由"N"摻雜區域325及"P"摻雜區域320間之距離來設定。
突崩二極體365由作為陽極355之"P－
"摻雜區域315及"P"摻雜區域320兩者、和作為陰極350之N型埋層310及"N"摻雜區域325兩者構成。陽極355及陰極350接點分別設置在第一"P＋
"摻雜區域330及"N＋
"摻雜區域340之上。二極體崩潰位於"P-
"摻雜區域315及N型埋層310之接面。二極體崩潰由陽極植入及"N+
"摻雜區域之特徵來設定。
此結構之第一優點為並行的功能性操作可經由使用技術製造流程中可用之適當的摻雜量，並依此設定陽極/陰極，亦即，基極/射極之間隔以調整電晶體觸發及二極體崩潰來獲得。
此外，第二優點由兩個組件之耦合而產生。就這一點而言，二極體電流提供一自偏壓電晶體操作所需之總電流。
現參照圖4，根據本發明之一具體實施例說明半導體裝置結構400。半導體裝置結構400建立在基板405之上，並包含兩個"P"摻雜區域420及425和植入於"P-
"摻雜區域415中之"N"摻雜區域430。N型埋層410位於415、420、及425這三個摻雜區域之下。兩個"P+
"摻雜區域435及440分別植入各"P"摻雜區域420及425中。此結構包括並聯耦合的橫向PNP電晶體455及垂直突崩二極體460。PNP電晶體455由作為射極之"P"摻雜區域425之一、作為基極之"N"摻雜區域430、及作為集極之其他"P"摻雜區域之兩者構成。
射極接點450及集極接點445分別位於各"P+
"摻雜區域440及435之上。沒有基極接點。因此，在此組態中，偏壓電流由位在基極/集極接面之撞擊電離提供。在此具體實施例中，觸發電壓亦由基極"N"摻雜區域430及集極"P"摻雜區域420間之距離來設定。
突崩二極體460與一具低射極注入之PNP電晶體相關。其由作為陽極之"P-
"摻雜區域415及"P"摻雜區域420兩
者、和形成陰極之另一"P"摻雜區域425及N型埋層410構成。陰極中之"P"摻雜區域425幫助N型埋層410之偏壓，因此不提供電晶體效應。陽極及陰極接點分別設置在各"P+
"摻雜區域440及435之上。二極體崩潰位於"P-
"摻雜區域415及N型埋層410之接面，且由陽極及"N+
"摻雜區域410之摻雜濃度分佈來設定。
根據一第二具體實施例，上述的半導體裝置結構400表現出一改進的二極體及電晶體之耦合。在此實例中，所有的二極體電流提供電晶體之偏壓電流，此並非第一具體實施例中之實例，在第一具體實施例中，聚集在電晶體基極之二極體電流並無有效地提供電晶體之偏壓。
如圖2所示，當圖4之PN二極體及圖3之PNP電晶體並聯實施時，下列操作即發生。由於在施加至個別的單一裝置之ESD事件期間所表現出的導通電阻(一突崩二極體之特徵)，電壓在第一裝置已打開之後將繼續大量地增加，亦即，大於第一崩潰電壓BV1
。當增加的電壓達到第二裝置之崩潰電壓BV2
時，將會觸發第二裝置。
因此，有利地，當PN二極體及PNP電晶體並聯使用時，結果的I-V曲線將表現出一PNP電晶體之典型的低突返行為，其具有兩個對應於兩個二極體崩潰點之彎曲，及一直接至兩個並行電路徑之結果的低導通電阻，如圖5所示。
此外，由於兩個共存的垂直及橫向電流路徑，圖3及圖4中所示的新結構在一最小整體覆蓋面積的範圍內表現出傑出的ESD穩健性，歸因於兩個在相同的半導體裝置結構400內部製造之並聯裝置。就這一點而言，吾人已發現以適當的裝置佈局可達到高觸發電壓和低導通電阻及低突返。此外，關於使用相同技術之電流解決方案之一五褶表面佔有縮減已經達成。舉例來說，使用一100×100 μm結構，一5歐姆的導通狀態電阻可因而獲得。因此提供一0.5毫歐姆．平方公分(milli－ohm.cm2
)的等效密度。
吾人將了解如上文所述之改進的半導體結構意欲提供至少一或複數個下列優點：(i)更高的效能予一給定的裝置尺寸，舉例來說，更高的電流密度及更低的導通電阻。
(ii)當電源供應及氧化崩潰窗為窄(~10伏特)之時，支援高觸發電壓和低導通電阻及降低的突返效能，尤其適合汽車應用。
(iii)縮小的晶粒面積尺寸，從而降低的更低成本，同時保持良好的ESD效能。
(iv)可在一3D結構中嵌入不同組件，從而利用單一結構內部之共存的橫向及垂直裝置。
(v)由於低突返特徵，其改進電磁及寄生之完整性(EMI)。
須了解在水平及/或垂直層間任何適當的功能分佈可在不減損此處所述之本發明的概念之情況下使用。因此，參照圖中之層的特定尺寸或層組態只視為用於提供所述功能之適當手段之參考，而非象徵一嚴格的邏輯或實體結構或組織。
尤其設想到上述的發明概念可由一半導體製造商應用至任何積體電路，舉例來說，FreescaleTM
BiCMOS技術之積體電路。其進一步設想到，舉例來說，一半導體製造商可將本發明的概念利用在一獨立裝置或特殊應用積體電路(ASIC)及/或任何其他的子系統元件中。
雖然本發明已針對某些具體實施例作敘述，其並非意欲限制於此處提出之特定的形式。更確切地，本發明之範圍只由伴隨之專利申請範圍所限制。此外，雖然一特性可能看起來只針對特定的具體實施例作敘述，一熟悉此技術者將體認到所述之具體實施例的不同特性可根據本發明加以結合。在專利申請範圍中，"包含"一詞並非將其他元件或步驟之出現排除在外。
再者，雖然個別的特性可包括在不同的專利申請範圍中，這些亦可有利地加以結合，而不同專利申請範圍中之包含物並非意味著特性之一組合為不可實行及/或不為有利的。同樣地，在專利申請範圍之一範疇中的特性包含物並非意味著對此範疇之限制，反而指示該特性同樣適合其他專利申請範圍之範疇，同樣適切。此外，單一的參照並非將多數者排除在外。因此，參照"一"、"第一"、"第二"等並非排除多數者。
如此，已敘述一改進的半導體結構，其中，已實質上減少上述的缺點和先前技術配置。
105．．．電壓
110．．．已知電流
115．．．導通狀態電阻值
120．．．電流值
125．．．概念窗
140．．．操作電壓
145．．．突返電壓
150．．．最大電壓控制能力
200．．．ESD保護等效電路
205．．．PN二極體
210．．．PNP電晶體
300．．．半導體裝置結構
305．．．基板
310．．．N型埋層
315．．．"P－
"摻雜區域
320．．．"P"摻雜區域
325．．．"N"摻雜區域
330．．．"P＋
"摻雜區域
335．．．"P＋
"摻雜區域
340．．．"N＋
"摻雜區域
345．．．射極
350．．．基極(陰極)
355．．．集極(陽極)
360．．．PNP電晶體
365．．．垂直突崩二極體
400．．．半導體裝置結構
405．．．基板
410．．．N型埋層
415．．．"P－
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420．．．"P"摻雜區域
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430．．．"N"摻雜區域
435．．．"P＋
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440．．．"P＋
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445．．．射極接點
450．．．集極接點
455．．．PNP電晶體
460．．．垂直突崩二極體
圖1說明一半導體結構之一已知電流對電壓之關係圖，其突顯實現一突返ESD結構之問題。
上面已參考附圖來以範例方式說明本發明之一具體實施例，其中：圖2說明本發明之一具體實施例之等效電路，其利用並聯之一垂直P/N二極體及一PNP電晶體；圖3說明根據本發明之一具體實施例之一半導體裝置結構；圖4說明根據本發明之一具體實施例之一半導體裝置結構；及圖5說明根據本發明之具體實施例，當使用圖3及圖4之結構實現圖2電路之電流對電壓圖。
300．．．半導體裝置結構
305．．．基板
310．．．N型埋層
315．．．"P－
"摻雜區域
320．．．"P"摻雜區域
325．．．"N"摻雜區域
330．．．"P＋
"摻雜區域
335．．．"P＋
"摻雜區域
340．．．"N＋
"摻雜區域
345．．．射極
350．．．基極(陰極)
355．．．集極(陽極)
360．．．PNP電晶體
365．．．垂直突崩二極體
Claims (16)
- 一種半導體裝置結構，其包含：複數個水平導電元件及複數個具有複數個垂直導電元件之垂直層，其中，該半導體裝置結構支援至少兩個在該相同結構內並聯的主動裝置，一第一主動裝置為一PN二極體，並係配置以支援至少兩個並行的電流，如此一第一電流橫越穿過該複數個垂直導電元件，而一第二電流橫越穿過該複數個水平導電元件，其中該複數個水平導電元件形成一作為一第二主動裝置之PNP電晶體，其包含一"P"摻雜區域及一位於一"P- "摻雜區域內部之"N"摻雜區域，且該PN二極體之一第一終端與該PNP電晶體之一射極連接於一第一節點，且該PN二極體之一第二終端與該PNP電晶體之一集極連接於一第二節點。
- 如請求項1之半導體裝置結構，其進一步的特徵在於該半導體裝置結構內部之總電流至少為該第一電流及該第二電流之一組合。
- 如請求項2之半導體裝置結構，其進一步的特徵在於該半導體裝置結構內部之一組合的總電流對該半導體裝置提供一穩定電流。
- 2、或3之半導體裝置結構，其進一步的特徵在於該半導體結構在一保護電路中用於防止寄生效應。
- 如請求項4之半導體裝置結構，其進一步的特徵在於該保護電路係配置以防止靜電放電(ESD)或電磁干擾 (EMI)。
- 如請求項1之半導體裝置結構，其進一步的特徵在於一N型埋層位於三個摻雜區域下方。
- 2、或3之半導體裝置結構，其進一步的特徵在於一第一"P+ "摻雜區域植入於該"P"摻雜區域中，且一第二"P+ "摻雜區域及一"N+ "摻雜區域植入該"N"摻雜區域中。
- 2、3、或6之半導體裝置結構，其進一步的特徵在於兩個"P+ "摻雜區域分別植入一第一"P"摻雜區域及一第二"P"摻雜區域中。
- 如請求項8之半導體裝置結構，當依請求項6而定時其進一步的特徵在於一PNP電晶體由作為一射極之該第二"P+ "摻雜區域、作為一基極之該"N"摻雜區域、及作為一集極之該"P- "摻雜區域和該"P"摻雜區域兩者構成。
- 如請求項8之半導體裝置結構，其進一步的特徵在於射極、基極、及集極接點分別設置在該第二"P+ "摻雜區域、該"N+ "摻雜區域、及該第一"P+ "摻雜區域之上。
- 如請求項8之半導體裝置結構，其進一步的特徵在於PN二極體電流係配置以提供一電晶體偏壓電流。
- 如請求項8之半導體裝置結構，當依請求項6而定時，其中一PNP電晶體由作為一射極之該"P"摻雜區域之一、作為一基極之該"N"摻雜區域、及作為一集極之該第一"P"摻雜區域及第二"P"摻雜區域兩者構成。
- 如請求項8之半導體裝置結構，其進一步的特徵在於一 第一電壓係配置以在該第一主動裝置已大於一第一臨界電壓(BV1 )時增加，且當該增加的電壓達到一第二臨界電壓(BV2 )時，觸發該第二主動裝置。
- 如請求項8之半導體裝置結構，其進一步的特徵在於該第一主動裝置及該第二主動裝置係配置以提供一低突返電壓。
- 一種積體電路，其包含如請求項1、2、3、或6之半導體裝置結構。
- 一種電子裝置，其包含如請求項15之積體電路。
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