TWI398944B - 設有位能障式稽納二極體之低壓暫態電壓抑制器 - Google Patents

Description

設有位能障式稽納二極體之低壓暫態電壓抑制器

本發明係有關一種暫態電壓抑制器的電路架構與製造方法，特別是指一種低壓防護的改良式暫態電壓抑制器(TVS)的改良電路架構與製造方法，其係在TVS電路中設有位能障式稽納二極體。

暫態電壓抑制器(TVS)一般係用以防護整合電路，以避免偶然發生的過電壓施加於整合電路時所造成的損傷。整合電路是設計為於一般電壓範圍下操作。然而，在例如靜電放電(ESD, electrostatic discharge)、電快速暫態(electrical fast transients)與次發性閃電(secondary lightning)的情況下，一個突來且無法控制的高電壓可能意外地擊中這個電路，因此需要TVS元件來作為防護功能，以防止損傷，這樣的損傷在高電壓時同樣也會產生在整合電路上。在整合電路形態之元件數目增加下，元件面臨過電壓損傷時是非容易受傷的，對TVS防護的需求也會增加。TVS的具體實施應用可以在USB功率器與資料線防護、數位影音介面、高速乙太網路、筆記型電腦、顯示器與平面顯示器等應用中發現。

第1A-1圖顯示出一種典型商業上使用的雙通道式TVS陣列10，其具有兩個指引二極體(steering diodes)部，例如二極體15-H與15-L，以及20-H與20-L，其各自有兩個輸入/輸出(I/OS)端I/O-1與I/O-2。更者，有一個稽納二極體(Zener)，例如二極體30，其具有較大的尺寸，以作為高電壓端，例如Vcc端，至接地電壓端，例如Gnd端的雪崩二極體(avalanche diode)。當一正電壓打在I/O墊之一時，高側二極體15-H與20-H提供一正向偏壓並且被大的Vcc-Gnd二極體箝制，如稽納二級體30。指引二極體15-H、15-L以及20-H、20-L採小尺寸設計，以減少I/O電容與藉此減少高速線的嵌入損失，如高速乙太網路的應用。第1A-2圖顯示出第1A-1圖所示之TVS10的Vcc與接 地端電壓間的雙通道TVS二極體陣列之反轉電流IR與逆向阻隔電壓的相對關係特性。反轉電流IR，如同在第1A-2圖所顯示，呈現出一傳遞通過稽納二極體之反轉電流，例如介於Vcc與GND間。此處是假設每一指引二極體的反轉BV是高於稽納二極體的BV。但是需強調的是在高電流下，當Vcc至Gnd墊的電壓是一樣或高於指引二極體的反轉BV的總合時，電流也將會流經此二部指引二極體路徑的全部。因為稽納二極體相較於BJT或者SCR是具有每一單位面積具有較高電阻，並且BJT實際上在較高電流時是一個缺點，因為指引二極體在反轉情況下也必須是堅固耐用的。在具有SCR+BJT的例子中，在較高電流下，稽納二極體箝制電壓相對是較低的，並且因此指引二極體路徑將不會導通。Vcc-Gnd二極體30與指引二極體15、20的崩潰電壓是高於操作電壓(Vrwm)，因此這些二極體僅在瞬變時開啟。Vcc-Gnd箝制二極體的問題在於一般來說這些二極體在反轉狀態模組時是非常有抵抗力的並且需要大面區來減少電阻。如同第1A-2圖所示，高電阻導致BV增加在高電流。這是不理想的，因為高BV不僅引起指引二極體的崩潰如同先前所述，更引起電路的損傷，TVS元件成為防護元件。當實施這樣的TVS電路時，對於具有大二極體尺寸的需求，限制了元件的更進一步微小化。

最常用於整合電路上來防止這個缺點的方式是使用一具有觸發NPN的稽納二極體，來作為箝制元件，如同在第1B-1圖所示。在第1B-1圖所示之此TVS電路50包含有一NPN雙極電晶體55，其係平行連接至一稽納二極體60，以作為一具有觸發NPN雙極TVS元件之稽納二極體。第1B-2圖顯示出具有觸發NPN二極體元件之稽納二極體的電流-電壓(IV)圖。第1B-2描述NPN55的集極電壓達到稽納二極體60的崩潰電壓，NPN雙極電晶體啟動並且快速回復(snaps-back)至較低電壓，稱為BVceo或者持流電壓(holding voltage)，其中BVceo設置於集極，以發射崩潰電壓伴隨著基極左側開啟。然而，在作為一 TVS電路之元件內，快速回復的現象是不理想的。快速回復產生一反轉電壓的突然落差，經常引起迴路震盪，導致負電阻。

為了解決快速回復的難題，一個由本案之共有發明人在2006年五月31號提交美國專利11/444555的揭示內容作為本案專利申請案的參考文獻。在美國專利11/444555內所揭示的TVS電路是用於防護一元件在5伏特下操作並且用於5V元件防護。然而，除了如同先前所述關於突然大電壓下落的技術困難點外，也需要減少暫態電壓防護，在進一步減少的電壓，例如3.3伏特。此處所揭示的TVS電路已經是能夠有效地防護在大約5伏特下的電路操作，然而，無法提供當操作電壓是進一步減少至低於5伏特時所需求的防護，這是因為它的高觸發與箝制電壓。

在另一共同申請案11/712317，其係於2007年二月28號提出申請，更進一步揭示另一嶄新的TVS電路，在更進一步減少電壓時提供改良的箝制效果，因此TVS防護可以提供堆疊式PMOS二極體元件在3.3至5伏特間操作，且具有低漏電流情況。在此美國專利案中所揭示的TVS防護電路包含有一MOS觸發的TVS，其具有可調整低快速回復電壓，其中MOS-SCR是不需要負電阻即可操作，且提供良好的箝制功效。此TVS防護電路更包含有具有NBL之高側二極體，以抑制I/O到I/O的閂鎖效應(latch-up)，因此元件的運作是更加改善的。然而，MOS-SCR觸發元件具有複雜的結構，因此元件需要更大的晶粒面積。這些元件的型態也需要IC式的製造過程，其需要許多光罩步驟(大約2x-3x)，相較於DMOS型態的步驟，因此產生較高的製造成本。

因此，在電路設計與元件製造領域存在著對提供一種新穎且改良的電路結構與製造方法來解決上述困難的需求。特別是對於提供一種嶄新且改良的TVS電路，以在更進一步減少電壓至3伏特至5伏特間時提供良好電壓箝制功用、佔據較小面積與限制或減少快速回復電壓的改變，以供元件在較低電壓層級下操作的防護。

因此本發明之一目的是提供一改良式TVS元件結構，以在更進一步減少電壓時具有一改良的箝制，因此可以提供給元件操作於低於5伏特電壓時TVS防護，因此上述所討論的限制與困難點將可以被解決。

本發明之另一目的是提供具有可調整低觸發電壓低於5伏特與具有低漏電流之TVS防護迴路，其係利用位能障式TVS結構來實現，由於簡化的結構，因此元件面積與尺寸可以進一步減少。

本發明之另一目的是提供具有可調整低觸發電位低於5伏特之TVS防護迴路，其係利用具有位能障式TVS結構之TVS防護迴路來實現，因此提供簡化的結構，而TVS元件可以利用簡單的DMOS型態製程來製作，無需要昂貴且複雜的IC製程。

簡而言之，在本發明的具體實施例中揭示一種暫態電壓抑制器(TVS)結構，以供抑制一暫態電壓。此暫態電壓抑制器(TVS)結構是位於一半導體基底上並且包含有一雙極電晶體與一側向JFET，其係在無偏壓下夾止(pinch off)以提供低電壓觸發器。在另一具體實施例中，TVS包含有一側向JFET位能障通道設置於半導體區域內，以啟動一鄰接雙極電晶體，以箝制一暫態電壓。在另一具體實施例中，位能障通道啟動，以在一大於位能障電壓的電壓下時傳導電流經過側向通道，位能障通道可以在0~5伏特間啟動並且隨後啟動該雙極電晶體，以達到在高電流時的低箝制電壓。JFET通道的觸發器電壓與雙極電晶體(BV_CEO )的開放式基底崩潰電壓是可以選擇的，因此元件由在低電流下傳導電流通過JFET通道轉變至在高電流下傳導通過NPN電晶體，而沒有任何瞬間回覆出現在I-V特性圖示中。在另一具體實施例中，位能障通道在半導體基底內組成一JFET的側向通道。在另一具體實施例中，位能障通道是埋入半導體內並且利用一埋入式本體摻雜區域與一表面本體摻雜區域所形成，位能障通道與表面本體摻雜區域兩者所摻雜的離子型態是相反的，相較於半導體基底的摻雜區用途是作為JFET的閘 極。在另一具體實施例中，位能障通道是緊鄰於雙極電晶體，其中位能障通道的本體區域更作為雙極電晶體的基極區域。在另一具體實施例中，位能障通道包含有一埋入式本體摻雜區域與一鄰近雙極電晶體的表面本體摻雜區域，此埋入式本體區域是浮置的，當表面層是短化(short)至陰極端並且也作為側向二極體，以在負電壓暫態時時反轉傳導。在另一具體實施例中，雙極電晶體是一直立式電晶體，同時浮置埋入本體區域也作為直立式電晶體的基極區域，以減少瞬間回復。在另一具體實施例中，半導體區域包含有一低摻雜磊晶區域，其係形成於一重摻雜基底上並且利用一摻雜型態與磊晶摻雜型態相反的摻雜方式形成一埋入層，來作為一位能障。在另一具體實施例中，半導體區域包含有一低摻雜磊晶層，其係形成於一重摻雜基底上並且利用一摻雜型態與磊晶摻雜型態相反的摻雜方式形成一埋入層來形成一位能障，此外，表面層也是相反的摻雜型態。

本發明也揭示一種利用一種位於半導體基底上的暫態電壓抑制器(TVS)來抑制一暫態電壓的方法。這個方法包含有於半導體基底內設置一位能障的步驟，以啟動一鄰接雙極電晶體，來箝制並且抑制一暫態電壓。在另一具體實施例中，此應用位能障通道的步驟更包含有一啟動通道的步驟，以藉由施加大於能障電壓之電壓來啟動通道進行電流傳導並且隨後啟動直立式電晶體，以在高電流時箝制暫態。在另一具體實施例中，在半導體基底中形成一位能障通道的步驟更包含有於該半導體基底內形成一側向通道。在另一具體實施例中，在該半導體基底內設置一位能障通道的步驟更包含有形成一埋入式本體摻雜區域與一表面本體摻雜區域的步驟，以在半導體基底內之埋入式與表面本體摻雜區域間形成一側向通道。在另一具體實施例中，在半導體基底中設置位能障通道的步驟更包含有形成一埋入式本體摻雜區域與一鄰接該雙極電晶體之表面本體摻雜區域的步驟，以更作為雙極電晶體的基極區域。在另一具體實施例中，在半導體基底內設置一位能障通道的步驟更包含有形成一 表面本體摻雜區域與一鄰近直立式電晶體之埋入式本體摻雜區域的步驟，以作為該雙極電晶體的基極區域。在另一具體實施例中，這方法更包含有形成一稽納P-N接面二極體的步驟，其係藉由形成接面於雙極電晶體之源極/集極區域的表面本體區域。在另一具體實施例中，這個方法更包含有在N型基底上形成具有一設置於基底之底表面的陰極與一設置於基底之頂表面的陽極的TVS迴路的步驟。在另一具體實施例中，設置位能障通道的步驟更包含有形成一埋入式本體摻雜區域與一表面本體摻雜區域的步驟，以形成一介於埋入式與表面本體摻雜區域間的側向通道，並且藉由調整能障通道之寬度與長度，調整能障通道之能障位能。在另一具體實施例中，這個方法更包含有利用設置一鄰近位能障通道之源極/集極區域來形成直立式電晶體的方法，其具有一埋入式本體摻雜區域來作為直立式電晶體的基極區域，並且一表面本體區域其係利用一分離式表面植入短化至基底(陰極)，以及一金屬接觸於表面本體植入區域。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

為了更佳瞭解本發明，以下第3A至3B圖的描述係提供作為TVS的技術背景相關先前資料，其係先前提交揭露的並且讓渡於本申請案的一般受讓人。

第3A圖係呈現出本發明先前技術的具體實施例之TVS的電路圖，其實施一觸發電路180，以提供訊號觸發一主要箝制電路迴路190。觸發電路180包含有四個具有本體效應之堆積式PMOS電晶體181-1至181-4，其中每一PMOS電晶體提供選擇，以使它的本體區域聯合至它的源極或者至Vcc，以形成依據於源極與本體間的反轉偏壓，這將增加閘極臨界電壓。藉由調整PMOS電晶體的數量與PMOS電晶體的本體連接至源極或Vcc的選擇，觸發電壓可以被調整。在一般操作電 壓下，堆疊PMOS181-1至181-4是關閉的，因為Vcc是不夠高至足以啟動堆疊式PMOS電晶體並且因此沒有電流通過電阻器182。NMOS186的閘極電壓是低的且低於它的臨界電壓，並且NMOS186是關閉的，因為沒有電流通過電阻器182，其係連接穿過NMOS186的閘極與源極。CMOS電晶體，例如PMOS184與NMOS185，具有低輸出電壓，因為在CMOS閘極之Vcc啟動NMOS185，但是關閉PMOS184，並且CMOS的輸出是穿過NMOS185連接至接地端。這低電壓輸出關閉觸發NMOS電晶體191，因此關閉主要箝制電路。

一旦電壓暫態事件發生時，增加於堆疊式PMOS181-1至181-4的電壓超過閘極臨界電壓的總和，而起動所有的堆疊式PMOS電晶體，而引起一個電流通過電阻器182。當這個暫態電壓夠高且高過於觸發電壓，其係相當於所有堆疊式PMOS的臨界值加上NMOS186臨界值的總合，通過堆疊式PMOS與電阻器182之電流將會增加直到通過電晶體186之閘極電壓達到它的臨界值，因此開啟電晶體186。一旦電晶體186開始傳導，電流通過電阻器183與NMOS186至接地端。接地電壓因此施加於CMOS閘極、關閉NMOS185並且啟動PMOS184，CMOS的輸出電壓是上拉至Vcc，因此觸發主要箝制電路190。請參閱第3B圖，其顯示觸發電流180之輸出電壓與輸入電壓Vcc的關係圖。在第3B圖中，曲線287對應於三個具有本體效應之PMOS觸發電路輸出，而線288對應於四個具有本體效應之PMOS的觸發電路輸出。觸發電壓由3伏特改變至5伏特，當堆疊式PMOS電晶體的數目由三個增加至四個。在觸發電壓下，觸發電路180的輸出是零伏特，然當輸出電壓Vcc超過預設觸發電壓時，呈現線性增加。在一般的電壓工作範圍，觸發電路180的漏電流也將降低。第3C圖顯示觸發電路180之漏電流與輸入電壓Vcc的關係圖。在一般工作電壓3.3伏特下，漏電流僅是奈米安培的10倍，相較於觸發在小電壓下且具有微米安培漏電流的稽納二極體，達到一到二次方的量級改變。

隨著觸發器NMOS191啟動，電流通過電阻器193與MNOS191，並且因為電流增加，因此電壓落下通過PNP接面雙極電晶體(JBT)的射極基底接面。當電阻器193下落的電壓到達0.6V時，PNP電晶體194的基底-射極接面是正向偏壓並且PNP電晶體194啟動。現在PNP電晶體的集極電流通過連接於NPN電晶體192之射極與基底間的電阻器195。當這個電阻器195內電位下落的電壓達到0.6V時，NPN電晶體192的射極開始傳導並且一SCR模組的操作開始初始化。在一高電壓浪湧(surge)是結合至CMOS輸出端穿過觸發器NMOS191之閘極汲極電容的範例中，可選擇設置一連接於CMOS輸出與接地端之防護二極體187。

因此，主要箝制電路190是一個MOS觸發SCR，其包含有一觸發器NMOS191，其與電阻器193串接與一PNP雙極電晶體194並連。觸發NMOS191的臨界電壓是小於或等於PNP雙極電晶體194的BVceo，其中BVceo作為集電極，以在基極左側開啟時發射崩潰電壓。

然而，如同先前所指出，這個先前技術需要數個NMOS與PMOS電晶體來實現觸發器電路與MOS閘極式SCR。這需要使用標準CMOS製程來組構並且需要大的晶粒來佈局電路中的電晶體與電阻器。此外，觸發器電路具有許多階段，其將可能影響TVS電路的全部響應時間。這說明了對可實現低電壓觸發器與箝制之較簡單元件結構與簡單製程的需求。

請參閱第4A至4B圖，其係本發明之TVS元件200的剖視圖與其相對應的等效電路元件圖。第4C圖係一I-V圖，其顯示TVS元件的電流傳導與電壓的變化。TVS元件200是形成於一N+基底205，其上具有一N-磊晶層210，一陰極端215設置於底端，一陽極端220設置於基底表面上，其係與N+源極/汲極區域230接觸。TVS元件結構200也包含有一表面P本體區域235，其係利用一表面N+摻雜區245連接至陰極端，與一金屬300，以聯繫表面P本體區域235至N+區域。這 聯繫表面P本體區域235至陰極電位並且也形成一由陽極端至陰極端的二極體。這二極體在當有一負電壓暫態施加於陽極端時啟動並且提供電流路徑。然而，對正向暫態電壓，這個二極體無法達到它的雪崩崩潰電壓，因此JFET通道的位能障是低於二極體崩潰電壓。TVS元件也包含有一埋入P區域225，其係設置於磊晶層210的較大深處並且左側浮置，以在N型磊晶層內介於埋入P區域225與表面P本體區域235間形成一JFER通道。同時P本體層235與225作為JFET的閘極，耗盡中間的N通道區域，藉此產生一位能障，以將來自於N+源極230的電流流向N-磊晶層210與N+基底205，其扮演JFET的汲極。阻障電壓依賴於N-磊晶區域、表面P本體與埋入P本體區域的摻雜能階並且也依賴於通道的寬度與長度。這些參數可以用以改變阻障電壓至預設值，其可以低於5伏特。在第4A圖中，埋入式P本體區域225也作為直立式NPN電晶體的基底，其包含有N+源極區域230(集極)、埋入式P本體層225(基底)與N-磊晶層210，以及N+基底205(射極)。事實上埋入式P本體層225是浮置的，以幫助減少直立式NPN在啟動時瞬態回復。第4B圖顯示兩部(arm)並連之對應電路。在一部，由於表面本體區域235是短至N-磊晶層210，因此由源極/集極區域203所形成之二極體228與表面本體區域是與JFET的源極與汲極並連。串聯的電阻器229是由N-磊晶區域250提供。在另一部，由N+230、埋入本體區域225與N-磊晶210以及N+基底205所形成的NPN是連接於陽極與陰極間。

在一般操作下，TVS的陽極電壓是小於阻障層電壓，在這範例下沒有路徑供電流傳導通過TVS元件。當陽極端210的電壓是大於在阻障層區域240的電壓時，側向JFET開始傳導電流通過通道。越過JFET通道後，電流變成垂直且延伸過N-磊晶區域。圍繞P本體區域的電流流向產生一電壓落下，其位於觸發電流上的電流變成埋入式P本體-N-磊晶接面的正向偏壓並且啟動直立式NPN電晶體。這提供另一種低電 阻電流路徑，藉此在電流高於觸發電流時達到好的箝制。電流狀態的兩個不同型態在第4C圖所示之TVS元件結構之IV特性圖表中可以清楚觀察到。第一型態在圖示中記標為”JFET傳導區域”由JFET通道的阻障層位能至直立式NPN電晶體的開放式基底集極-射極崩潰電壓(BV_CEO )。這個電流狀態型態是更有抵抗力的並且因此具有較高輸出電阻。第二狀態型態是標記為NPN狀態區域並且開始於直立式NPN電晶體的開放式基底集極-射極崩潰電壓(BV_CEO )。這是另一個可供選擇的電流低電阻路徑並且遠小於輸出電阻。

當陽極電壓相較於陰極端變成負的時，由於負的暫態電壓，形成於表面P本體區域235與N+源極/集極區域230間的側向二極體啟動並且箝制暫態電壓。

這個元件可以應用簡單的4個光罩步驟來製造，而無須複雜且昂貴的IC式製作過程。第5A-5F圖顯示製作低電壓TVS結構的製程步驟。首先是形成一N-磊晶層210於N+基底205上，相似於在第5A圖所示之DMOS元件的起始元件。在第5B圖，使用一光罩藉由一高能量P型植入形成一埋入式P本體225，植入劑量是5E12至5E13間，而能量是700KeV至1000KeV，隨後在1150℃下進行一回火步驟30分鐘。這相同的光罩可以用來形成表面P本體235，其係利用一分離式淺P植入所形成，而劑量為2E13至6E13，能量為50KeV至150KeV。在第5D圖中，使用第二光罩藉由植入N型離子在1E14在50KeV下定義出N+源極/集極區域230。表面P本體植入與源極/集極植入可以在950℃進行活化步驟，約30分鐘以活化。一BPSG層隨後沈積並且利用一第三光罩是形成接觸開口，如第5E圖所示。第5F圖，一最後的光罩是用於沈積金屬層後進行圖案化金屬層，以形成電極。沈積背向金屬，以形成直立式TVS元件。

唯以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍。故即凡依本發明申請範圍所述之特徵及精神所為之均等 變化或修飾，均應包括於本發明之申請專利範圍內。

10‧‧‧雙通道式TVS陣列

15‧‧‧二極體

20‧‧‧二極體

30‧‧‧二極體

50TVS‧‧‧電路

55NPN‧‧‧雙極電晶體

60‧‧‧稽納二極體

180‧‧‧觸發電路

182‧‧‧電阻器

184‧‧‧PMOS

185‧‧‧NMOS

186‧‧‧NMOS

190‧‧‧箝制電路迴路

191‧‧‧NMOS電晶體

193‧‧‧電阻器

194‧‧‧PNP電晶體

195‧‧‧電阻器

200‧‧‧TVS元件

205‧‧‧N+基底

210‧‧‧N-磊晶層

215‧‧‧陰極端

220‧‧‧陽極端

230‧‧‧N+源極/汲極區域

235‧‧‧表面P本體區域

240‧‧‧阻障層區域

245‧‧‧表面N+摻雜區

300‧‧‧金屬

第1A圖係習知TVS元件的電路圖並且第1B圖是I-V圖，例如一電流與電壓的關係圖，以描述TVS元件的反轉特性。

第2A圖係用以呈現另一種習知TVS元件的電路圖與第2B圖係一I-V圖，其係用以描述當傳導經過NPN雙極電晶體的電流被觸發時，在時間上具有呈現出一突然間瞬態回復電壓下落電壓的電壓。

第3A圖是一電路圖，其係用以描繪先前技術之MOS觸發式TVS在低於5伏特電壓下進行觸發與元件防護。

第3B圖係顯示具有三或四個堆疊PMOS電晶體之觸發迴路之輸入電壓與輸出電壓間的變化圖示。

第4A與第4B圖係各為本發明之TVS元件結構的側面剖視圖與等效電路圖。

第4C圖為在抑制一暫態電壓時第4A圖之TVS結構的量測I-V狀態圖。

第5A-5F顯示使用依據本發明使用簡單地4個光罩製程步驟來製作一低電壓TVS結構的示意圖。

200TVS‧‧‧元件

205‧‧‧N+基底

210‧‧‧N-磊晶層

215‧‧‧陰極端

220‧‧‧陽極端

230‧‧‧N+源極/汲極區域

235‧‧‧表面P本體區域

240‧‧‧阻障層區域

245‧‧‧表面N+摻雜區

300‧‧‧金屬

Claims (25)

1. 一種低壓暫態電壓抑制器(TVS)，其係位於一第一導電型態之半導體基底上，此半導體基底具有一頂面與一底面，此低壓暫態電壓抑制器包含有：一第一導電型態之表面源極/集極區域，其係位於該半導體基底的第一頂面區域上；一第二導電型態之表面本體摻雜區域，其係位於該半導體基底之一第二頂面區域，該第二導電型態與該第一導電型態相反；一第二導電型態之埋入式本體摻雜區域，其係位於該表面本體摻雜區域下方，以形成一側向接合場效應電晶體(JFET)，作為位能障；其中該表面源極/集極區域、該埋入式本體區域與該基底表面構成一直立式雙極電晶體，以傳導一暫態電流通過該表面源極/集極區域與該基底，以箝制一介於該表面源極/集極區域與該基底間的電壓。
2. 如申請專利範圍第1項所述之低壓暫態電壓抑制器，其中：該基底更包含有一輕摻雜磊晶層，其係覆蓋於一位於該底面上之重摻雜磊晶層，其中該表面源極/集極區域是較該磊晶層重摻雜。
3. 如申請專利範圍第2項所述之低壓暫態電壓抑制器，其中：該表面本體區域更包含有一接觸摻雜區域，其係摻雜有該第二導電型態摻雜，其摻雜濃度大於該表面本體區域，以經過一位於頂表面之電極來電性連接該表面本體區域至該磊晶層。
4. 如申請專利範圍第3項所述之低壓暫態電壓抑制器，其中：該表面源極/汲極區域與該表面本體區域臨界，以形成一稽納二極體。
5. 如申請專利範圍第4項所述之低壓暫態電壓抑制器，其中：當一正向瞬變電壓施加於該低壓暫態電壓抑制器時，該稽納二極體傳導一暫態電流。
6. 如申請專利範圍第3項所述之低壓暫態電壓抑制器，其中：該埋入式本體摻雜區域側向延伸於該表面源極/集極區域下方。
7. 如申請專利範圍第6項所述之低壓暫態電壓抑制器，其中：該表面源極/集極區域延伸至一深度，其深於該表面本體區域的一底面。
8. 如申請專利範圍第7項所述之低壓暫態電壓抑制器，其中：該能障通道具有一能障電位，其係取決於設於該埋入式本體摻雜區域與該表面本體摻摻雜區域間的該能障通道之寬度與長度、該表面本體區域的摻雜能階、該埋入式本體區域與該磊晶層。
9. 如申請專利範圍第8項所述之低壓暫態電壓抑制器，其中：該側向接合場效應電晶體(JFET)能障通道之能障位能是調整為介於0~5伏特間。
10. 如申請專利範圍第2項所述之低壓暫態電壓抑制器，其中：該第一導電型態是N型態，該第二導電型態是P型態。
11. 如申請專利範圍第10項所述之低壓暫態電壓抑制器，其中：該表面源極/集極區域連接至一陽極電極，該基底的該底面連接至一陰極電極。
12. 如申請專利範圍第11項所述之低壓暫態電壓抑制器，其中：當一暫態電流施加於該陽極且超過該JFET能障通道之能障位能時，該TVS在一觸發電流下時會以JFET模組傳導，在該觸發電流發生前會以直立式雙極模組型式傳導。
13. 一種暫態電壓抑制器(TVS)電路，其係位於一半導體基底上，該暫態電壓抑制器(TVS)電路包含有：一位於一第一半導體表面上的陽極與一位於一第二半導體表面上的陰極；一與一電阻器串聯之JFET，其係與一介於該陽極與該陰極間的雙極電晶體並聯，其中該JFET的一閘極連接至該雙極電晶體的一 基極。
14. 如申請專利範圍第13項所述之暫態電壓抑制器(TVS)電路，其中：該雙極電晶體之基極與該JFET之閘極是浮置的。
15. 如申請專利範圍第13項所述之暫態電壓抑制器(TVS)電路，其更包含有：一稽納二極體，其係與該JFET並聯。
16. 一種暫態電壓抑制器(TVS)電路，其係位於一半導體基底上，該暫態電壓抑制器(TVS)電路包含有：一側向JFET，其提供一設置於該半導體基底上的位能障通道，以啟動一直立式電晶體，該直立式電晶體係設置於該半導體基底上且鄰接該側向JFET，以箝制一暫態電壓。
17. 如申請專利範圍第16項所述之暫態電壓抑制器(TVS)電路，其中：當一陽極電壓超過該阻障電壓時，該側向JFET通道傳導電流並且在高電流時轉移電流傳導通過該直立式電晶體。
18. 如申請專利範圍第16項所述之暫態電壓抑制器(TVS)，其中：該位能阻障通道在該半導體基底內架構一側向通道，以傳導一電流通過鄰近該直立式電晶體之一基極的區域，以啟動該直立式電晶體。
19. 如申請專利範圍第16項所述之暫態電壓抑制器(TVS)，其中：該位能阻障通道包含有一埋入式摻雜區域與一表面摻雜區域，其架構一介於該埋入式與該表面摻雜區域間的側向通道於該半導體基底內。
20. 如申請專利範圍第16項所述之暫態電壓抑制器(TVS)，其中：該位能阻障通道包含有一埋入式摻雜區域與一鄰近該直立式電晶體的表面摻雜區域，以更作為該直立式電晶體的一基極區域。
21. 如申請專利範圍第16項所述之暫態電壓抑制器(TVS)，其中：該位能阻障通道包含有一用以形成一稽納二極體的表面摻雜區域，與位於該半導體基底上之該電晶體的一源極/射極區域。
22. 一種於一半導體基底上形成一暫態電壓抑制器(TVS)電路的方法，其包含有：提供一基底；利用一高能量離子植入形成一埋入式本體區域；利用一淺離子植入形成一表面本體區域；形成一源極/射極區域；形成一介電層，其係覆蓋該表面本體區域與位於該基底頂面的源極/射極區域；形成一穿過該介電層的接觸開口；於該接觸開口內沉積一金屬層，以形成接點；以及圖案化該金屬層。
23. 如申請專利範圍第22項所述之方法，其中該形成埋入式本體區域與該表面本體區域的步驟是利用一相同的光罩。
24. 如申請專利範圍第22項所述之方法，其中：該形成表面本體區域的步驟更包含有於該埋入式本體區域與該表面本體區域間形成一位能阻障通道的步驟。
25. 如申請專利範圍第22項所述之方法，其中：該形成源極/射極區域的步驟更包含有一形成該源極/射極區域鄰接該表面本體區域的步驟，以形成一稽納二極體。