JP3479012B2 - 静電保護回路及び半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、静電気による破
壊を防止するために用いられる静電保護回路及び半導体
装置に関するものである。

【０００２】

【従来の技術】一般に、半導体装置は、静電気による破
壊を受け易く、このために外部に接続される入出力パッ
ドと内部回路との間に、様々な保護素子や、これらの保
護素子を含む保護回路が組み込まれている。特にMOS素
子のゲート絶縁膜は静電気による破壊を受け易いため、
MOS回路において、入出力パッドの静電気放電によって
半導体装置の動作電圧を超える過剰な電荷が生じた場合
には、内部CMOS回路のゲート絶縁膜破壊電圧に達する前
に速やかに過剰な電荷をグランドへ排出する必要があ
る。CMOS回路の入出力パッドにマイナスの静電気放電が
印加された場合は、n+pダイオードの順方向特性によ
り、簡単に静電気を逃すことができるが、プラスの静電
気放電が印加された場合はn+pダイオードでは保護が難
しいため、従来、有効な静電保護素子として、寄生バイ
ポーラトランジスタや寄生サイリスタが利用されてい
る。

【０００３】寄生バイポーラトランジスタを利用した従
来の静電保護回路は図１２（ａ）に示すようなゲート電
極Ｇをグランドに落とした構造によって実現され、寄生
サイリスタを利用した従来の静電保護回路は図１３
（ａ）に示すような横方向サイリスタ２によって実現さ
れる。なお、これらの保護回路は内部CMOS回路のnMOSFE
Tの製造工程が利用可能なため汎用性が高い。

【０００４】図１２（ａ）に示すＭＯＳ電界効果型トラ
ンジスタを備える従来の静電保護回路は、npn型寄生バ
イポーラトランジスタ１１のベース電極Ｂにｐ型半導体
基板１２の基板抵抗Ｒsubを接続した回路に等価され
る。その等価回路の回路図を図１４（ａ）に、その電流
電圧特性を図１２（ｂ）に示す。この寄生バイポーラト
ランジスタ利用型の静電保護回路の静電保護原理を以下
に開示する。

【０００５】入出力パッドに静電気放電による過剰なマ
イナスの電圧が印加された場合は、電極Ｄ側のn+層とｐ
型半導体基板１２とよりなるn+p接合の順方向特性によ
り静電気をグランドに排出する。すなわち、図１２
（ｂ）に示すようにオフセット電圧Vosを超えることに
より順方向電流Ifを流し静電気をグランドに排出するも
のである。

【０００６】入出力パッドに静電気放電による過剰なプ
ラスの電圧が印加された場合は、逆方向電圧に対するス
ナップバック特性により静電気をグランドに排出する。
すなわち、図１２（ｂ）に示すように印加電圧が上昇す
るにつれて前記n+p接合の逆方向電流Irが徐々に増大
し、基板抵抗Ｒsubに逆方向電流Irが流れ込み、電圧降
下によってベース電極Ｂの電位は上昇する（１５）。np
n型寄生バイポーラトランジスタ１１のn+p接合がおよそ
降伏する付近で第一のトリガ電位（Vt1,It1）に達する
と、ベース電極Ｂの電位の上昇によりnpn型寄生バイポ
ーラトランジスタ１１はターンオンし、電極Ｄから電極
Ｓに大電流を流して静電気をグランドに排出する（１
６）ものである。なお、さらに印加電圧が上昇する場合
には電流も増大するものの（１７）、npn型寄生バイポ
ーラトランジスタ１１は再び降伏し（Vt２,It２）、電
圧の下降と電流の増大を辿り（１８）、素子は高熱のた
めに不可逆的な変化を受けて破壊に至る（１９）。

【０００７】図１３（ａ）に示す横方向サイリスタ２
は、横方向のpnp型寄生バイポーラトランジスタと縦方
向のnpn型寄生バイポーラトランジスタ２１とn-well領
域の抵抗Ｒnwとp型半導体基板２２の基板抵抗Ｒsubとを
接続した回路に等価される。その等価回路の回路図を図
１４（b）に、その電流電圧特性を図１３（ｂ）に示
す。この寄生サイリスタ利用型の静電保護回路の静電保
護原理は、概ね、上述の寄生バイポーラトランジスタ利
用型の静電保護回路の静電保護原理と同じである。

【０００８】入出力パッドに静電気放電による過剰なマ
イナスの電圧が印加された場合は、電極Ｃ側のn+層とｐ
型半導体基板２２とよりなるn+p接合の順方向特性によ
り静電気をグランドに排出する。すなわち、図１３
（ｂ）に示すようにオフセット電圧Vosを超えることに
より順方向電流を流し静電気をグランドに排出するもの
である。

【０００９】入出力パッドに静電気放電による過剰なプ
ラスの電圧が印加された場合は、逆方向電圧に対するス
ナップバック特性により静電気をグランドに排出する。
すなわち、図１３（ｂ）に示すように印加電圧が上昇す
るにつれて前記n+p接合の逆方向電流が徐々に増大し、
基板抵抗Ｒsubに逆方向電流が流れ込み、電圧降下によ
ってベース電極Ｂの電位は上昇する（１５’）。縦方向
のnpn型寄生バイポーラトランジスタ２１のn+p接合がお
よそ降伏する付近で第一のトリガ電位（Vt1,It1）に達
すると、ベース電極Ｂの電位の上昇により縦方向のnpn
型寄生バイポーラトランジスタ２１がターンオンすると
ともに、縦方向と横方向の２つのトランジスタの正帰還
作用により横方向サイリスタ２がターンオンし、電極Ａ
から電極Ｋに大電流を流して静電気をグランドに排出す
る（１６’）ものである。なお、さらに印加電圧が上昇
する場合には電流も増大するものの（１７’）、縦方向
のnpn型寄生バイポーラトランジスタ２１は再び降伏し
（Vt２,It２）、電圧の下降と電流の増大を辿り（１
８’）、素子は高熱のために不可逆的な変化を受けて破
壊に至る（１９’）。

【００１０】

【発明が解決しようとする課題】ところで、最近の技術
の進歩は、半導体装置の微細化のため、デバイスの小型
化をますます躍進させる反面、低い電圧で破壊する軟弱
なデバイスを生み出した。 近時、超微細化したCMOS装
置にあっては、MOS素子のゲート絶縁膜が４ｎｍ程度ま
でに薄膜化し、ゲート絶縁膜破壊電圧が７ボルト程度ま
で低電圧化するに至った。今後、半導体装置の微細化、
デバイスの小型化は進められることに疑いはない。した
がって、小型化したデバイスに従来の静電保護回路を使
用した場合には、静電保護回路が動作（トリガ）する前
にデバイスが静電気により破壊するという事故が起こり
得る。これに対処するため、小型化したデバイスの低い
破壊電圧に応じた動作電圧（トリガ電圧）の低い静電保
護素子乃至静電保護回路を開発生産しなければならな
い。しかし、その開発生産に成功したとしても、さらに
デバイスは小型化し、同様なことが将来、幾度も繰り返
されるだろう。

【００１１】 本発明は、以上の諸問題に有効に対処し
得る静電保護回路及び半導体装置を提供することを目的
とする。すなわち、第一に、静電保護素子のトリガ電圧
の低電圧化を効率良く図ること、具体的には内部回路の
動作電圧を下回らない範囲であるが、内部回路の破壊電
圧以下の低電圧で動作する静電保護回路及び半導体装置
を提供することを目的とする。第二に、既存の静電保護
素子製造方法又はその方法によって製造される静電保護
素子に変更を加えずそのままそれらを用いることができ
る経済的な静電保護回路及び半導体装置を提供すること
を目的とする。第三に、印加電圧の上昇により自らが破
損しない静電保護回路及び半導体装置を提供することを
目的とする。

【００１２】

【課題を解決するための手段】

【００１３】 前記課題を解決する本出願の請求項１に
係る発明の静電保護回路は、半導体基板にソース
（Ｓ）、ドレイン（Ｄ）が形成されたＭＩＳ電界効果型
トランジスタと、前記半導体基板上にゲート絶縁膜を介
してゲート電極を設け、このゲート電極の周辺部の前記
半導体基板に素子分離層を形成すると共に、前記ゲート
電極に前記ドレイン（Ｄ）と前記半導体基板で形成され
たダイオードを並列接続してなる容量素子と、前記容量
素子の素子分離層の外側位置に形成される前記半導体基
板へのコンタクト層とを備え、一端が前記ソース（Ｓ）
と共にグランドに配線接続された抵抗素子が他端におい
て、前記コンタクト層及び前記ＭＩＳ電界効果型トラン
ジスタのゲート電極に配線接続されてなることを特徴と
する。したがって本出願の請求項１に係る発明の静電保
護回路によれば、静電気放電によって生じた電荷が前記
半導体基板上にゲート絶縁膜を介してゲート電極を設
け、このゲート電極の周辺部の前記半導体基板に素子分
離層を形成すると共に、前記ゲート電極に前記ドレイン
（Ｄ）と前記半導体基板で形成されたダイオードを並列
接続してなる容量素子のゲート電極に印加され、トンネ
ル電流としてその絶縁膜を通過し半導体基板中に流れ込
む。さらに、半導体基板中に流れ込んだ電荷を前記コン
タクト層によって回収し、回収した電荷を前記抵抗素子
へと流し、かつ、前記抵抗素子の電圧降下により前記ゲ
ート電極に電圧を印加することができる。したがって、
静電気放電による電圧の上昇に伴い、ＭＩＳ電界効果型
トランジスタのゲート電極の電位が上昇し、ＭＩＳ電界
効果型トランジスタのしきい値電圧以上の電圧がゲート
電極に印加されたときにドレイン電流が寄生バイポーラ
トランジスタのベース領域に流れ込み、寄生バイポーラ
トランジスタを低電圧で動作させることができるという
利点がある。寄生バイポーラトランジスタを低電圧で動
作させることができる結果として、静電保護回路の動作
電圧の低電圧化が図られ、耐圧の低い内部回路を有効に
静電気から保護することができるという利点がある。ま
た、本出願の請求項１に係る発明の静電保護回路によれ
ば、トンネル電流を配線で導出するので、寄生バイポー
ラトランジスタと前記容量素子とが近接していなくても
良いという利点がある。前記課題を解決する本出願の請
求項２に係る発明の静電保護回路は、本出願の請求項１
の静電保護回路において、前記抵抗素子の電圧降下によ
って前記ＭＩＳ電界効果型トランジスタのゲート電極に
印加される電圧を前記ＭＩＳ電界効果型トランジスタの
ゲート絶縁膜の耐圧以下に保持するクランプ素子を備え
ることを特徴とする。したがって本出願の請求項２に係
る発明の静電保護回路によれば、抵抗素子の電圧降下に
よってゲート電極に印加される電圧をゲート絶縁膜の耐
圧以下に保持するクランプ素子を備えるので、過大な静
電気により過大なトンネル電流が生じても、ゲート絶縁
膜を絶縁破壊から有効に保護できるという利点がある。
前記課題を解決する本出願の請求項３に係る発明の半導
体装置は、請求項１または２に記載の静電保護回路を組
み込んでなることを特徴とする。したがって本出願の請
求項３に係る発明の半導体装置は、請求項１または２に
記載の静電保護回路により内部回路が保護されるので、
静電気に強いという利点がある。本出願の発明に関連す
る容量素子は、半導体基板上にゲート絶縁膜を介してゲ
ート電極を設け、このゲート電極の周辺部の前記半導体
基板に素子分離層を形成すると共に前記ゲート電極にダ
イオードを並列接続してなることを特徴とする。

【００１４】 したがって本出願の発明に関連する容量
素子によれば、前記半導体基板に素子分離層を形成する
と共にゲート電極にダイオードが並列接続されているの
で、ゲート電極に印加させることができる電圧の上昇が
接続されたダイオードの降伏電圧を境にそのダイオード
の特性に応じて制限されるとともに、そのダイオードが
降伏した後はダイオードの逆方向電流とトンネル電流と
が加算し半導体基板に流れるという利点があり、ゲート
絶縁膜が破壊する前にゲート絶縁膜に加わる電圧Ｖｏｘ
の上昇が抑止されるので、ゲート絶縁膜の破壊を阻止す
ることができるという利点がある。その原理を図１
（ａ）（ｂ）を参照して説明する。素子分離層としての
トレンチが設けられているので半導体基板表面の反転層
４１に集まる少数キャリアが不足し、これを補うために
空乏層４２を伸ばす必要が生じる。ゆえに、空乏層を伸
ばすために、ゲート電極に加わる電圧はある値からそれ
以上増加してもその電圧の増加分は半導体基板に加わる
電圧Ｖｓ１からＶｓ２への上昇分に当てられ、ゲート絶
縁膜に加わる電圧Ｖｏｘの上昇には使われないというこ
とになるからである。このとき、ゲート絶縁膜に印加さ
れる電圧Ｖｏｘが飽和し、電圧Ｖｏｘに依存するゲート
絶縁膜を通過するトンネル電流も飽和する。反転層４１
に集まる少数キャリアが不足する傾向を強めるには、素
子分離層としてのトレンチにはＳｉＯ２等の絶縁物を充
填することが好ましい。トレンチの替わりに半導体基板
と反対極性の半導体領域を設けても良い。

【００１５】 本出願の発明に関連する容量素子は、半
導体基板上にゲート絶縁膜を介してゲート電極を設け、
このゲート電極の周辺部の前記半導体基板に素子分離層
を形成すると共に前記半導体基板中に低抵抗層を形成し
てなることを特徴とする。

【００１６】 したがって本出願の発明に関連する容量
素子によれば、そのゲート絶縁膜が破壊する前にゲート
絶縁膜に加わる電圧の上昇が抑止されるので、ゲート絶
縁膜の破壊を阻止することができるという利点と、ゲー
ト絶縁膜を通過したトンネル電流を低抵抗層に沿って誘
導できるので、トンネル電流を一点に集中させたり、一
定の領域に拡散させたりなどの調整が可能となるという
利点がある。

【００１７】 本出願の発明に関連する静電保護素子
は、寄生バイポーラトランジスタと、静電気によって生
じた電荷を前記寄生バイポーラトランジスタのベース領
域にトンネル電流として注入するトリガ素子とを隣接し
て備え、前記トリガ素子が一の印加電圧値からトンネル
電流が生じて飽和電流量に達するゲート電極であり、前
記一の印加電圧値を超える印加電圧値で降伏する整流手
段を前記ゲート電極に並列接続してなることを特徴とす
る。

【００１８】 本出願の発明に関連する静電保護素子
は、寄生バイポーラトランジスタと、静電気によって生
じた電荷を前記寄生バイポーラトランジスタのベース領
域にトンネル電流として注入するトリガ素子とを隣接し
て備え、半導体基板上にゲート絶縁膜を介してゲート電
極を設け、このゲート電極の周辺部の前記半導体基板に
素子分離層を形成してなる前記トリガ素子の前記ゲート
電極にダイオードを並列接続してなることを特徴とす
る。

【００１９】 したがって本出願の発明に関連する静電
保護素子によれば、静電気によって生じた電荷を前記寄
生バイポーラトランジスタのベース電極に注入するトリ
ガ素子を備えるので、トリガ素子により電荷を低電圧時
には絶縁膜により遮断し、高電圧時にはトンネル効果に
より通過させ寄生バイポーラトランジスタのベース電極
に流すことができるので、静電気放電が起こっていない
通常の状態においては無駄な電流をグランドに流さず、
静電気放電が起こっている危険な状態においてのみ静電
気によって生じた過剰な電荷をグランドに流し、トリガ
素子の特性に応じた寄生バイポーラトランジスタの動作
電圧（トリガ電圧）の低下が得られるという利点があ
る。しかもゲート電極にトンネル電流が生じる一の印加
電圧値を超える印加電圧値で降伏する整流手段、例えば
ダイオードが並列接続されているので、ゲート電極に印
加させることができる電圧の上昇が整流手段、例えばダ
イオードの降伏電圧を境にそのダイオードの特性に応じ
て制限されるとともに、そのダイオードが降伏した後は
ダイオードの逆方向電流とトンネル電流とが加算し半導
体基板に流れるという利点があり、ゲート絶縁膜が破壊
する前にゲート絶縁膜に加わる電圧Ｖｏｘの上昇が抑止
されるので、ゲート絶縁膜の破壊を阻止することができ
るという利点がある。

【００２０】 本出願の発明に関連する静電保護素子
は、寄生バイポーラトランジスタと、静電気によって生
じた電荷を前記寄生バイポーラトランジスタのベース領
域にトンネル電流として注入するトリガ素子とを隣接し
て備え、前記トリガ素子が半導体基板上にゲート絶縁膜
を介してゲート電極を設け、このゲート電極の周辺部の
前記半導体基板に素子分離層を形成すると共に前記半導
体基板中に低抵抗層を形成してなることを特徴とする。

【００２１】 したがって本出願の発明に関連する静電
保護素子によれば、静電気によって生じた電荷を前記寄
生バイポーラトランジスタのベース電極に注入するトリ
ガ素子が周辺部に素子分離層が形成されたゲート電極に
よって構成され、しかも低抵抗層を形成されているの
で、ゲート電極に印加させることができる電圧の上昇が
低抵抗層の特性に応じて制限され、ゲート絶縁膜が破壊
する前にゲート絶縁膜に加わる電圧Ｖｏｘの上昇が抑止
されるので、ゲート絶縁膜を有してなるトリガ素子の破
壊を阻止することができるという利点がある。

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】 本出願の発明に関連する静電保護回路
は、上記静電保護素子を適用してなり、寄生バイポーラ
トランジスタとトリガ素子とが、それら相互の隣接面積
が増加するように配列されることを特徴とする。

【００２７】 寄生バイポーラトランジスタとトリガ素
子とが近接している方がトリガ電流を確実に寄生バイポ
ーラトランジスタのベース電極に注入しやすい。したが
って本出願の発明に関連する静電保護回路によれば、寄
生バイポーラトランジスタとトリガ素子との隣接面積が
増加するように配列されるので、トリガ電流を確実に寄
生バイポーラトランジスタのベース電極に注入し、無駄
な電流を流さないという利点がある。

【００２８】

【００２９】

【００３０】

【発明の実施の形態】以下に本発明の実施の形態の容量
素子、静電保護素子、静電保護回路及び半導体装置につ
き図面を参照して説明する。

【００３１】第一の実施の形態 本発明の一実施の形態の容量素子（第一の実施の形態）
を示す断面図を図２（ａ）に、その逆方向電圧に対する
電流電圧特性を図２（ｂ）に示す。第一の実施の形態の
容量素子は、図２（ａ）に示すようにp型半導体基板３
４上にシリコン酸化絶縁膜３２、さらにその上にゲート
電極３１を形成したMOS素子を含み、ゲート電極３１の
周辺部を取り囲んでｐ型半導体基板３４にトレンチ３３
を形成し、トレンチ３３にシリコン酸化絶縁物を充填し
た。さらに前記ｐ型半導体基板３４のゲート電極３１に
隣接する位置にn+層を埋設することにより寄生n+pダイ
オードを形成し、このn+電極とゲート電極３１とを導線
で接続したものである。

【００３２】このような構成を採る第一の実施の形態の
容量素子の逆方向電圧に対する電流電圧特性は図２
（ｂ）に示す実線のグラフ３ａにより表現される。印加
電圧が４ボルトになる付近までは絶縁膜とダイオードの
作用により電流をほとんど流さず、４ボルト付近からト
ンネル電流Imにより電流値の上昇を見せる。その後、上
述したトレンチの作用によりトンネル電流Imは飽和する
が、印加電圧が１０ボルトになる付近でダイオードが降
伏し、逆方向電流Irにより電流値は再び上昇を見せる。
すなわち、トンネル電流Imと逆方向電流Irとの加算量Im
＋Irがｐ型半導体基板３４の基板抵抗Rsubに流れる。

【００３３】第一の実施の形態の容量素子によらず、ゲ
ート電極に隣接して設けられた拡散層の電位が固定され
ているときのように、拡散層から電荷がいつでも反転層
に供給できる場合は、図（ｂ）のグラフに示す破線３ｂ
のように電位が上昇し、ダイオードが降伏する前にMOS
素子は絶縁膜破壊を起こす（３ｃ）。実施形態１の容量
素子はこれを素子分離層を設けることによって有効に防
いでいる。しかし、単に素子分離層を設けるのみでは破
線３ｆのように横軸に平行に推移し、電流が飽和したま
ま、ｐ型半導体基板３４に加わる電圧のみが上昇し続
け、高熱のために不可逆的な変化を受けて破壊に至る
（３ｇ）。第一の実施の形態の容量素子はダイオードを
MOS素子と並列接続しているので、そのダイオードの降
伏電圧以上においては破線３ｄに示すダイオードの特性
に応じて電圧の上昇を制限するとともに逆方向電流Iｒ
をｐ型半導体基板３４の基板低抗Ｒsubに流すのであ
る。すなわち、第一の実施の形態の容量素子はMOS素子
とダイオードを並列接続しているので、その電流電圧特
性を示す図２（ｂ）の実線のグラフ３ａは、破線３ｆ及
び破線３ｄを電流方向に加算したものとなり、MOS素子
の絶縁膜破壊３ｃ、MOS素子の半導体基板３４の破壊３
ｇ及びダイオードの破壊３ｅを防止する。

【００３４】第二の実施の形態 次に本発明の他の実施の形態の静電保護素子及び静電保
護回路（第二の実施の形態）につき図３を参照して説明
する。図３（ａ）にその構成図を、図３（ｂ）にその逆
方向電圧に対する電流電圧特性を示した。第二の実施の
形態の静電保護素子及び静電保護回路は、従来の静電保
護素子たるnMOSFET１のｐ型半導体基板５１上に第一の
実施の形態の容量素子３をnMOSFET１の隣接位置に形成
した静電保護素子であり、かかる静電保護素子を入出力
パッド−内部CMOS回路間とグランドに接続した静電保護
回路である。容量素子３の寄生n+pダイオードのn+電極
はnMOSFET１のn+層に形成された電極Ｄと共有とする。
その回路図は図５（ａ）に示した。図中７１はMOS素子
を示す。

【００３５】nMOSFET１のみで構成した従来の静電保護
回路の場合は逆電流Iｒのみにより寄生バイポーラトラ
ンジスタ１１をトリガしていたが、第二の実施の形態の
静電保護回路はトンネル電流Imをトリガ電流に利用して
いるためトリガ電圧Vt1の低電圧化５３が得られる。

【００３６】ここで、第二の実施の形態の静電保護素子
及び静電保護回路を有効な静電破壊保護手段として活用
した実施例を数値を上げて説明する。従来、内部CMOS回
路の通常の動作電圧が3.3Ｖ、ゲート絶縁膜の膜厚が８n
mでその破壊電圧が10Ｖ、寄生バイポーラトランジスタ
１１がターンオンするために必要なベース電位、すなわ
ち、基板抵抗Rsub間の電位差が0.8Ｖであり、静電保護
素子たるnMOSFET１はトリガ電圧Vt1＝９Ｖで寄生バイポ
ーラトランジスタ１１のベース電位を0.8Ｖにできると
いう設定であった場合に、今般、ゲート絶縁膜の膜厚を
４nmに変更したとする。ゲート絶縁膜の膜厚が４nmにな
ったことに伴いゲート絶縁膜破壊電圧が７Ｖに下がり、
従来のnMOSFET１では静電保護回路がトリガする前に今
般のゲート絶縁膜は破壊してしまう。

【００３７】そこで、第二の実施の形態の静電保護素子
及び静電保護回路を作製した。その際、nMOSFET１は内
部CMOS回路に使われるnMOSFETと同一の製造ラインを利
用し、容量素子３も従来の製造工程で作製することがで
きた。したがって、内部CMOS回路、nMOSFET１及び容量
素子３のゲート絶縁膜の膜厚はともに４nmとなった。第
二の実施の形態の静電保護素子及び静電保護回路を半導
体装置に適用した結果、印加電圧が静電気放電により内
部CMOS回路の通常の動作電圧の3.3Ｖを超え、４Ｖにな
ったところで容量素子３はトンネル電流を寄生バイポー
ラトランジスタのベース電極Ｂに流しはじめたので、印
加電圧が６Ｖになったときに、基板抵抗Rsub間の電位差
が0.8Ｖになり、寄生バイポーラトランジスタ１１がタ
ーンオンし静電気により生じた過剰な電荷を速やかにグ
ランドに排出し、内部CMOS回路のゲート絶縁膜破壊を防
ぐことができた。

【００３８】第三の実施の形態 次に本発明の他の実施の形態の静電保護素子及び静電保
護回路（実施の形態３）につき図４を参照して説明す
る。図４（ａ）にその構成図を、図４（ｂ）にその逆方
向電圧に対する電流電圧特性を示した。第三の実施の形
態の静電保護素子及び静電保護回路は、従来の静電保護
素子たる横方向サイリスタ２のｐ型半導体基板６１上に
第一の実施の形態の容量素子３を形成したものである。
その回路図は図５（ｂ）に示した。

【００３９】横方向サイリスタ２のみで構成した従来の
静電保護回路の場合は逆電流Iｒのみにより寄生バイポ
ーラトランジスタ２１をトリガしていたが、 第三の
実施の形態の静電保護回路はトンネル電流Imをトリガ電
流に利用しているためトリガ電圧Vt1の低電圧化６３が
得られる。

【００４０】第四の実施の形態 次に本発明の他の実施の形態の静電保護素子及び静電保
護回路（第四の実施の形態）につき図６を参照して説明
する。

【００４１】図６に示すように第四の実施の形態の静電
保護素子及び静電保護回路は、第二の実施の形態の静電
保護素子及び静電保護回路に対し、基板抵抗Ｒsubを通
らずグランドへ流れてしまうトンネル電流５２を減少さ
せるため、ｐ型半導体基板５１中に高濃度の低抵抗層８
１を形成したものである。低抵抗層８１はトンネル電流
Imが寄生バイポーラトランジスタ１１のベース電極Ｂに
導かれるような範囲に形成した。すなわち、シリコン酸
化絶縁膜３２の下方であって印加時に空乏層が発生する
トレンチ３３に囲まれた領域を外れたスポットから寄生
バイポーラトランジスタ１１のベース電極Ｂに向けその
直前までの範囲に形成したものである。このとき 低抵
抗層８１を印加時に空乏層が発生する領域に形成しない
ことが好ましい。また、低抵抗層８１を基板抵抗Ｒsub
の領域に形成しないことが好ましい。基板抵抗Ｒsubの
抵抗値を低下させ、ベース電極Ｂの電圧が上昇しにくく
なり、静電保護回路のトリガ電圧Vt1が上がるからであ
る。

【００４２】第四の実施の形態の構成要素たる低抵抗層
８１は第三の実施の形態の静電保護素子及び静電保護回
路に対しても同様に適用でき、基板抵抗Ｒsubを通らず
グランドへ流れてしまうトンネル電流６２を減少させ
る。

【００４３】第五の実施の形態 次に本発明の他の実施の形態の静電保護素子及び静電保
護回路（第五の実施の形態）につき図７を参照して説明
する。図７に示すように第五の実施の形態の静電保護回
路は、寄生バイポーラトランジスタとトリガ素子とが、
それら相互の隣接面積が増加するように配列されること
を特徴とする本出願第八の発明の静電保護回路の一実施
形態であって、寄生バイポーラトランジスタとトリガ素
子とを格子状かつ交互に配列したものである。

【００４４】第五の実施の形態の静電保護回路において
は、一のトリガ素子の四方に寄生バイポーラトランジス
タが配置されているので、寄生バイポーラトランジスタ
のベース電極Ｂに流れ込まない無駄なトンネル電流が減
少する。逆に、一の寄生バイポーラトランジスタの四方
にトリガ素子が配置されているので、寄生バイポーラト
ランジスタのベース電極Ｂに流れ込み基板抵抗Ｒsubに
流れるトリガ電流を増加させ静電保護回路のトリガ電圧
Vt1を効率良く低電圧化する。

【００４５】なお、低抵抗層８１を設ける場合には、一
のトリガ素子に隣接する４つの寄生バイポーラトランジ
スタのベース電極Ｂに向かって分岐する抵抗層を形成す
る。

【００４６】第六の実施の形態 次に本発明の他の実施の形態の静電保護素子及び静電保
護回路（第六の実施の形態）につき図８を参照して説明
する。図８（ａ）にその構成図を、図８（ｂ）にその逆
方向電圧に対する電流電圧特性を、図９（ａ）にその回
路図を示した。寄生バイポーラトランジスタ１１を低電
圧で動作させるためには、そのベース電位を早く上昇さ
せる必要がある。そのために、nMOSFET１１の電極Ｄか
ら基板に流れ込む電流Isubを増やすのが、１つの手段と
なる。図８（ａ）に示すように、第六の実施の形態の静
電保護素子及び静電保護回路は、第二の実施の形態の静
電保護素子及び静電保護回路に対して、基板コンタクト
となるP+拡散層６をトレンチ３３の外側近傍に形成した
静電保護素子であり、配線によりP+拡散層６をゲート電
極Ｇに接続し、続いて、抵抗Ｒを介してグランドに接続
した静電保護回路である。すなわち、静電気が印加され
たときに、容量素子３の絶縁膜２を流れるトンネル電流
Imが、基板コンタクトとなるP+拡散層６、そして、nMOS
FET１のゲート電極Ｇ、そして、抵抗Ｒを経由してグラ
ンドに流れる回路を形成する。なお、この場合にも、電
極Ｓは直接グランドへ落としておく。すなわち、抵抗Ｒ
は、図８（ａ）、図９に示すように電極Ｓとグランドと
の間には接続しないようにする。電極Ｓとグランドとの
間に抵抗Ｒを接続してしまうと電極Ｄから電極Ｓに大電
流を流して静電気をグランドに排出す際の抵抗となり、
静電気によって生じた電荷を速やかに排出できないから
である。

【００４７】上記第二の実施の形態及び第三の実施の形
態においては、トンネル電流Imを基板抵抗Ｒsubに流す
ことによりベース電位を上昇させた。しかし、第六の実
施の形態では、静電気が印加されたときに、絶縁膜を流
れるトンネル電流Imが、基板コンタクトとなるP+拡散層
６から、寄生バイポーラトランジスタ１のゲート電極
Ｇ、さらに、抵抗Ｒを経由してグランドに流れることに
よって、nMOSFET１のゲート電極Ｇの電位を上昇させ
て、寄生バイポーラトランジスタ１１を低電圧でトリガ
ーさせるものである。

【００４８】図１０にMOSFETのゲート電圧Vgと基板電流
Isubの電流電圧特性を示す。ゲート電極ＧにMOSFETのし
きい値電圧以上の電圧が印加されると、基板電流Isubが
急激に上昇することがわかる。したがって、nMOSFET１
のゲート電極Ｇの電位を上昇させて、ゲート電極ＧにnM
OSFET１のしきい値電圧以上の電圧が印加されると、基
板電流Isubが急激に上昇する。ゆえに、寄生バイポーラ
トランジスタ１１のベース電位が上昇し、低電圧で寄生
バイポーラトランジスタ１１がトリガーすることにな
る。かかる仕組みにより、図８（ｂ）の矢印９３に示す
ように、静電保護素子のトリガ電圧Vt1の低電圧化が得
られるのである。

【００４９】第六の実施の形態の静電保護回路の場合、
電圧降下分の電圧Vg（＝トンネル電流Im＆times;抵抗
Ｒ）が、nMOSFET１のゲート電極Ｇに印加され、ゲート
電圧VgがnMOSFET１のしきい値電圧以上になると基板に
流れる基板電流Isubが急激に増え、寄生バイポーラトラ
ンジスタ１１のベース電極Ｂが電圧降下により上昇し、
寄生バイポーラトランジスタ１１がトリガする。仮に、
ｎMOSFET１のしきい値電圧が、０．５Ｖの時には、ゲー
ト電圧Vg＝Im＆times;Ｒが１〜２Ｖ程度になるように、
トンネル電流Imおよび抵抗Rを最適化するのが好まし
い。

【００５０】従来のnMOSFETのみで構成した静電保護回
路の場合は、逆方向電流のみのIrにより寄生バイポーラ
トランジスタ１１をトリガしていた。しかし、第六の実
施の形態の静電保護回路によれば、図８（ｂ）に示すよ
うに、ゲート電極Ｇに電圧を印加することで、寄生バイ
ポーラトランジスタ１１のベース電極Ｂに流れ込み基板
抵抗Rsubに流れる基板電流Isubを増加させ、静電保護回
路のトリガ電圧Vt1を低電圧化できる。

【００５１】第七の実施の形態 次に本発明の他の実施の形態の静電保護回路（第七の実
施の形態）につき図１１を参照して説明する。図１１に
その構成図を、図９（ｂ）にその回路図を示した。第六
の実施の形態の静電保護回路では、抵抗Ｒにおける電圧
降下分の電圧Vg（＝トンネル電流Im＆times;抵抗Ｒ）
が、nMOSFET１のゲート電極Ｇに印加される。しかし、
このとき、ESDの静電パルスが大きく、トンネル電流Im
が流れすぎた場合、ゲート電圧Vgが大きくなり、nMOSFE
T１のゲート絶縁膜７の絶縁破壊を引き起こす可能性が
ある。そこで、nMOSFET１のゲート電圧Vgがゲート絶縁
膜の耐圧以下にクランプする保護回路５を接続すること
が有効である。図１１に示すように、第七の実施の形態
の静電保護素子及び静電保護回路は、第六の実施の形態
の静電保護素子及び静電保護回路に対して、保護回路５
をゲート電極Ｇとグランド間に接続した静電保護回路で
ある。第七の実施の形態の静電保護回路においても、第
六の実施の形態の静電保護回路と同様に、電圧降下分の
電圧Vg（＝トンネル電流Im＆times;抵抗Ｒ）が、nMOSFE
T１のゲート電極Ｇに印加されるが、ゲート電圧Vgが必
要以上に大きくなると、保護回路５が動作し、ゲート電
圧Vgをゲート絶縁膜７の絶縁膜耐圧以下にクランプす
る。この保護回路５は、一般的に用いられているクラン
プ素子でよい。ここでは、nMOSFET１のゲート電極Ｇを
グランドに接続したもので例示している。一般に、入出
力回路のMOSFETのゲート絶縁膜は、内部回路のゲート絶
縁膜の膜厚より厚いので、ここで用いる保護回路５のク
ランプ電圧は、入出力回路のMOSFETのゲート絶縁膜の耐
圧より、小さければよい。

【００５２】以上のように、第七の実施の形態の静電保
護回路によれば、ESDの静電パルスが大きく、トンネル
電流Imが流れすぎた場合でも、nMOSFET１のゲート絶縁
膜７の絶縁破壊を防止できる。

【００５３】

【発明の効果】本発明の静電保護回路及び半導体装置に
よって、第一に、静電保護素子のトリガ電圧を効率良く
低電圧化することができた。第二に、既存の静電保護素
子製造方法又はその方法によって製造される静電保護素
子に変更を加えずそのままそれらを用いることができる
経済的な静電保護回路及び半導体装置を提供することが
できた。第三に、印加電圧の上昇により自らが破損しな
い静電保護回路及び半導体装置を提供することができ
た。第四に、トンネル電流がトリガー電流として寄生バ
イポーラトランジスタのベース電極乃至基板抵抗に確実
に流れ込むようにしたことによって、さらに効率良くト
リガ電圧を低電圧化した静電保護回路及び半導体装置を
提供することができた。第五に、多種多様な静電保護素
子を提供したこと及びその配列を工夫することを考案し
たことにより、静電保護回路の組み方が無数に広がり、
トリガ電圧の低電圧化の程度が無段階に選択することを
可能とした。

【図面の簡単な説明】

【図１】本発明の容量素子の特性を示すバンド図
（ａ）、（ｂ）である。

【図２】本発明の第一の実施の形態の容量素子を示す構
成図（ａ）及びその電流電圧特性グラフ（ｂ）である。

【図３】本発明の第二の実施の形態の静電保護素子及び
静電保護回路を示す構成図（ａ）及びその電流電圧特性
グラフ（ｂ）である。

【図４】本発明の第三の実施の形態の静電保護素子及び
静電保護回路を示す構 成図（ａ）及びその電流電圧特性
グラフ（ｂ）である。

【図５】本発明の第二の実施の形態の静電保護回路の等
価回路を示す回路図（ａ）及び本発明の第三の実施の形
態の静電保護回路の等価回路を示す回路図（ｂ）であ
る。

【図６】本発明の第四の実施の形態の静電保護素子及び
静電保護回路を示す構成図である。

【図７】本発明の第五の実施の形態の静電保護回路を示
す素子配列図である。

【図８】本発明の第六の実施の形態の静電保護素子及び
静電保護回路を示す構成図（ａ）及びその電流電圧特性
グラフ（ｂ）である。

【図９】本発明の第六の実施の形態の静電保護回路の等
価回路を示す回路図（ａ）及び第七の実施の形態の静電
保護回路の等価回路を示す回路図（ｂ）である。

【図１０】MOSFETのゲート電圧Vgと基板電流Isubの電流
電圧特性を示すグラフである。

【図１１】第七の実施の形態の静電保護素子及び静電保
護回路を示す構成図である。

【図１２】従来の静電保護回路の構成図（ａ）及びその
電流電圧特性グラフである。

【図１３】従来の他の静電保護回路の構成図（ａ）及び
その電流電圧特性グラフである。

【図１４】従来の静電保護回路の等価回路を示す回路図
（ａ）、従来の他の静電保護回路の等価回路を示す回路
図（ｂ）。

【符号の説明】

１ nMOSFET ２ 横方向サイリスタ １１，２１ npn型寄生バイポーラトランジスタ Ｒsub 基板抵抗 Ｒnw n-well領域の抵抗 １２，２２，３４，５１，６１ p型半導体基板 ３ 本発明実施形態の容量素子 ３１ ゲート電極 ３２ シリコン酸化絶縁膜 ３３ トレンチIr n+p接合の逆方向電流 Im トンネル電流 If n+p接合の順方向電流 ４１ 反転層 ４２ 空乏層 ５ クランプ素子等の保護回路７１ MOS素子 ８１ 低抵抗層

フロントページの続き (56)参考文献 特開 昭59−121869（ＪＰ，Ａ) 特開 平11−87631（ＪＰ，Ａ) 特開 平９−186249（ＪＰ，Ａ) 特開 平10−65014（ＪＰ，Ａ) 特開 昭57−62564（ＪＰ，Ａ) 特開 昭60−200568（ＪＰ，Ａ) 特開 平３−73567（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/088 H01L 27/092 H01L 29/78 H01L 27/04 H01L 21/8234 H01L 21/8238 H01L 21/822

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板にソース（Ｓ）、ドレイン
   （Ｄ）が形成されたＭＩＳ電界効果型トランジスタと、 前記半導体基板上にゲート絶縁膜を介してゲート電極を
   設け、このゲート電極の周辺部の前記半導体基板に素子
   分離層を形成すると共に、前記ゲート電極に前記ドレイ
   ン（Ｄ）と前記半導体基板で形成されたダイオードを並
   列接続してなる容量素子と、 前記容量素子の素子分離層の外側位置に形成される前記
   半導体基板へのコンタクト層とを備え、 一端が前記ソース（Ｓ）と共にグランドに配線接続され
   た抵抗素子が他端において、前記コンタクト層及び前記
   ＭＩＳ電界効果型トランジスタのゲート電極に配線接続
   されてなることを特徴とする静電保護回路。
2. 【請求項２】 前記抵抗素子の電圧降下によって前記Ｍ
   ＩＳ電界効果型トランジスタのゲート電極に印加される
   電圧を前記ＭＩＳ電界効果型トランジスタのゲート絶縁
   膜の耐圧以下に保持するクランプ素子を備えることを特
   徴とする請求項１に記載の静電保護回路。
3. 【請求項３】 請求項１または２に記載の静電保護回路
   を組み込んでなる半導体装置。