JP6183996B2 - ダイオード回路を通じて相互接続されるドレインおよび分離構造体を有する半導体デバイスおよびドライバ回路ならびにその製造方法 - Google Patents

ダイオード回路を通じて相互接続されるドレインおよび分離構造体を有する半導体デバイスおよびドライバ回路ならびにその製造方法 Download PDF

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Description

本実施形態は、概して半導体デバイスおよびそれらの製造方法に関し、より詳細には、分離構造体を有する横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイスに関する。
誘導性負荷を含むいくつかのシステムオンチップ（ＳＯＣ）用途において、特定のノードがスイッチング中に負電位になる場合があり、これは、基板へ著しい注入電流をもたらす場合がある。基板に注入される電荷キャリアは隣接する回路を妨害し、それらの動作に悪影響を与える場合がある。
なお、ＬＤＭＯＳを有する半導体デバイスについて、特許文献１に記載されている。
米国特許第６，２８８，４２４号明細書
したがって、この難点を克服し性能に向上をもたらすことができる改善されたデバイス構造、材料および作製方法が継続的に必要とされている。採用される方法、材料および構造は、今日の製造能力および材料に対応し、利用可能な製造手順に対する実質的な改変または製造費用の実質的な増大を必要としないことがさらに望ましい。さらに、さまざまな実施形態の他の望ましい特徴および特性が、添付の図面ならびに上記の技術分野および背景とともに取り入れられる、後続の詳細な説明および添付の特許請求の範囲から明らかとなるであろう。
上記問題点を解決するために、請求項１に記載の発明は、半導体デバイスであって、第１の導電型および基板上面を有する半導体基板と、前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を含む、前記アクティブデバイスと、前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備えることを要旨とする。
請求項２に記載の発明は、請求項１に記載の半導体デバイスにおいて、前記ダイオード回路は、分離領域と結合されるショットキーコンタクトから形成されるショットキーダイオードを備える、ことを要旨とする。
請求項３に記載の発明は、請求項２に記載の半導体デバイスにおいて、前記ダイオード回路は、前記ショットキーダイオードに直列な抵抗ネットワークをさらに備える、ことを要旨とする。
請求項４に記載の発明は、請求項２に記載の半導体デバイスにおいて、前記ダイオード回路は、前記ショットキーダイオードに並列な抵抗ネットワークをさらに備える、ことを要旨とする。
請求項５に記載の発明は、請求項２に記載の半導体デバイスにおいて、前記ダイオード回路は、前記ショットキーダイオードに直列な抵抗ネットワークと、前記ショットキーダイオードに並列な抵抗ネットワークとをさらに備える、ことを要旨とする。
請求項６に記載の発明は、請求項２に記載の半導体デバイスにおいて、前記シンカ領域内に延びるとともに部分的に該シンカ領域をまたぐ、前記第１の導電型のさらなる領域をさらに備え、前記ダイオード回路は、前記ショットキーダイオードと、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードとを含む、ことを要旨とする。
請求項７に記載の発明は、請求項２に記載の半導体デバイスにおいて、前記シンカ領域内に延びるとともに部分的に該シンカ領域の内壁において該シンカ領域をまたぐ前記第１の導電型の第１のさらなる領域と、前記シンカ領域内に延びるとともに部分的に該シンカ領域の外壁において該シンカ領域をまたぐ前記第１の導電型の第２のさらなる領域とをさらに備え、前記シンカ領域の一部分が、前記基板上面において前記第１のさらなる領域と前記第２のさらなる領域との間に存在し、前記ダイオード回路は前記ショットキーダイオードと、前記第１のさらなる領域と前記シンカ領域との間に形成される第１のＰＮ接合ダイオードと、前記第２のさらなる領域と前記シンカ領域との間に形成される第２のＰＮ接合ダイオードとを含む、ことを要旨とする。
請求項８に記載の発明は、請求項２に記載の半導体デバイスにおいて、前記シンカ領域は、前記アクティブ領域を実質的に取り囲むリングとして形成され、前記ショットキーコンタクトは、前記リングの第１の部分に位置付けられ、前記デバイスは、１つまたは複数の追加のショットキーコンタクトであって、前記第１の部分から、および互いから空間的に分離される、前記リングの複数の部分に位置付けられる前記追加のショットキーコンタクトと、前記シンカ領域の上面において前記基板上面から前記シンカ領域内へ延びる前記第１の導電型の複数のさらなる領域とをさらに備え、前記複数のさらなる領域は前記ショットキーコンタクトとの間に散在される、前記リングの他の部分に位置付けられる、ことを要旨とする。
請求項９に記載の発明は、請求項１に記載の半導体デバイスにおいて、前記シンカ領域内に延びる前記第１の導電型のさらなる領域をさらに備え、前記ダイオード回路は、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードを含む、ことを要旨とする。
請求項１０に記載の発明は、請求項１に記載の半導体デバイスにおいて、前記ダイオード回路は、前記ドレイン領域と前記シンカ領域との間に相互接続される多結晶シリコンダイオードを含む、ことを要旨とする。
請求項１１に記載の発明は、請求項１に記載の半導体デバイスにおいて、前記アクティブデバイスは、前記アクティブ領域の中央部分における第２の導電型のドリフト領域であって、前記基板上面から前記半導体基板内へ延びる、前記ドリフト領域と、前記基板上面から前記ドリフト領域内へ延びる前記ドレイン領域と、前記ドリフト領域と前記分離構造体との間において前記基板上面から前記半導体基板内へ延びる前記第１の導電型のボディ領域と、前記基板上面から前記ボディ領域内へ延びる前記第２の導電型のソース領域と前記ボディ領域における前記第１の導電型のボディコンタクト領域であって、前記ソース領域と前記分離構造体との間で前記基板上面から前記半導体基板内へ延びる前記ボディコンタクト領域を含む、ことを要旨とする。
請求項１２に記載の発明は、ドライバ回路であって、第１の導電型および基板上面を有する半導体基板に形成される第１の横方向拡散金属酸化膜半導体電界効果トランジスタであって、該第１のＬＤＭＯＳＦＥＴは、前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を備える、アクティブデバイスと、前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備えることを要旨とする。
請求項１３に記載の発明は、請求項１２に記載のドライバ回路において、前記ダイオード回路は、分離領域と結合されるショットキーコンタクトから形成されるショットキーダイオードを備える、ことを要旨とする。
請求項１４に記載の発明は、請求項１２に記載のドライバ回路において、前記シンカ領域内に延びる前記第１の導電型のさらなる領域をさらに備え、前記ダイオード回路は、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードを含む、ことを要旨とする。
請求項１５に記載の発明は、請求項１２に記載のドライバ回路において、前記ダイオード回路は、前記ドレイン領域と前記シンカ領域との間に相互接続される多結晶シリコンダイオードを含む、ことを要旨とする。
請求項１６に記載の発明は、請求項１２に記載のドライバ回路において、前記ダイオード回路は、ダイオードと、前記ダイオードに直列な抵抗ネットワークとを備える、ことを要旨とする。
請求項１７に記載の発明は、請求項１２に記載のドライバ回路において、前記ダイオード回路は、ダイオードと、前記ダイオードに並列な抵抗ネットワークとを備える、ことを要旨とする。
請求項１８に記載の発明は、請求項１２に記載のドライバ回路において、前記ダイオード回路は、ダイオードと、前記ダイオードに直列な抵抗ネットワークと、前記ダイオードに並列な抵抗ネットワークとを備える、ことを要旨とする。
請求項１９に記載の発明は、半導体デバイスを形成するための方法であって、第１の導電型を有する半導体基板の基板上面の下に埋め込み層を形成する埋め込み層形成工程であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記工程と、前記基板上面と前記埋め込み層との間にシンカ領域を形成するシンカ領域形成工程であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、前記工程と、前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスを形成するアクティブデバイス形成工程であって、該アクティブデバイスは前記第２の導電型のドレイン領域を備える、前記工程と、前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路を形成するダイオード回路形成工程とを含むことを要旨とする。
請求項２０に記載の発明は、請求項１９に記載の方法において、前記ダイオード回路形成工程は、前記分離領域と結合されるショットキーコンタクトを形成する工程を含む、ことを要旨とする。
請求項２１に記載の発明は、請求項１９に記載の方法において、前記ダイオード回路形成工程は、前記シンカ領域内に延びる前記第１の導電型のさらなる領域を形成する工程を含み、前記ダイオード回路は、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードを含む、ことを要旨とする。
請求項２２に記載の発明は、請求項１９に記載の方法において、前記ドレイン領域と前記シンカ領域との間に多結晶シリコンダイオードを形成するとともに相互接続する工程を含む、ことを要旨とする。
一実施形態に応じた、誘導性負荷を含む外部回路を駆動するように構成されるドライバ回路を含む電子システムの簡略図。 一実施形態に応じた、ショットキーダイオードを含むダイオード回路を有するＮ型横方向拡散金属酸化膜半導体電界効果トランジスタ（ＮＬＤＭＯＳＦＥＴ）の断面図。 一実施形態に応じた、図２のＮＬＤＭＯＳＦＥＴを示す簡略化された回路図。 代替の実施形態に応じた、ショットキーダイオードに直列な抵抗ネットワークを含むダイオード回路を有する図２のＮＬＤＭＯＳＦＥＴを示す簡略化された回路図。 別の代替の実施形態に応じた、ショットキーダイオードに並列な抵抗ネットワークを含むダイオード回路を有する図２のＮＬＤＭＯＳＦＥＴを示す簡略化された回路図。 代替の実施形態に応じた、ＰＮ接合ダイオードを含むダイオード回路を有するＮＬＤＭＯＳＦＥＴの断面図。 別の代替の実施形態に応じた、多結晶シリコンダイオードを含むダイオード回路を有するＮＬＤＭＯＳＦＥＴの断面図。 一実施形態に応じた、図６および図７のＮＬＤＭＯＳＦＥＴの簡略化された回路図。 代替の実施形態に応じた、ＰＮ接合ダイオードと直列の抵抗ネットワークを含むダイオード回路を有する図６、図７のＮＬＤＭＯＳＦＥＴの簡略化された回路図。 別の代替の実施形態に応じた、ＰＮ接合ダイオードと並列の抵抗ネットワークを含むダイオード回路を有する図６、図７のＮＬＤＭＯＳＦＥＴの簡略化された回路図。 一実施形態に応じた、１つまたは複数のショットキーダイオードと１つまたは複数のＰＮ接合ダイオードとの組み合わせを含むダイオード回路を有するＮＬＤＭＯＳＦＥＴの断面図。 一実施形態に応じた、図１１のＮＬＤＭＯＳＦＥＴの簡略化された回路図。 代替の実施形態に応じた、１つまたは複数のショットキーダイオードと１つまたは複数のＰＮ接合ダイオードとの組み合わせを含むダイオード回路を有するＮＬＤＭＯＳＦＥＴの断面図。 一実施形態に応じた、図１３のＮＬＤＭＯＳＦＥＴの簡略化された回路図。 さまざまな実施形態に応じた、シンカ領域、ショットキーコンタクトまたは基板上面にあるシンカ領域全体にわたって延在するＰＮ接合ダイオードのＰ型領域のリング状構成の簡略化された上面図。 一実施形態に応じた、シンカ領域、および、基板上面にあるシンカ領域全体にわたっては延在しないＰＮ接合ダイオードのＰ型領域のリング状構成の簡略化された上面図。 一実施形態に応じた、シンカ領域、第１のＰＮ接合ダイオードの第１のＰ型領域および第２のＰＮ接合ダイオードの第２のＰ型領域のリング状構成の簡略化された上面図。 別の代替の実施形態に応じた、デバイスのアクティブ領域を取り囲むリング状シンカ領域の周りに交互の配列になるように配列されるショットキーコンタクトおよびＰ型領域の構成の簡略化された上面図。 さまざまな実施形態に応じた、図２、図６、図７、図１１および図１３に示されるデバイスを形成するとともに、それらのデバイスを誘導性負荷を有するシステムに組み込むための方法を示す簡略化されたフローチャート。
下記において、添付の図面とともに実施形態について説明する。同様の参照符号は同様の要素を示す。
下記の詳細な説明は単なる例示に過ぎず、実施形態またはさまざまな実施形態の適用および使用を限定することは意図されていない。さらに、上記技術分野もしくは背景技術または下記の詳細な説明において提示される、いかなる表示または暗示された理論によっても束縛されることは意図されていない。
簡潔かつ明瞭な説明のために、図面は一般的な構築様式を示し、既知の特徴および技法の説明および詳細は、実施形態の説明を不必要に曖昧にすることを回避するために省略される場合がある。加えて、図面内の要素は必ずしも原寸に比例して描かれてはいない。たとえば、さまざまな実施形態の理解の向上を助けるために、いくつかの図面内の要素または領域のうちのいくつかの寸法は同一または他の図面の他の要素または領域に対して強調されている場合がある。
本記載および特許請求の範囲における「第１」、「第２」、「第３」、「第４」などの用語がある場合、これらは、同様の要素間において区別するために使用されることができ、必ずしも特定の連続する、または経時的な順序を説明するためのものではない。このように使用される用語は、本明細書に記載されている実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の順序で使用することが可能であるように、適切な状況下で置き換え可能であることが理解されるべきである。さらに、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」といった用語およびそれらの任意の変化形は非排他的な包含をカバーするように意図され、それによって、要素のリストを含むプロセス、方法、製品、または装置が必ずしもそれらの要素に限定されず、明示的に列挙されていない、またはこのようなプロセス、方法、製品、または装置に内在する他の要素を含むことができる。本明細書および特許請求の範囲における「左（ｌｅｆｔ）」、「右（ｒｉｇｈｔ）」、「中（ｉｎ）」、「外（ｏｕｔ）」、「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上（ｕｐ）」、「下（ｄｏｗｎ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」、「上（ａｂｏｖｅ）」、「下（ｂｅｌｏｗ）」などの用語は、存在する場合、相対的な位置の説明を目的として使用されており、必ずしも空間における永久的な位置を記述するために使用されてはいない。本明細書に記載されている実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の向きで使用される場合があることが理解されるべきである。本明細書において使用される場合、「結合される（ｃｏｕｐｌｅｄ）」という用語は、電気的または非電気的な様式で直接的または間接的に接続されるものとして定義される。
本明細書に記載される本発明のさまざまな実施形態は、その導電型のデバイスまたは構造に適切なＰおよびＮドープ領域を有する特定の導電型のさまざまな半導体デバイスおよび構造によって示されている。しかし、これは説明を簡便にするためのものに過ぎず、限定であることは意図されていない。Ｐ型領域がＮ型領域になり、またはその逆もあるように、導電型を交換することによって逆の導電型のデバイスまたは構造が提供されてもよいことを当業者は理解するであろう。代替的には、下記に示される特定の領域は、より一般的に「第１の導電型」および「逆の第２の導電型」であるものとして参照される場合があり、第１の導電型はＮまたはＰ型のいずれかであってよく、その場合、第２の逆の導電型はＰまたはＮ型のいずれかである。さらに、限定であることは意図されず説明を簡便にするために、本発明のさまざまな実施形態はシリコン半導体に関して本明細書において説明されるが、本発明はシリコンには限定されず、広範な半導体材料に適用されることを当業者であれば理解するであろう。非限定的な例は、バルク形態もしくは層状形態もしくは薄膜形態もしくはセミコンダクタオンインシュレータ（ＳＯＩ）の形態またはそれらの組み合わせのいずれかであってもよく、他のＩＶ族半導体材料、ＩＩＩ〜ＶおよびＩＩ〜ＶＩ族半導体材料、有機半導体材料ならびにそれらの組み合わせである。このような材料は、単結晶、多結晶、非晶質またはそれらの組み合わせであってよい。
図１は、一実施形態に応じた、誘導性負荷１３２を含む外部回路１３０を駆動するように構成されるドライバ回路１１０を含む電子システム１００の簡略図である。システム１００は自動車または他の車両内に実装されてもよく、誘導性負荷１３２はモータの一部または車両の他の誘導性構成要素を表す。代替的には、システム１００またはこれから派生するシステムは、自動車または車両用途以外の用途に使用されてもよい。
一実施形態に応じて、ドライバ回路１１０はシステムオンチップ（ＳＯＣ）の一部であり、ドライバ回路１１０およびＳＯＣの他の部分は、単一の半導体基板（下記において「ＳＯＣ基板」と称する）に形成される。たとえば、ＳＯＣは、さまざまな処理構成要素、メモリアレイ（たとえば、フラッシュアレイ、スタティックランダムアクセスメモリ（ＳＲＡＭ）アレイなど）および他の回路をも含んでもよい。単純にするために、ＳＯＣの他の部分は図１には示されない。下記により詳細に説明されるように、実施形態は、望ましくない電流が誘導性負荷１３２または他の発生源からＳＯＣ基板に注入されるのを低減するように構成されるシステムおよび半導体構成要素に関する。
ドライバ回路１１０およびＳＯＣの他の部分は、少なくとも「ハイサイドゲート」（ＨＧ）ピン１４０、「ハイサイドソース」（ＨＳ）ピン１４１、「ローサイドゲート」（ＬＧ）ピン１４２、「ローサイドソース」（ＬＳ）ピン１４３、およびグランドピン１４４を介して外部回路１３０と結合される。本明細書においては「ピン」と称するが、ピン１４０〜１４４は、ピン、リード線、バンプ、ボール、または他のタイプのコンタクトの任意の組み合わせを含んでもよい。図１において、ピン１４０〜１４４を通る垂直な破線は、ＳＯＣ（ドライバ回路１１０を含む）と外部回路１３０との間の境界を表す。
上述されるように、外部回路１３０は、一実施形態では、誘導性負荷１３２と、第１の「ハイサイド」ＦＥＴ１３３と、第２の「ローサイド」ＦＥＴ１３４と、シャント抵抗１３６とを含む。後により詳細に説明されるように、特定の状況において、誘導性負荷１３２は注入電流の発生源として機能する場合があり、該誘導性負荷１３２はドライバ回路１１０に結合する。ハイサイドＦＥＴ１３３およびローサイドＦＥＴ１３４は各々、図１に示されるようにボディダイオードを含む。ＨＳピン１４１は、ノード１２０において誘導性負荷１３２の入力端子、ハイサイドＦＥＴ１３３のソースおよびローサイドＦＥＴ１３４のドレインに結合される。ローサイドＦＥＴ１３４のソースは、ＬＳピン１４３と、シャント抵抗１３６を介してグランドとに結合される。ハイサイドＦＥＴ１３３のゲートはＨＧピン１４０に結合されており、ハイサイドＦＥＴ１３３は、ドライバ回路１１０からＨＧピン１４０を通じて受信する信号に応答してオンおよびオフにされる。ローサイドＦＥＴ１３４のゲートはＬＧピン１４２に結合されており、ローサイドＦＥＴ１３４は、ドライバ回路１１０からＬＧピン１４２を通じて受信する信号に応答してオンおよびオフにされる。
一実施形態に応じて、ドライバ回路１１０は、第１の電流パスに沿って、少なくとも第１のＮ型ＬＤＭＯＳ電界効果トランジスタ（ＮＬＤＭＯＳＦＥＴ）１１２を含む。ノード１５０は、ＮＬＤＭＯＳＦＥＴ１１２のドレインをＨＧピン１４０に結合させる。ノード１５１は、ＮＬＤＭＯＳＦＥＴ１１２のソースおよびボディをＨＳピン１４１に結合させる。第２の電流パスに沿って、ドライバ回路１１０は、第２のＮＬＤＭＯＳＦＥＴ１１４を含んでもよい。ノード１５２は、ＮＬＤＭＯＳＦＥＴ１１４のドレインをＬＧピン１４２に結合させる。ノード１５３は、ＮＬＤＭＯＳＦＥＴ１１４のソースおよびボディをＬＳピン１４３に結合させる。ＳＯＣ基板は、グランドピン１４４を通じてシステムグランドに接続される。
他の図面とともに後により詳細に説明されるように、ＮＬＤＭＯＳＦＥＴ１１２および１１４のアクティブ領域は各々、分離構造体または分離「タブ」（たとえば、アクティブ領域を取り囲むＮ型埋め込み層およびＮ型シンカ領域）内に形成されてもよい。分離構造体は、ＮＬＤＭＯＳＦＥＴ１１２および１１４のアクティブ領域をＳＯＣ基板の残りの部分から分離するように構成される。分離構造体は、ＮＬＤＭＯＳＦＥＴ１１２および１１４がボディバイアスによって動作することを可能にしてもよい。加えて、分離構造体は、通常の動作条件におけるＳＯＣ基板への電流注入を防止することを補助してもよい。たとえば、図１に示されるように、ダイオード１１３および１１５は、ＮＬＤＭＯＳＦＥＴ１１２および１１４に関連付けられる埋め込み層−基板ダイオードであり、ダイオード１１３および１１５によって、ピン１４１〜１４３が、ＳＯＣ基板において短絡することなく正電位であることができる。
いくつかのシステムでは、ＮＬＤＭＯＳＦＥＴ１１２および１１４のドレインならびにそれらに関連する分離構造体は、金属化を通じて電気的に短絡されており、それによって、ドレイン電極および分離構造体は常に同じ電位にある。この構成が有益である理由は、ＮＬＤＭＯＳＦＥＴ１１２および１１４においてドリフト領域と各分離構造体の埋め込み層との間の基板材料が、ドリフト領域および埋め込み層の両方からの最大のＶｄｄ値における全逆方向バイアスを維持することが可能ではないためである。
ＮＬＤＭＯＳＦＥＴ１１２および１１４のドレイン領域をＮＬＤＭＯＳＦＥＴ１１２および１１４の分離領域にともに短絡させることは、多くの動作条件において良好に動作し得るが、この構成は、特定の他の動作条件において望ましくない電流がＳＯＣの基板に注入されることを可能にするおそれがある。たとえば、ドライバ回路１１０がハイサイドＦＥＴ１３３をオフにしたとき（たとえば、ＮＬＤＭＯＳＦＥＴ１１２をオンにすることによって）、ローサイドＦＥＴ１３４もオフになる（たとえば、ＮＬＤＭＯＳＦＥＴ１１４が導通している）。この状態において、誘導性負荷１３２における電流は、ローサイドＦＥＴ１３４のボディダイオードが順方向バイアスされるまでＨＳピン１４１を負にプッシュしてもよい。ドライバ回路１１０は、所定の時間の後、ローサイドＦＥＴ１３４の電力消費を低下させるべく、ローサイドＦＥＴ１３４をオンにするように制御されてもよい。次いで、ノード１２０およびＨＳピン１４１（ならびに、すなわち、ＮＬＤＭＯＳＦＥＴ１１２のソースおよびボディ）における負電位が、誘導性負荷電流に、シャント抵抗１３６およびローサイドＦＥＴ１３４のＲＤＳＯＮ抵抗の合計を乗算した値によって定義される。ＬＳピン１４３（ならびにＮＬＤＭＯＳＦＥＴ１１４のソースおよびボディ）において、より低い負電位が、誘導性負荷電流に、シャント抵抗１３６の抵抗値を乗算した値によって定義される。ハイサイドＦＥＴ１３３がオフになった後所定の期間、ＮＬＤＭＯＳＦＥＴ１１２および１１４は正のゲート−ソース電圧（Ｖｇｓ）を有し、したがって、ドレインがＮＬＤＭＯＳＦＥＴ１１２および１１４のソースと短絡される。ＮＬＤＭＯＳＦＥＴ１１２および１１４のドレイン電極および分離構造体が単に短絡されるシステムでは、ＨＳピン１４１およびＬＳピン１４３における負電位は次いで、ＮＬＤＭＯＳＦＥＴ１１２および１１４の導電性チャネルを通じて、ノード１５０、１５２およびＳＯＣ基板の少なくとも２つの注入位置（Ｎ型領域）に接近してもよい。ＨＳピン１４１における負電位は、ＬＳピン１４３における負電位よりも大きいため、ＨＳピン１４１における負電位に起因する電流注入に関する電位は、ＬＳピン１４３における負電位に起因する電流注入に関する電位よりも大きな問題である。長期間にわたるローサイドＦＥＴ１３４のボディダイオードにおける高い電力消費を回避するように、ハイサイドＦＥＴ１３３がオフになった直後にローサイドＦＥＴ１３４がオンにされる（すなわち、ＮＬＤＭＯＳＦＥＴ１１４をオフにすることによって）。しかしながら、ノード１２０（および、すなわちＨＳピン１４１）における電位は依然として負であり、電流注入の問題はより低い度合いであるにせよ、依然として存在し得る。
さまざまな実施形態に応じて、ドライバ回路１１０は、上記または他の動作条件におけるＳＯＣ基板への電流注入を低減するかまたは除去するように構成される回路をさらに含む。より詳細には、一実施形態では、ドライバ回路１１０は、ＮＬＤＭＯＳＦＥＴ１１２のドレイン領域と分離構造体との間に結合される第１のダイオード回路１６０と、ＮＬＤＭＯＳＦＥＴ１１４のドレイン領域と分離構造体との間に結合される第２のダイオード回路１６２とを含む。ダイオード回路１６０および１６２をこれらの位置に挿入することによって、注入電流が低減または除去されることができる。より具体的には、注入位置がダイオード回路１６０および１６２の後段に移動され、したがって、ＨＳピン１４１および／またはＬＳピン１４３における所与の電位においてＳＯＣ基板に注入され得る電流が大幅に制限される。たとえば、通常の動作の文脈においてハイサイドがオフになっている間、ＨＳピン１４１における電圧は約−０．３ボルト〜−６．０ボルト（または他の通常動作値）の間で負電圧において変動してもよい。さまざまな実施形態に応じて、ダイオード回路１６０および１６２は、通常の負の動作電圧の最低値よりも高い、低いまたは等しい降伏電圧を有するダイオードを含んでもよい。図１には示されないが、ドライバ回路１１０は、同様に、ＳＯＣ基板への電流注入を低減または除去する目的でそれ自体のドレイン領域と分離構造体との間に結合されるダイオード回路を含む追加のＮＬＤＭＯＳＦＥＴデバイスを含んでもよい。加えて、図１には示されないが、ドライバ回路１１０は、ＳＯＣ基板への電流注入を低減または除去する目的でそれ自体のドレイン領域と分離構造体との間に結合されるダイオード回路を含む、１つまたは複数のＰ型ＬＤＭＯＳＦＥＴデバイスを含んでもよい。
本明細書において使用される場合、「ダイオード回路」は、１つまたは複数のダイオードを含む回路である。残りの図面に関連して後により詳細に説明されるように、「ダイオード」は、ショットキーコンタクトおよびドープされた半導体領域、ＰＮ接合、多結晶シリコンダイオードならびにこれらのまたは他のダイオード構成要素の組み合わせから形成されてもよい。また、本明細書において「ダイオード」を参照する場合、この用語は単一のダイオードまたは複数のダイオードの直列もしくは並列の構成を含んでもよいことが理解されるであろう。また、本明細書において「抵抗ネットワーク」を参照する場合、この用語は単一の抵抗器または複数の抵抗器の直列もしくは並列の構成を含んでもよいことが理解されるであろう。後により詳細に説明されるように、本明細書において説明される「ダイオード回路」の実施形態は少なくとも１つのダイオードを含み、１つまたは複数の他の構成要素（たとえば、ダイオード回路のダイオード（複数の場合もあり）と直列および／または並列の１つまたは複数の抵抗ネットワークまたは他の構成要素）をも含んでもよい。
ＮＬＤＭＯＳＦＥＴ（たとえば、ＮＬＤＭＯＳＦＥＴ１１２）および関連するダイオード回路（たとえば、ダイオード回路１６０）の実施形態を下記により詳細に説明する。たとえば、一実施形態に応じた、ＮＬＤＭＯＳＦＥＴ１１２のドレイン領域および分離構造体を結合するダイオード回路１６０は、ショットキーダイオードを含む。このような実施形態は図２に示されており、図２は、下記により詳細に説明されるように、ショットキーダイオードを含むダイオード回路（たとえば、図１のダイオード回路１６０）を有するＮＬＤＭＯＳＦＥＴ２００（たとえば、図１のＮＬＤＭＯＳＦＥＴ１１２）の断面図である。一実施形態に応じた、ＮＬＤＭＯＳＦＥＴ２００（および後述される図６、図７、図１１および図１３のＮＬＤＭＯＳＦＥＴ６００、７００、１１００、１３００）のさまざまな領域は、図２に示される断面に垂直な面に配向されるリング状構成を有する。本明細書における図面および記載は二重ゲートフィンガ構成に特に当てはまるが、本発明の主題の範囲はこのような構成には限定されない。本明細書における記載に基づいて、当業者であれば示され記載される実施形態を、隣接するゲートフィンガが一方ではドレイン（たとえば、ドレイン領域２３６）を共有し、他方ではボディコンタクト領域（たとえば、ボディコンタクト領域２４０）を共有し得る、複数（すなわち、＞２）のゲートフィンガを含む構成に適用させるように改変する方法を理解するであろう。このような実施形態では、ボディコンタクト領域は、図面に示されるよりも、シンカ領域（たとえば、シンカ領域２２２）からより横方向に分離されてもよい。
ＮＬＤＭＯＳＦＥＴ２００は、基板上面２１２を有する半導体基板２１０（たとえば、図１に関連して説明されたＳＯＣ基板）においておよびその基板上に形成される。一実施形態に応じて、ＮＬＤＭＯＳＦＥＴ２００は、基板において、ＮＬＤＭＯＳＦＥＴ２００のアクティブ領域２３０に関連付けられる部分２１６（すなわち、基板２１０における、内部にアクティブデバイスが形成される領域）を実質的に取り囲む分離構造体を含む。言い換えれば、アクティブデバイスは分離構造体によって収容されるとみなされてもよい。分離構造体は箱型構造であり、Ｎ型埋め込み層（ＮＢＬ）２２０（基板上面２１２の下の所定の深さに位置する）および基板上面２１２からＮＢＬ２２０の深さまで延びるＮ型シンカ領域２２２から形成される。シンカ領域２２２は、該シンカ領域２２２がＮＢＬ２２０まで延びることを可能にするための十分なインプラントエネルギーを有する一回のインプラント手順を用いて形成されてもよく、または、シンカ領域２２２は、異なるインプラントエネルギーを有する複数回のインプラント手順を用いて、したがって、異なる深さに直列に相互接続されるシンカ領域のサブ領域が形成されるように形成されてもよい。
ＮＬＤＭＯＳＦＥＴ２００は、アクティブ領域２３０に形成されるアクティブデバイスをさらに含む。一実施形態に応じて、アクティブデバイスは、Ｎ型ドリフト領域２３２、Ｐ型ボディ領域２３４、Ｎ型ドレイン領域２３６、Ｎ型ソース領域２３８、Ｐ型ボディコンタクト領域２４０（「ボディタイ」とも称される」ならびにゲート電極２４２（および対応するゲート絶縁体、参照符号なし）を含む。ドリフト領域２３２は、アクティブ領域２３０の中央部分に形成され、基板上面２１２から、ＮＢＬ２２０の深さよりも浅い深さにまで基板２１０内に延びる。ドレイン領域２３６はドリフト領域２３２内に形成され、ドリフト領域２３２よりも高濃度にドープされる。ドレイン領域２３６は、基板上面２１２から、ドリフト領域２３２の深さよりも有意に浅い深さにまで基板２１０内において延びる。ボディ領域２３４はドリフト領域２３２とシンカ領域２２２との間に形成され、基板上面２１２から基板２１０内においてＮＢＬ２２０の深さよりも浅く、ドリフト領域２３２の深さよりも浅い深さにまで延びる（ただし、ボディ領域２３４はドリフト領域２３２の深さと実質的に等しいかまたはそれよりも深い深さにまで延びてもよい）。一実施形態では、ボディ領域２３４は図２に示されるように、ドリフト領域２３２に当接し、シンカ領域２２２から横方向に分離される。代替の実施形態では、ボディ領域２３４はドリフト領域２３２から横方向に分離されてもよく、またはボディ領域２３４はドリフト領域２３２と重なってもよい（そのチャネルまたはドリフト領域２３２のドーパント特性とは異なるドーパント特性を有する領域が作成される）。ソース領域２３８およびボディコンタクト領域２４０はボディ領域２３４内に形成され、各々基板上面２１２から基板２１０内においてボディ領域２３４の深さよりも有意に浅い深さにまで延びる。ソース領域２３８はボディ領域２３４とは逆の導電型であり、ドリフト領域２３２よりも高濃度にドープされてもよく、ボディコンタクト領域２４０はボディ領域２３４よりも高濃度にドープされる。導電性相互接続によって、ボディコンタクト領域２４０はボディコンタクト端子２６０に電気的に結合され、追加の導電性相互接続によって、ソース領域２３８はソース端子２６２に電気的に結合される。概してドレイン領域２３６とソース領域２３８との間で、基板上面２１２において、ゲート酸化膜の上にゲート電極２４２が形成される。導電性相互接続はまた、ゲート電極２４２をゲート端子２６４に電気的に結合する。
一実施形態に応じて、ＮＬＤＭＯＳＦＥＴ２００は、図２に示されるように、さまざまな浅溝分離（ＳＴＩ）構造体２５０、２５２、２５４をさらに含んでもよい。たとえば、基板上面２１２において、ＳＴＩ２５０はドリフト領域２３２内においてドレイン領域２３６に当接し、ＳＴＩ２５２は、ソース領域２３８とボディコンタクト領域２４０との間に位置付けられ、ＳＴＩ２５４はボディコンタクト領域２４０と分離構造体（またはより詳細には、シンカ領域２２２）との間に位置付けられる。代替の実施形態では、ＳＴＩ構造体２５０、２５２、および／または２５４のうちのいくつかまたはすべてが除外されてもよい。たとえば、ＳＴＩ２５２が除外されてもよく、ソース領域２３８とボディコンタクト領域２４０とがともに短絡されてもよい。加えて、ＳＴＩ２５０が除外されてもよく、それによってＮＬＤＭＯＳＦＥＴ２００が図２に示される「電界ドリフトデバイス」ではなく「アクティブドリフトデバイス」となる。ＳＴＩ２５０を含むことによってドリフト領域の電位を高くすることができ、一方でゲート酸化膜が破壊される危険性が低減される。また他の代替の実施形態では、ＳＴＩ構造体のうちのいくつかまたはすべてが、シリサイド遮断層に置き換えられてもよく、該シリサイド遮断層は、シリサイド形成を防止されることがなければその表面においてさまざまな領域をともに短絡することになるシリサイド形成を防止する。
一実施形態に応じて、ＮＬＤＭＯＳＦＥＴ２００は、ドレイン領域２３６と分離構造体との間に接続されるダイオード回路（たとえば、図１のダイオード回路１６０）をさらに含む。より詳細には、一実施形態において、ダイオード回路は、ショットキーコンタクト２４６（たとえば、基板上面２１２においてシリサイド形成される）とシンカ領域２２２の上面との間の金属−半導体接合から形成されるショットキーダイオードを含む。代替の実施形態では、ショットキーコンタクト２４６は側壁または基板上面２１２と同一の平面上に存在しない他の表面において形成されてもよい。一実施形態によれば、導電性相互接続がドレイン領域２３６、ショットキーコンタクト２４６およびドレイン端子２６６を電気的に結合する。ショットキーダイオードは、所望の降伏電圧（たとえば、用途に応じて通常の負の動作電圧の最小値よりも大きい、小さいまたは等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードは、約−０．３ボルト〜約−１４．０ボルトの範囲の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧が達成されてもよい。
図３は、一実施形態に応じた、図２のＮＬＤＭＯＳＦＥＴ２００の簡略化された回路図３００である。図２も参照すると、端子３６０（たとえば、端子２６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域２４０を介してボディ領域２３４に結合され）、端子３６２（たとえば、端子２６２）はＮ型ソース領域（たとえば、ソース領域２３８）に結合され、端子３６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）に結合され、端子３６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）に結合される。
一実施形態に応じて、かつ上述されるように、ＮＬＤＭＯＳＦＥＴはまた、ドレイン領域（たとえば、ドレイン領域２３６）とデバイスの分離構造体との間で電気的に結合されるショットキーダイオード３４６（たとえば、ショットキーコンタクト２４６とシンカ領域２２２との間の接合部）も含む。より具体的には、ショットキーダイオード３４６のアノードはドレイン領域に結合され、ショットキーダイオード３４６のカソードは分離構造体（たとえば、シンカ領域２２２とＮＢＬ２２０との組み合わせ）によって形成される。ノード３２０において、ダイオード３１４は、分離構造体と、基板における、デバイスのアクティブ領域内の部分（たとえば、基板２１０における、分離構造体の部分２１６）との間の接合部によって形成されるダイオードを表し、ダイオード３１６は、分離構造体と、基板における、分離構造体の外側の残りの部分との間の接合部によって形成されるダイオードを表す。
ドレイン電位が上昇される通常動作の間、ショットキーダイオード３４６は順方向にバイアスされる。したがって、分離構造体の電位は、ショットキー障壁における小さな順方向電圧降下のみを伴い、ドレイン領域の電位に密接に応じる。他方、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はショットキーダイオード３４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト）によって維持される。ドレイン電位が負になるとき分離構造体の電位を維持することによって、そうでなければドレインおよび分離構造体が単に短絡された場合に発生し得る基板へのキャリア注入が低減または除去されてもよく、したがって、隣接回路ブロックの破壊が回避される。
別の実施形態に応じて、ダイオード回路（たとえば、図１のダイオード回路１６０）は、ショットキーダイオードと直列の抵抗ネットワークを含んでもよい。たとえば、図４は、代替の実施形態に応じた、ショットキーダイオード４４６と直列の抵抗ネットワーク４１０を含むダイオード回路を有する図２のＮＬＤＭＯＳＦＥＴ２００の簡略化された回路図４００である。図３の実施形態と同様に、端子４６０（たとえば、端子２６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域２４０を介してボディ領域２３４に結合され）、端子４６２（たとえば、端子２６２）はＮ型ソース領域（たとえば、ソース領域２３８）に結合され、端子４６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）に結合され、端子４６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）に結合される。
ショットキーダイオード４４６（たとえば、ショットキーコンタクト２４６とシンカ領域２２２との間の接合部）および抵抗ネットワーク４１０は、ドレイン領域（たとえば、ドレイン領域２３６）とデバイスの分離構造体との間に電気的に直列に結合される。たとえば、抵抗ネットワーク４１０は多結晶シリコンから形成されてもよく、基板の上面の分離された領域の上に（たとえば、ＳＴＩ２５４の上に）位置してもよい。代替的には、抵抗ネットワーク４１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はショットキーダイオード４４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト）と直列の抵抗ネットワーク４１０にわたる電圧降下によって維持される。ショットキーダイオード４４６と抵抗ネットワーク４１０との組み合わせは、ショットキーダイオード４４６の構築においてより高い柔軟性をもたらしてもよい。加えて、ＮＬＤＭＯＳＦＥＴの完全性の維持において全体的に最適な結果を達成するために抵抗ネットワーク４１０の値を選択する際に、基板注入を低減しながら静電気放電（ＥＳＤ）のロバスト性が達成されてもよい。より具体的には、たとえば、ショットキーダイオード４４６の降伏が起きる状況において（たとえば、ＥＳＤストレス中に）、ショットキーダイオード４４６を流れる電流は、抵抗ネットワーク４１０によって該抵抗ネットワーク４１０の容量の範囲に制限され、したがって、ＥＳＤ事象がショットキーダイオード４４６に損傷を与え得る可能性が低減される。
また別の実施形態に応じて、ダイオード回路（たとえば、図１のダイオード回路１６０）は、ショットキーダイオードに並列な抵抗ネットワークを含んでもよい。たとえば、図５は、代替の実施形態に応じた、ショットキーダイオード５４６に並列な抵抗ネットワーク５１０を含むダイオード回路を有する図２のＮＬＤＭＯＳＦＥＴ２００の簡略化された回路図５００である。図２の実施形態と同様に、端子５６０（たとえば、端子２６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域２４０を介してボディ領域２３４に結合され）、端子５６２（たとえば、端子２６２）はＮ型ソース領域（たとえば、ソース領域２３８）に結合され、端子５６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）に結合され、端子５６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）に結合される。
ショットキーダイオード５４６（たとえば、ショットキーコンタクト２４６とシンカ領域２２２との間の接合部）および抵抗ネットワーク５１０は、ドレイン領域（たとえば、ドレイン領域２３６）とデバイスの分離構造体との間に電気的に並列に結合される。たとえば、抵抗ネットワーク５１０は多結晶シリコンから形成されてよく、基板の上面の分離された領域上に（たとえば、ＳＴＩ２５４上に）位置してもよい。代替的には、抵抗ネットワーク５１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はショットキーダイオード５４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト）と並列の抵抗ネットワーク５１０にわたる電圧降下によって維持される。図４に関連して説明されるダイオード回路のように、ショットキーダイオード５４６と抵抗ネットワーク５１０との組み合わせは、ショットキーダイオード５４６の構築においてより高い柔軟性をもたらしてもよい。加えて、抵抗ネットワーク５１０は、特定の状況において、分離構造体の電位をＮＬＤＭＯＳＦＥＴのドレイン電位により近い電位に維持するように機能してもよい。たとえば、ドレイン電位が降下しているとき（まだ正であるが）、分離構造体の電位は、ショットキーダイオード５４６の容量のみによって引き下げられ、これは十分である場合もあり、または十分でない場合もある。このような場合、抵抗ネットワーク５１０は、分離構造体の電位をドレイン電位に向けて放電するのに役立ち得る。ドレイン電位が負に遷移すると所定の少数キャリアの注入が加えられてもよいが、抵抗ネットワーク５１０はキャリア注入の量を制限し得る。
図４および図５に関連して説明される実施形態において、ダイオード回路（たとえば、図１のダイオード回路１６０）は、ショットキーダイオード（たとえば、ショットキーダイオード４４６、５４６）と、ショットキーダイオードと直列に結合される抵抗ネットワーク（抵抗ネットワーク４１０）またはショットキーダイオードと並列に結合される抵抗ネットワーク（抵抗ネットワーク５１０）のいずれかとを含む。別の代替の実施形態では、ダイオード回路は、直列結合抵抗ネットワーク構成および並列結合抵抗ネットワーク構成の両方によってもたらされ得る利点を実現するように、ショットキーダイオードと、該ショットキーダイオードと直列に結合される第１の抵抗ネットワークおよび並列に結合される第２の抵抗ネットワークの両方とを含んでもよい。
図２〜図５に関連して説明される実施形態において、ＮＬＤＭＯＳＦＥＴの一実施形態（たとえば、図１のＮＬＤＭＯＳＦＥＴ１１２）のドレイン領域および分離構造体を結合するダイオード回路（たとえば、図１のダイオード回路１６０）は、ショットキーダイオードを含む。他の実施形態に応じて、ＮＬＤＭＯＳＦＥＴの一実施形態のドレイン領域および分離構造体を結合するダイオード回路は、代わりに、ＰＮ接合ダイオードを含む（たとえば、ＰＮ接合（図６）またはポリシリコンダイオード（図７）のいずれかを含む）。たとえば、図６および図７は、ＰＮ接合ダイオードを含むダイオード回路（たとえば、図１のダイオード回路１６０）を各々有するＮＬＤＭＯＳＦＥＴ６００、７００（たとえば、図１のＮＬＤＭＯＳＦＥＴ１１２）の断面図である。ＮＬＤＭＯＳＦＥＴ６００、７００（図６、図７）の構造の多くは図２に関連して詳細に説明されるＮＬＤＭＯＳＦＥＴ２００の構造と同様である。簡潔にするように、同様の構造要素は下記には詳細には説明されず、図２に関連した説明が図６および図７にも等しく適用されるよう意図される。加えて、図６および図７の共通の要素を下記にともに説明し、これらのデバイス間の相違をその後説明する。
ＮＬＤＭＯＳＦＥＴ６００、７００は、基板上面６１２、７１２を有するＰ型半導体基板６１０、７１０（たとえば、図１に関連して説明されるＳＯＣ基板）においておよびその基板上に形成される。各ＮＬＤＭＯＳＦＥＴ６００、７００は、基板６１０、７１０において、ＮＬＤＭＯＳＦＥＴ６００、７００のアクティブ領域６３０、７３０に対応する部分６１６、７１６を実質的に取り囲む分離構造体を含む。分離構造体は、（基板上面６１２、７１２の下の所定の深さに位置する）ＮＢＬ６２０、７２０および基板上面６１２、７１２からＮＢＬ６２０、７２０の深さまで延びるＮ型シンカ領域６２２、７２２から形成される。ＮＬＤＭＯＳＦＥＴ６００、７００は、アクティブ領域６３０、７３０において形成されアクティブデバイスをさらに含む。一実施形態に応じて、アクティブデバイスは、Ｎ型ドリフト領域６３２、７３２と、Ｐ型ボディ領域６３４、７３４と、Ｎ型ドレイン領域６３６、７３６と、Ｎ型ソース領域６３８、７３８と、Ｐ型ボディコンタクト領域６４０、７４０と、ゲート電極６４２、７４２とを含む。導電性相互接続によって、ボディコンタクト領域６４０、７４０はボディコンタクト端子６６０、７６０に電気的に結合され、追加の導電性相互接続によってソース領域６３８、７３８はソース端子６６２、７６２に電気的に結合される。同様に、導電性相互接続はまた、ゲート電極６４２、７４２をゲート端子６６４、７６４に電気的に結合する。ＮＬＤＭＯＳＦＥＴ６００、７００は、ＳＴＩ構造体６５０、７５０、６５２、７５２、６５４、７５４をさらに含んでもよい。代替の実施形態では、ＳＴＩ構造体６５０、７５０、６５２、７５２、６５４および／または７５４のうちのいくつかまたはすべてが除外されてもよい。また他の代替の実施形態では、ＳＴＩ構造体のうちのいくつかまたはすべてが、シリサイド遮断層に置き換えられてもよい。
一実施形態に応じて、ＮＬＤＭＯＳＦＥＴ６００（図６）は、ドレイン領域６３６と分離構造体との間に接続されるＰＮ接合ダイオードを含むダイオード回路（たとえば、図１のダイオード回路１６０）をさらに含む。より詳細には、ＮＬＤＭＯＳＦＥＴ６００は、シンカ領域６２２内に延びるＰ型領域６４６をさらに含み、Ｐ型領域６４６はＰ型ボディ領域６３４よりも高濃度にドープされてもよい。Ｐ型領域６４６とシンカ領域６２２との間のＰＮ接合は、ダイオード回路のＰＮ接合ダイオードを形成する。一実施形態に応じて、導電性相互接続がドレイン領域６３６、Ｐ型領域６４６およびドレイン端子６６６を電気的に結合する。ＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の負の動作電圧の最小値よりも大きい、小さいまたは等しい降伏電圧）を提供するように設計されてもよい。たとえば、一実施形態では、ＰＮ接合ダイオードは、約−０．３ボルト〜約−１４．０ボルトの範囲の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧が達成されてもよい。
別の実施形態に応じて、ＮＬＤＭＯＳＦＥＴ７００（図７）は、ドレイン領域７３６と、シンカ領域７２２内に延びるＮ型領域７２４との間に接続される、ポリシリコンダイオード７４６を含むダイオード回路（たとえば、図１のダイオード回路１６０）をさらに含み、Ｎ型領域７２４は、シンカ領域７２２に対するオーミックコンタクトを提供するようにシンカ領域７２２よりも高濃度にドープされる。たとえば、ポリシリコンダイオード７４６は、ポリシリコンダイオード７４６の降伏電圧を定義する中性スペーサ領域によって分離されるＰ型領域およびＮ型領域から形成されてもよい。ポリシリコンダイオード７４６は、基板の上面の分離された領域において（たとえば、図示されるようにＳＴＩ７５４の上に）形成されてもよい。代替的には、ポリシリコンダイオード７４６は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。一実施形態では、ポリシリコンダイオード７４６は、通常の負の動作電圧の最低値よりも高い、低いまたは等しい、用途に応じた所望の逆方向降伏電圧を提供するように設計されてもよい（たとえば、約−０．３ボルト〜約−１４．０ボルトであるが、より小さいまたはより大きい降伏電圧が達成されてもよい）。一実施形態に応じて、導電性相互接続がドレイン領域７３６、ポリシリコンダイオード７４６のアノードおよびドレイン端子７６６を電気的に結合する。別の導電性相互接続は、基板上面７１２においてポリシリコンダイオード７４６のカソードをシンカ領域７２２に電気的に結合する。
図８は、一実施形態に応じた、図６および図７のＮＬＤＭＯＳＦＥＴ６００、７００の簡略化された回路図８００である。図６および図７も参照すると、端子８６０（たとえば、端子６６０、７６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域６４０、７４０を介してボディ領域６３４、７３４に結合され）、端子８６２（たとえば、端子６６２、７６２）はＮ型ソース領域（たとえば、ソース領域６３８、７３８）に結合され、端子８６４（たとえば、端子６６４、７６４）はゲート電極（たとえば、ゲート電極６４２、７４２）に結合され、端子６６６（たとえば、端子６６６、７６６）はドレイン領域（たとえば、ドレイン領域６３６、７３６）に結合される。
一実施形態に応じて、かつ上述されるように、ＮＬＤＭＯＳＦＥＴは、ドレイン領域（たとえば、ドレイン領域６３６、７３６）とデバイスの分離構造体との間に電気的に結合されるＰＮ接合ダイオード８４６（たとえば、Ｐ＋領域６４６とシンカ領域６２２との間に形成されるＰＮ接合ダイオードまたはポリシリコンダイオード７４６）も含む。より具体的には、ＰＮ接合ダイオード８４６のアノードはドレイン領域に結合され、ＰＮ接合ダイオード８４６のカソードは分離構造体（たとえば、シンカ領域６２２、７２２とＮＢＬ６２０、７２０との組み合わせ）によって形成される。ノード８２０において、ダイオード８１４は、分離構造体と、基板における、デバイスの分離構造体またはアクティブ領域内の部分（たとえば、基板６１０、７１０における、分離構造体内の部分６１６、７１６）との間の接合部によって形成されるダイオードを表し、ダイオード８１６は、分離構造体と、基板における、該分離構造体の外側の残りの部分との間の接合部によって形成されるダイオードを表す。
ドレイン電位が上昇される通常の動作の間、ＰＮ接合ダイオード８４６は順方向にバイアスされる。したがって、分離構造体の電位は、ＰＮ接合における比較的小さな順方向電圧降下を伴い、ドレイン領域の電位に密接に応じる。他方、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はＰＮ接合ダイオード８４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）によって維持される。図２に関連して既に説明された実施形態のように、ドレイン電位が負になるとき、分離構造体の電位を維持することによって、そうでなければドレインおよび分離構造体が単に短絡された場合に発生し得る基板へのキャリア注入が低減または除去されてもよく、したがって、隣接回路ブロックの破壊が回避される。
別の実施形態に応じて、ダイオード回路（たとえば、図１のダイオード回路１６０）は、ＰＮ接合ダイオードと直列の抵抗ネットワークを含んでもよい。たとえば、図９は、代替の実施形態に応じた、ＰＮ接合ダイオード９４６に直列な抵抗ネットワーク９１０を含むダイオード回路を有する図６、図７のＮＬＤＭＯＳＦＥＴ６００、７００の簡略化された回路図９００である。図８の実施形態と同様に、端子９６０（たとえば、端子６６０、７６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域６４０、７４０を介してボディ領域６３４、７３４に結合され）、端子９６２（たとえば、端子６６２、７６２）はＮ型ソース領域（たとえば、ソース領域６３８、７３８）に結合され、端子９６４（たとえば、端子６６４、７６４）はゲート電極（たとえば、ゲート電極６４２、７４２）に結合され、端子９６６（たとえば、端子６６６、７６６）はドレイン領域（たとえば、ドレイン領域６３６、７３６）に結合される。
ＰＮ接合ダイオード９４６（たとえば、Ｐ＋領域６４６とシンカ領域６２２との間に形成されるＰＮ接合ダイオードまたはポリシリコンダイオード７４６）および抵抗ネットワーク９１０は、ドレイン領域（たとえば、ドレイン領域６３６、７３６）とデバイスの分離構造体との間に電気的に直列に結合される。たとえば、抵抗ネットワーク９１０は多結晶シリコンから形成されてもよく、基板の上面の分離された領域上に（たとえば、ＳＴＩ６５４、７５４の上に）位置してもよい。代替的には、抵抗ネットワーク９１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はＰＮ接合ダイオード９４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）と直列の抵抗ネットワーク９１０にわたる電圧降下によって維持される。図４に関連して既に説明された実施形態のように、ＰＮ接合ダイオード９４６と抵抗ネットワーク９１０との組み合わせが、特定の有利な効果を提供してもよい。
また別の実施形態に応じて、ダイオード回路（たとえば、図１のダイオード回路１６０）は、ＰＮ接合ダイオードに並列な抵抗ネットワークを含んでもよい。たとえば、図１０は、代替の実施形態に応じて、ＰＮ接合ダイオード１０４６と並列の抵抗ネットワーク１０１０を含むダイオード回路を有する図６、図７のＮＬＤＭＯＳＦＥＴ６００、７００の簡略化された回路図１０００である。図８の実施形態と同様に、端子１０６０（たとえば、端子６６０、７６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域６４０、７４０を介してボディ領域６３４、７３４に結合され）、端子１０６２（たとえば、端子６６２、７６２）はＮ型ソース領域（たとえば、ソース領域６３８、７３８）に結合され、端子１０６４（たとえば、端子６６４、７６４）はゲート電極（たとえば、ゲート電極６４２、７４２）に結合され、端子１０６６（たとえば、端子６６６、７６６）はドレイン領域（たとえば、ドレイン領域６３６、７３６）に結合される。
ＰＮ接合ダイオード１０４６（たとえば、Ｐ＋領域６４６とシンカ領域６２２との間に形成されるＰＮ接合ダイオードまたはポリシリコンダイオード７４６）および抵抗ネットワーク１０１０は、ドレイン領域（たとえば、ドレイン領域６３６、７３６）とデバイスの分離構造体との間に電気的に並列に結合される。たとえば、抵抗ネットワーク１０１０は多結晶シリコンから形成されてもよく、基板の上面の分離された領域の上に（たとえば、ＳＴＩ６５４、７５４の上に）位置してもよい。代替的には、抵抗ネットワーク１０１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はＰＮ接合ダイオード１０４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）と並列の抵抗ネットワーク１０１０にわたる電圧降下によって維持される。図５に関連して既に説明された実施形態のように、ＰＮ接合ダイオード１０４６と抵抗ネットワーク１０１０との組み合わせが、特定の有利な効果を提供してもよい。
図９および図１０に関連して説明される実施形態において、ダイオード回路（たとえば、図１のダイオード回路１６０）は、ＰＮ接合ダイオード（たとえば、ＰＮ接合ダイオード９４６、１０４６）と、ＰＮ接合ダイオードに直列に結合される抵抗ネットワーク（抵抗ネットワーク９１０）またはＰＮ接合ダイオードに並列に結合される抵抗ネットワーク（抵抗ネットワーク１０１０）のいずれかとを含む。別の代替の実施形態では、ダイオード回路は、直列結合抵抗ネットワーク構成および並列結合抵抗ネットワーク構成の両方によってもたらされ得る利点を実現するように、ＰＮ接合ダイオードと、該ＰＮ接合ダイオードに直列に結合される第１の抵抗ネットワークおよび並列に結合される第２の抵抗ネットワークの両方とを含んでもよい。
図２〜図１０に関連して説明される実施形態において、ＮＬＤＭＯＳＦＥＴの一実施形態（たとえば、図１のＮＬＤＭＯＳＦＥＴ１１２）のドレイン領域および分離構造体を結合するダイオード回路（たとえば、図１のダイオード回路１６０）は、ショットキーダイオードまたはＰＮ接合ダイオードのいずれかを含む。他の実施形態に応じて、ＮＬＤＭＯＳＦＥＴの一実施形態のドレイン領域および分離構造体を結合するダイオード回路は、代わりに、１つまたは複数のショットキーダイオードと１つまたは複数のＰＮ接合ダイオードとの組み合わせを含む。たとえば、図１１および図１３は、１つまたは複数のショットキーダイオードと１つまたは複数のＰＮ接合ダイオードとの組み合わせを含むダイオード回路（たとえば、図１のダイオード回路１６０）を各々有するＮＬＤＭＯＳＦＥＴ１１００、１３００（たとえば、図１のＮＬＤＭＯＳＦＥＴ１１２）の断面図である。ここでも、ＮＬＤＭＯＳＦＥＴ１１００、１３００（図１１、図１３）の構造の多くは図２に関連して詳細に説明されるＮＬＤＭＯＳＦＥＴ２００の構造と同様である。簡潔にするように、同様の構造要素は下記には詳細には説明されず、図２に関連した説明が図１１および図１３にも等しく適用されるよう意図される。加えて、図１１および図１３の共通の要素を下記にともに説明し、これらのデバイス間の相違をその後説明する。
ＮＬＤＭＯＳＦＥＴ１１００、１３００は、基板上面１１１２、１３１２を有するＰ型半導体基板１１１０、１３１０（たとえば、図１に関連して説明されるＳＯＣ基板）においておよびその基板上に形成される。各ＮＬＤＭＯＳＦＥＴ１１００、１３００は、基板１１１０、１３１０において、ＮＬＤＭＯＳＦＥＴ１１００、１３００のアクティブ領域１１３０、１３３０と関連付けられる部分１１１６、１３１６を実質的に取り囲む分離構造体を含む。分離構造体は、（基板上面１１１２、１３１２の下の所定の深さに位置する）ＮＢＬ１１２０、１３２０および基板上面１１１２、１３１２からＮＢＬ１１２０、１３２０の深さまで延びるＮ型シンカ領域１１２２、１３２２から形成される。ＮＬＤＭＯＳＦＥＴ１１００、１３００は、アクティブ領域１１３０、１３３０において形成されるアクティブデバイスをさらに含む。一実施形態に応じて、アクティブデバイスは、Ｎ型ドリフト領域１１３２、１３３２と、Ｐ型ボディ領域１１３４、１３３４と、Ｎ型ドレイン領域１１３６、１３３６と、Ｎ型ソース領域１１３８、１３３８と、Ｐ型ボディコンタクト領域１１４０、１３４０と、ゲート電極１１４２、１３４２とを含む。導電性相互接続によって、ボディコンタクト領域１１４０、１３４０はボディコンタクト端子１１６０、１３６０に電気的に結合され、追加の導電性相互接続によってソース領域１１３８、１３３８はソース端子１１６２、１３６２に電気的に結合される。同様に、導電性相互接続はまた、ゲート電極１１４２、１３４２をゲート端子１１６４、１３６４に電気的に結合する。ＮＬＤＭＯＳＦＥＴ１１００、１３００は、ＳＴＩ構造体１１５０、１３５０、１１５２、１３５２、１１５４、１３５４をさらに含んでもよい。代替の実施形態では、ＳＴＩ構造体１１５０、１３５０、１１５２、１３５２、１１５４および／または１３５４のうちのいくつかまたはすべてが除外されてもよい。また他の代替の実施形態では、ＳＴＩ構造体のうちのいくつかまたはすべてが、シリサイド遮断層に置き換えられてもよい。
一実施形態に応じて、ＮＬＤＭＯＳＦＥＴ１１００（図１１）は、ドレイン領域１１３６と分離構造体との間に並列に接続されるショットキーダイオードとＰＮ接合ダイオードとの組み合わせを含むダイオード回路（たとえば、図１のダイオード回路１６０）をさらに含む。より詳細には、ダイオード回路は、ショットキーコンタクト１１４５（たとえば、基板上面１１１２においてシリサイド形成される）とシンカ領域１１２２の上面との間の金属−半導体接合から形成されるショットキーダイオードを含む。加えて、ＮＬＤＭＯＳＦＥＴ１１００は、シンカ領域１１２２内に延びるとともに部分的にシンカ領域１１２２にまたがるＰ型領域１１４６をさらに含み、Ｐ型領域１１４６は、Ｐ型ボディ領域１１３４よりも高濃度にドープされてもよい。Ｐ型領域１１４６とシンカ領域１１２２との間のＰＮ接合は、ダイオード回路のＰＮ接合ダイオードを形成する。基板表面１１１２において、ショットキーコンタクト１１４５は、Ｐ型領域１１４６の上面およびシンカ領域１１２２の上面の一部の両方に接触する。一実施形態に応じて、ショットキーダイオードと並べてＰＮダイオードを置くことによって、ショットキーダイオードの下でＰＮ接合がシリコンを使い尽くし、したがって、ショットキーダイオードにおける逆方向バイアスの漏れが低減される。
一実施形態に応じて、導電性相互接続によってドレイン領域１１３６、ショットキーコンタクト１１４５、Ｐ型領域１１４６およびドレイン端子１１６６は電気的に結合される。ショットキーダイオードおよびＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（すなわち、通常の負の動作電圧の最低値よりも大きい、小さいまたは等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードおよびＰＮ接合ダイオードは各々、約−０．３ボルト〜約−１４．０ボルトの範囲の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧が達成されてもよい。
図１２は、一実施形態に応じた、図１１のＮＬＤＭＯＳＦＥＴ１１００の簡略化された回路図１２００である。図１１も参照すると、端子１２６０（たとえば、端子１１６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域１１４０を介してボディ領域１１３４に結合され）、端子１２６２（たとえば、端子１１６２）はＮ型ソース領域（たとえば、ソース領域１１３８）に結合され、端子１２６４（たとえば、端子１１６４）はゲート電極（たとえば、ゲート電極１１４２）に結合され、端子１２６６（たとえば、端子１１６６）はドレイン領域（たとえば、ドレイン領域１１３６）に結合される。
一実施形態に応じて、かつ上述されるように、ＮＬＤＭＯＳＦＥＴは、ドレイン領域（たとえば、ドレイン領域１１３６）とデバイスの分離構造体との間に電気的に結合される、ＰＮ接合ダイオード１２４６（たとえば、Ｐ＋領域１１４６とシンカ領域１１２２との間に形成されるＰＮ接合ダイオード）に並列なショットキーダイオード１２４５（たとえば、ショットキーコンタクト１１４５とシンカ領域１１２２との間の接合部）も含む。一実施形態に応じて、かつ図１１に示されるように、ＰＮ接合ダイオード１２４６は、Ｐ＋領域１１４６とシンカ領域１１２２との間の接合部から成る。ショットキーダイオード１２４５およびＰＮ接合ダイオード１２４６のアノードはドレイン領域に結合され、ショットキーダイオード１２４５およびＰＮ接合ダイオード１２４６のカソードは分離構造体（たとえば、シンカ領域１１２２とＮＢＬ１１２０との組み合わせ）によって形成される。他の代替の実施形態では、図４、図５、図９および図１０に関連して既に説明されたように、ダイオード回路は、ショットキーダイオード１２４５とＰＮ接合ダイオード１２４６との組み合わせと直列および／または並列に結合される１つまたは複数の抵抗ネットワークを含んでもよい。
ノード１２２０において、ダイオード１２１４は、分離構造体と、基板における、デバイスのアクティブ領域内の部分（たとえば、基板１１１０における、分離構造体内の部分１１１６）との間の接合部によって形成されるダイオードを表し、ダイオード１２１６は、分離構造体と、基板における、該分離構造体の外側の残りの部分との間の接合部によって形成されるダイオードを表す。
一実施形態に応じて、ＮＬＤＭＯＳＦＥＴ１３００（図１３）は、ドレイン領域１３３６と分離構造体との間に並列に接続されるショットキーダイオードと「スプリット」ＰＮ接合ダイオードとの組み合わせを含むダイオード回路（たとえば、図１のダイオード回路１６０）を含む。より詳細には、ダイオード回路は、ショットキーコンタクト１３４５（たとえば、基板上面１３１２上においてシリサイド形成される）とシンカ領域１３２２の上面との間の金属−半導体接合から形成されるショットキーダイオードを含む。加えて、ＮＬＤＭＯＳＦＥＴ１３００は、シンカ領域１３２２内に延びるとともにシンカ領域１３２２の内壁（すなわち、アクティブ領域１３３０に最も近い壁）において部分的にシンカ領域１３２２をまたぐ第１のＰ型領域１３４６と、シンカ領域１３２２内に延びるとともにシンカ領域１３２２の外壁（すなわち、アクティブ領域１３３０から最も遠い壁）において部分的にシンカ領域１３２２をまたぐ第２のＰ型領域１３４７とをさらに含む。シンカ領域１３２２の一部分は、第１のＰ型領域１３４６と第２のＰ型領域１３４７との間において、基板上面１３１２に存在し、ショットキーコンタクト１３４５はシンカ領域１３２２の少なくとも該一部分と接触する。
Ｐ型領域１３４６、１３４７は、Ｐ型ボディ領域１３３４よりも高濃度にドープされてもよい。Ｐ型領域１３４６、１３４７とシンカ領域１３２２との間のＰＮ接合によって、ダイオード回路のＰＮ接合ダイオードは形成される。基板表面１３１２において、ショットキーコンタクト１３４５は、第１のＰ型領域１３４６および第２のＰ型領域１３４７の上面とシンカ領域１３２２の上面の一部分との両方に接触する。複数のＰ型領域１３４６、１３４７をともに近くに配置するとともにショットキー障壁を挟み込むことによって、Ｐ型領域１３４６、１３４７は、漏れ電流を制限するように逆方向バイアス下においてショットキー障壁領域を使い尽くすのに役立ち得る。
一実施形態に応じて、導電性相互接続がドレイン領域１３３６、ショットキーコンタクト１３４５、Ｐ型領域１３４６、１３４７およびドレイン端子１３６６を電気的に結合する。ショットキーダイオードおよびＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（すなわち、通常の負の動作電圧の最小値よりも大きい、小さいまたは等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードおよびＰＮ接合ダイオードは各々、約−０．３ボルト〜約−１４．０ボルトの範囲内の逆方向降伏電圧を提供するように設計されてもよく、より小さいまたはより大きい降伏電圧が達成されてもよい。
図１４は、一実施形態に応じた、図１３のＮＬＤＭＯＳＦＥＴ１３００の簡略化された回路図１４００である。図１３も参照すると、端子１４６０（たとえば、端子１３６０）はＰ型ボディ領域に結合され（たとえば、ボディコンタクト領域１３４０を介してボディ領域１３３４に結合され）、端子１４６２（たとえば、端子１３６２）はＮ型ソース領域（たとえば、ソース領域１３３８）に結合され、端子１４６４（たとえば、端子１３６４）はゲート電極（たとえば、ゲート電極１３４２）に結合され、端子１４６６（たとえば、端子１３６６）はドレイン領域（たとえば、ドレイン領域１３３６）に結合される。
一実施形態に応じて、かつ上述されるように、ＮＬＤＭＯＳＦＥＴは、ドレイン領域（たとえば、ドレイン領域１３３６）とデバイスの分離構造体との間に電気的に結合される、第１のＰＮ接合ダイオード１４４６および第２のＰＮ接合ダイオード１４４７（たとえば、Ｐ＋領域１３４６、１３４７とシンカ領域１３２２との間に形成されるＰＮ接合ダイオード）に並列なショットキーダイオード１４４５（たとえば、ショットキーコンタクト１３４５とシンカ領域１３２２との間の接合部）も含む。一実施形態に応じて、かつ図１３に示されるように、ＰＮ接合ダイオード１４４６、１４４７は、Ｐ＋領域１３４６、１３４７とシンカ領域１３２２との間の接合部から成る。ショットキーダイオード１４４５およびＰＮ接合ダイオード１４４６、１４４７のアノードはドレイン領域に結合され、ショットキーダイオード１４４５およびＰＮ接合ダイオード１４４６、１４４７のカソードは分離構造体（たとえば、シンカ領域１３２２とＮＢＬ１３２０との組み合わせ）によって形成される。他の代替の実施形態では、図４、図５、図９および図１０に関連して既に説明されたように、ダイオード回路は、ショットキーダイオード１４４５とＰＮ接合ダイオード１４４６、１４４７との組み合わせと直列および／または並列に結合される１つまたは複数の抵抗ネットワークを含んでもよい。
ノード１４２０において、ダイオード１４１４は、分離構造体と、基板における、デバイスのアクティブ領域内の部分（たとえば、基板１３１０における、分離構造体内の部分１３１６）との間の接合部によって形成されるダイオードを表し、ダイオード１４１６は、分離構造体と、基板における、分離構造体の外側の残りの部分との間の接合部によって形成されるダイオードを表す。
図１２および図１４の両方を参照すると、ドレイン電位が上昇される通常動作の間、ショットキーダイオード１２４５、１４４５およびＰＮ接合ダイオード（複数の場合もあり）１２４６、１４４６、１４４７は順方向にバイアスされ、ショットキーダイオード１２４５、１４４５はＰＮ接合ダイオード（複数の場合もあり）１２４６、１４４６、１４４７の順方向バイアスをクランプする。したがって、分離構造体の電位は、ショットキーダイオード１２４５、１４４５およびＰＮ接合ダイオード（複数の場合もあり）１２４６、１４４６、１４４７に関連付けられる比較的小さな順方向電圧降下を伴い、ドレイン領域の電位に密接に応じる。他方、ドレイン電位が負電圧に遷移するとき、分離構造体の電位はショットキーダイオード１２４５、１４４５および／またはＰＮ接合ダイオード（複数の場合もあり）１２４６、１４４６、１４４７の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）によって維持される。図２に関連して既に説明された実施形態のように、ドレイン電位が負になるとき、分離構造体の電位を維持することによって、そうでなければドレインおよび分離構造体が単に短絡された場合に発生し得る基板へのキャリア注入が低減または除去されてもよく、したがって、隣接回路ブロックの破壊が回避される。
既に説明されたように、上述されるＮＬＤＭＯＳＦＥＴの実施形態のさまざまな領域は、リング状構成を有してもよい。たとえば、シンカ領域（たとえば、図２、図６、図７、図１１、図１３のシンカ領域２２２、６２２、７２２、１１２２、１３２２）は、デバイスのアクティブ領域を実質的に取り囲むリング状構成を有してもよく、ショットキーおよびＰＮ接合ダイオードに関連付けられる対応するショットキーコンタクト（たとえば、図２、図１１、図１３のショットキーコンタクト２４６、１１４５、１３４５）および／またはＰ型領域（たとえば、図６、図１１、図１３のＰ型領域６４６、１１４６、１３４６、１３４７）もリング状構成を有してもよい。たとえば、図１５は、さまざまな実施形態に応じて、シンカ領域（図２、図６、図７、図１１、図１３のシンカ領域２２２、６２２、７２２、１１２２、１３２２）、ショットキーコンタクト（たとえば、図２、図１１、図１３のショットキーコンタクト２４６、１１４５、１３４５）またはシンカ領域全体にわたって延びるＰＮ接合ダイオードのＰ型領域（たとえば、図６のＰ型領域６４６）のリング状構成１５１０の簡略化された上面図である。図示されるように、シンカ領域、ショットキーコンタクト、またはＰ型領域は、デバイスのアクティブ領域１５２０を実質的に取り囲む。代替の実施形態では、シンカ領域、ショットキーコンタクトまたはＰ型領域は、デバイスのアクティブ領域１５２０を完全には取り囲まなくてもよい。たとえば、シンカ領域はデバイスのアクティブ領域１５２０を実質的に取り囲んでもよく、ショットキーコンタクトはシンカ領域の上面の一部分（または複数部分）のみと接触してもよい。同様に、Ｐ型領域は、シンカ領域の上面の一部分（または複数部分）のみの周りに存在してもよい。
上述されるように、いくつかの実施形態では、ＰＮ接合ダイオードのＰ型領域は、シンカ領域全体にわたって延びない（たとえば、図１１のＰ型領域１１４６）。このような実施形態では、シンカ領域、Ｐ型領域およびショットキーコンタクト（存在する場合）は、同心状に配置されてもよい。たとえば、図１６は、一実施形態に応じた、シンカ領域１６１０（たとえば、図１１のシンカ領域１１２２）およびシンカ領域全体にわたって延びないＰＮ接合ダイオードのＰ型領域１６１２（たとえば、図１１のＰ型領域１１４６）のリング状構成の簡略化された上面図である。ショットキーコンタクト（たとえば、図１１のショットキーコンタクト１１４５）は、同心状に配置されるシンカ領域１６１０およびＰ型領域１６１２の上に完全にまたは部分的に重なってもよい。図示されるように、シンカ領域およびＰ型領域は、デバイスのアクティブ領域１６２０を実質的に取り囲む。代替の実施形態では、シンカ領域および／またはＰ型領域は、デバイスのアクティブ領域１６２０を完全には取り囲まなくてもよい。たとえば、シンカ領域はデバイスのアクティブ領域１６２０を実質的に取り囲んでもよく、Ｐ型領域はシンカ領域の一部分（または複数部分）のみの周りに存在してもよい。
同じく上述されるように、他の実施形態では、２つのＰＮ接合ダイオードに関連付けられる２つのＰ型領域がシンカ領域の対向する両壁に含まれてもよく、Ｐ型領域はシンカ領域の全体にわたって延びない（たとえば、図１３のＰ型領域１３４６、１３４７）。このような他の実施形態でも、シンカ領域、Ｐ型領域およびショットキーコンタクト（存在する場合）は、同心状に配置されてもよい。たとえば、図１７は、一実施形態に応じて、シンカ領域１７１０（たとえば、図１３のシンカ領域１３２２）、第１のＰＮ接合ダイオードの第１のＰ型領域１７１２（たとえば、図１３のＰ型領域１３４６）および第２のＰＮ接合ダイオードの第２のＰ型領域１７１４（たとえば、図１３のＰ型領域１３４７）のリング状構成の簡略化された上面図である。ショットキーコンタクト（たとえば、図１３のショットキーコンタクト１３４５）は、同心状に配置されるシンカ領域１７１０およびＰ型領域１７１２、１７１４の上に完全にまたは部分的に重なってもよい。図示されるように、シンカ領域およびＰ型領域は、デバイスのアクティブ領域１７２０を実質的に取り囲む。代替の実施形態では、シンカ領域および／またはＰ型領域は、デバイスのアクティブ領域１７２０を完全に取り囲まなくてもよい。たとえば、シンカ領域はデバイスのアクティブ領域１７２０を実質的に取り囲んでもよく、Ｐ型領域の両方または一方はシンカ領域の一部（または複数部分）のみの周りに存在してもよい。
分離構造体（またはより具体的にはシンカ領域）と接触するショットキーコンタクトとＰＮ接合ダイオードとの組み合わせを含む、他の実施形態では、ショットキーコンタクトおよびＰＮ接合に関連付けられるＰ型領域は、リング状のシンカ領域の周りの交互の構成に置き換えられてもよい。たとえば、図１８は、別の代替の実施形態に応じた、デバイスのアクティブ領域１８２０を取り囲むリング状のシンカ領域の周りに交互の配列になるように構成されるショットキーコンタクト１８１０およびＰ型領域１８１２の構成の簡略化された上面図である。シンカ領域を使用して構築される、ショットキーダイオードおよび１つまたは複数のＰＮ接合ダイオードの両方を含む、図面に示され本明細書において説明されるすべての実施形態において、ＰＮダイオードのＰ型アノード領域は半導体表面と交差する必要はなく、物理的に１つまたは複数のより大きな接続領域を形成する必要もない。さまざまな実施形態において、ＰＮ接合ダイオードのＰ型アノード領域は、（たとえば、側壁コンタクトまたは埋め込み拡散を通じて）電気的にアクセスされ、ショットキーダイオードに直列および／または並列な組み合わせを形成するように接続されることが可能であれば十分である。
図１９は、さまざまな実施形態に応じた、たとえば、図２、図６、図７、図１１および図１３に示されるデバイスを形成するとともに、これらのデバイスをＳＯＣおよび誘導性負荷（たとえば、図１の誘導性負荷１３２）を有するシステム（たとえば、図１のシステム１００）に組み込むための方法を示す簡略化されたフローチャートである。ＳＯＣの製造に際し、標準的な半導体処理技法が採用されてもよく、簡潔にするために、それらの技法は本明細書において詳細に説明されない。 方法は、ブロック１９０２において、第１の導電型（たとえば、Ｐ型基板２１０、６１０、７１０、１１１０、１３１０）を有する基板（たとえば、ＳＯＣ基板）を提供することによって開始する。基板は、たとえば、ベース基板と、当該ベース基板に成長されるエピタキシャル層とを含んでもよい。その後、（たとえば、ドライバ回路に関連付けられる）アクティブデバイスが形成されてもよい（ブロック１９０４、１９０６、１９０８）。たとえば、ブロック１９０４において、分離構造体が基板内に形成されてもよい。既に詳細に説明されたように、分離構造体は、第２の導電型の埋め込み層（たとえば、ＮＢＬ２２０、６２０、７２０、１１２０、１３２０）と、基板上面から埋め込み層まで延びる第２の導電型のシンカ領域（たとえば、シンカ領域２２２、６２２、７２２、１１２２、１３２２）とを含んでもよい。埋め込み層とシンカ領域との組み合わせから形成される分離構造体は、デバイスのアクティブ領域（たとえば、アクティブ領域２３０、６３０、７３０、１１３０、１３３０）を実質的に取り囲んでもよい。ブロック１９０６において、アクティブデバイスがアクティブ領域において形成されてもよい。たとえば、アクティブ領域に形成されるアクティブデバイスは、既に説明されたように、第２の導電型のドリフト領域、第１の導電型のボディ領域、第２の導電型のドレイン領域、第２の導電型のソース領域、第１の導電型のボディコンタクト領域およびゲート電極（および対応するゲート絶縁体）を含んでもよい。
ブロック１９０８において、ダイオード回路（たとえば、図１のダイオード回路１６０）が形成され、デバイスのドレイン領域（たとえば、ドレイン領域２３６、６３６、７３６、１１３６、１３３６）と分離構造体（またはより具体的には、シンカ領域２２２、６２２、７２２、１１２２、１３２２のようなシンカ領域）との間において相互接続されてもよい。たとえば、図２〜図１８に関連して詳細に上述されるように、ダイオード回路の実施形態は、１つまたは複数のショットキーダイオード、ＰＮ接合ダイオードおよび抵抗ネットワークを含んでもよい。
ブロック１９０４、１９０６および１９０８と並行して実行されてもよいブロック１９１０において、「他のデバイス」が基板においておよび基板上に形成されてもよく、これは、ドライバ回路（たとえば、図１のドライバ回路１１０）に関連付けられる追加のデバイスおよびシステムオンチップ（ＳＯＣ）に関連付けられる追加のデバイス（たとえば、処理構成要素、メモリアレイおよび他の回路）を形成することを含む。ドライバ回路および他のＳＯＣ構成要素はブロック１９１２において相互接続されてもよく、ＳＯＣ基板はパッケージされてもよく、したがってＳＯＣの作製が完了する。ブロック１９１４において、ＳＯＣは、パッケージされているか否かにかかわらず、誘導性負荷（たとえば、図１の誘導性負荷１３２）を含むシステムなどのより大規模なシステムに組み込まれてもよく、方法は終了してもよい。
既に説明されたように、ブロック１９０４、１９０６および１９０８において形成されるデバイスは、さまざまな動作条件においてＳＯＣへの電流注入を低減または除去するように構成される。より詳細には、ドライバ回路の少なくとも１つのアクティブデバイスのドレイン領域と分離構造体との間にダイオード回路が結合される結果として、このようなダイオード回路が存在しない他のシステム（たとえば、ドレイン領域および分離構造体が単にともに短絡されるシステムにおける）と比較して、注入電流が低減されるか、または除去されてもよい。したがって、さまざまな実施形態は、著しく有利な結果をもたらし得る。
前述される詳細な説明において、少なくとも１つの例示的な実施形態を提示してきたが、特にデバイスタイプ、材料およびドーピングの選択に関して、膨大な数の変形形態が存在することが理解されるべきである。１つまたは複数の例示的な実施形態は例に過ぎず、実施形態の範囲、適用性または構成を限定することは決して意図されていないことが理解されるべきである。そうではなく、前述の詳細な説明は、説明された１つまたは複数の例示的な実施形態を実行するための有意義な指針を当業者に提供するものである。添付の特許請求の範囲に記載される本発明の主題の範囲およびその適法な均等物から逸脱することなく、要素の機能および構成におけるさまざまな変更を行うことができることが理解されるべきである。

Claims (19)

  1. 半導体デバイスであって、
    第１の導電型および基板上面を有する半導体基板と、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を含む、前記アクティブデバイスと、
    前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備え、前記ダイオード回路は、
    前記分離構造体と結合されるショットキーコンタクトから形成されるショットキーダイオードと、
    前記ショットキーダイオードに直列な抵抗ネットワークとを備える、半導体デバイス。
  2. 半導体デバイスであって、
    第１の導電型および基板上面を有する半導体基板と、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を含む、前記アクティブデバイスと、
    前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備え、前記ダイオード回路は、
    分離構造体と結合されるショットキーコンタクトから形成されるショットキーダイオードと、
    前記ショットキーダイオードに並列な抵抗ネットワークを備える、半導体デバイス。
  3. 半導体デバイスであって、
    第１の導電型および基板上面を有する半導体基板と、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を含む、前記アクティブデバイスと、
    前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備え、前記ダイオード回路は、
    分離構造体と結合されるショットキーコンタクトから形成されるショットキーダイオードと、
    前記ショットキーダイオードに直列な抵抗ネットワークと、
    前記ショットキーダイオードに並列な抵抗ネットワークとをさらに備える、半導体デバイス。
  4. 半導体デバイスであって、
    第１の導電型および基板上面を有する半導体基板と、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を含む、前記アクティブデバイスと、
    前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備え、前記ダイオード回路は、
    分離構造体と結合されるショットキーコンタクトから形成されるショットキーダイオードを備え、前記半導体デバイスは、
    前記シンカ領域内に延びるとともに部分的に該シンカ領域をまたぐ、前記第１の導電型のさらなる領域をさらに備え、前記ダイオード回路は、前記ショットキーダイオードと、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードとを含む、半導体デバイス。
  5. 半導体デバイスであって、
    第１の導電型および基板上面を有する半導体基板と、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を含む、前記アクティブデバイスと、
    前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備え、前記ダイオード回路は、
    分離構造体と結合されるショットキーコンタクトから形成されるショットキーダイオードを備え、前記半導体デバイスは、
    前記シンカ領域内に延びるとともに部分的に該シンカ領域の内壁において該シンカ領域をまたぐ前記第１の導電型の第１のさらなる領域と、
    前記シンカ領域内に延びるとともに部分的に該シンカ領域の外壁において該シンカ領域をまたぐ前記第１の導電型の第２のさらなる領域とをさらに備え、前記シンカ領域の一部分が、前記基板上面において前記第１のさらなる領域と前記第２のさらなる領域との間に存在し、前記ダイオード回路は前記ショットキーダイオードと、前記第１のさらなる領域と前記シンカ領域との間に形成される第１のＰＮ接合ダイオードと、前記第２のさらなる領域と前記シンカ領域との間に形成される第２のＰＮ接合ダイオードとを含む、半導体デバイス。
  6. 半導体デバイスであって、
    第１の導電型および基板上面を有する半導体基板と、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を含む、前記アクティブデバイスと、
    前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備え、前記ダイオード回路は、
    分離構造体と結合されるショットキーコンタクトから形成されるショットキーダイオードを備え、
    前記シンカ領域は、前記アクティブデバイスを実質的に取り囲むリングとして形成され、前記ショットキーコンタクトは、前記リングの第１の部分に位置付けられ、前記アクティブデバイスは、
    １つまたは複数の追加のショットキーコンタクトであって、前記第１の部分から、および互いから空間的に分離される、前記リングの複数の部分に位置付けられる前記追加のショットキーコンタクトと、
    前記シンカ領域の上面において前記基板上面から前記シンカ領域内へ延びる前記第１の導電型の複数のさらなる領域とをさらに備え、前記複数のさらなる領域は前記ショットキーコンタクトとの間に散在される、前記リングの他の部分に位置付けられる、半導体デバイス。
  7. 前記シンカ領域内に延びる前記第１の導電型のさらなる領域をさらに備え、前記ダイオード回路は、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードを含む、請求項１に記載の半導体デバイス。
  8. 前記ダイオード回路は、前記ドレイン領域と前記シンカ領域との間に相互接続される多結晶シリコンダイオードを含む、請求項１に記載の半導体デバイス。
  9. 前記アクティブデバイスは、
    前記アクティブデバイスの中央部分における第２の導電型のドリフト領域であって、前記基板上面から前記半導体基板内へ延びる、前記ドリフト領域と、
    前記基板上面から前記ドリフト領域内へ延びる前記ドレイン領域と、
    前記ドリフト領域と前記分離構造体との間において前記基板上面から前記半導体基板内へ延びる前記第１の導電型のボディ領域と、
    前記基板上面から前記ボディ領域内へ延びる前記第２の導電型のソース領域と
    前記ボディ領域における前記第１の導電型のボディコンタクト領域であって、前記ソース領域と前記分離構造体との間で前記基板上面から前記半導体基板内へ延びる前記ボディコンタクト領域を含む、請求項１に記載の半導体デバイス。
  10. ドライバ回路であって、
    第１の導電型および基板上面を有する半導体基板に形成される第１の横方向拡散金属酸化膜半導体電界効果トランジスタ（ＬＤＭＯＳＦＥＴ）であって、該第１のＬＤＭＯＳＦＥＴは、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を備える、アクティブデバイスと、
    前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備え、前記ダイオード回路は、
    ダイオードと、
    前記ダイオードに直列な抵抗ネットワークとを備える、ドライバ回路。
  11. 前記ダイオード回路は、
    分離構造体と結合されるショットキーコンタクトから形成されるショットキーダイオードを備える、請求項１０に記載のドライバ回路。
  12. 前記シンカ領域内に延びる前記第１の導電型のさらなる領域をさらに備え、前記ダイオード回路は、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードを含む、請求項１０に記載のドライバ回路。
  13. 前記ダイオード回路は、前記ドレイン領域と前記シンカ領域との間に相互接続される多結晶シリコンダイオードを含む、請求項１０に記載のドライバ回路。
  14. ドライバ回路であって、
    第１の導電型および基板上面を有する半導体基板に形成される第１の横方向拡散金属酸化膜半導体電界効果トランジスタ（ＬＤＭＯＳＦＥＴ）であって、該第１のＬＤＭＯＳＦＥＴは、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を備える、アクティブデバイスと、
    前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備え、前記ダイオード回路は、
    ダイオードと、
    前記ダイオードに並列な抵抗ネットワークとを備える、ドライバ回路。
  15. ドライバ回路であって、
    第１の導電型および基板上面を有する半導体基板に形成される第１の横方向拡散金属酸化膜半導体電界効果トランジスタ（ＬＤＭＯＳＦＥＴ）であって、該第１のＬＤＭＯＳＦＥＴは、
    前記基板上面の下の埋め込み層であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記埋め込み層と、
    前記基板上面と前記埋め込み層との間のシンカ領域であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、シンカ領域と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスであって、該アクティブデバイスは前記第２の導電型のドレイン領域を備える、アクティブデバイスと、
    前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路とを備え、前記ダイオード回路は、
    ダイオードと、
    前記ダイオードに直列な抵抗ネットワークと、
    前記ダイオードに並列な抵抗ネットワークとを備える、ドライバ回路。
  16. 半導体デバイスを形成するための方法であって、
    第１の導電型を有する半導体基板の基板上面の下に埋め込み層を形成する埋め込み層形成工程であって、該埋め込み層は前記第１の導電型と異なる第２の導電型を有する、前記工程と、
    前記基板上面と前記埋め込み層との間にシンカ領域を形成するシンカ領域形成工程であって、該シンカ領域は前記第２の導電型を有し、該シンカ領域および前記埋め込み層によって分離構造体が形成される、前記工程と、
    前記半導体基板において、前記分離構造体によって収容される該半導体基板の部分内に位置するアクティブデバイスを形成するアクティブデバイス形成工程であって、該アクティブデバイスは前記第２の導電型のドレイン領域を備える、前記工程と、
    前記分離構造体と前記ドレイン領域との間に接続されるダイオード回路を形成するダイオード回路形成工程とを含み、前記ダイオード回路は、前記分離構造体と結合されるショットキーコンタクトから形成されるショットキーダイオードと、前記ショットキーダイオードに直列な抵抗ネットワークとを備える、方法。
  17. 前記ダイオード回路形成工程は、
    前記分離構造体と結合されるショットキーコンタクトを形成する工程を含む、請求項１６に記載の方法。
  18. 前記ダイオード回路形成工程は、
    前記シンカ領域内に延びる前記第１の導電型のさらなる領域を形成する工程を含み、前記ダイオード回路は、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードを含む、請求項１６に記載の方法。
  19. 前記ダイオード回路形成工程は、
    前記ドレイン領域と前記シンカ領域との間に多結晶シリコンダイオードを形成するとともに相互接続する工程を含む、請求項１６に記載の方法。
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