KR102546879B1 - 필드 전극과 소스 전극 사이에 정류기 소자를 포함하는 트랜지스터 장치 - Google Patents

필드 전극과 소스 전극 사이에 정류기 소자를 포함하는 트랜지스터 장치 Download PDF

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게르하르드 노에바우어
마틴 포엘즐
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Abstract

트랜지스터 장치가 개시된다. 트랜지스터 장치는, 반도체 바디(100)에 드리프트 영역(11)과, 드리프트 영역(11)에 접하는 바디 영역(12)과, 바디 영역(12)에 의해 드리프트 영역(11)으로부터 분리된 소스 영역(13)과; 게이트 유전체(22)에 의해 바디 영역(12)으로부터 유전성 절연된 게이트 전극(21)과; 소스 영역(13)에 전기적으로 연결된 소스 전극(41)과; 필드 전극 유전체(32)에 의해 드리프트 영역(11)으로부터 유전성 절연된 적어도 하나의 필드 전극(31)과; 소스 전극(41)과 필드 전극(31) 사이에 결합된 정류기 소자(5)를 포함한다. 필드 전극(31) 및 필드 전극 유전체(32)는 반도체 바디(100)의 제 1 표면(101)으로부터 반도체 바디(100)로 연장되는 제 1 트렌치 내에 배열되고, 정류기 소자(5)는 소스 영역(13) 및 바디 영역(12) 중 적어도 하나에 인접한 정류기 영역(110)에서 제 1 트렌치에 포함된다.

Description

필드 전극과 소스 전극 사이에 정류기 소자를 포함하는 트랜지스터 장치{TRANSISTOR DEVICE WITH A RECTIFIER ELEMENT BETWEEN A FIELD ELECTRODE AND A SOURCE ELECTRODE}
본 발명은 일반적으로 트랜지스터 장치에 관한 것이고, 구체적으로는 필드 전극을 갖는 트랜지스터 장치에 관한 것이다.
MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)과 같은 트랜지스터 장치는 다양한 타입의 자동차, 산업, 가정용 또는 소비자 전자 애플리케이션에서 전자 스위치로서 널리 사용된다. 전자 스위치로 사용되는 트랜지스터 장치는 흔히 파워 트랜지스터 장치로 불리우며 수십 볼트와 수 킬로 볼트 사이의 전압 차단 기능을 제공한다. 파워 트랜지스터 장치의 설계에서 목표 중 하나는 주어진 전압 차단 능력 및 트랜지스터 장치의 주어진 영역에서 낮은 온-저항을 달성하는 것이다. "온-저항"은 트랜지스터 장치의 스위치 온 상태에서의 전기 저항이며, "전압 차단 능력"은 트랜지스터 장치가 스위치 오프 상태(오프 상태)에서 견딜 수 있는 전압 레벨이며, "영역"은 트랜지스터 장치가 집적된 반도체 바디의 영역이다.
MOSFET에서, 온-저항은 드리프트 영역의 길이 및 도핑 농도에 의해 주로 정의되며, 길이는 전류 흐름 방향으로의 드리프트 영역의 치수이다. 추가 조치가 취해지지 않는 한, 기본적으로 도핑 농도의 증가는 드리프트 영역의 지정 길이에서 온-저항의 감소로 이어지고, 또한 전압 차단 능력의 감소를 가져온다. 전압 차단 능력을 감소시키지 않고 도핑 농도를 증가시키는 한가지 방법은 드리프트 영역에 인접하고, 드리프트 영역으로부터 필드 전극 유전체에 의해 유전성 절연되며(dielectrically insulated), 소스 노드 및 게이트 노드 중 하나에 연결된 적어도 하나의 필드 전극을 구현하는 것이다. 오프 상태에 있는 적어도 하나의 필드 전극은 드리프트 영역 내의 이온화된 도펀트 원자에 역 전하를 제공하고, 따라서 드리프트 영역에서 전체 도펀트 전하의 몫을 "보상"한다.
필드 전극 유전체 및 드리프트 영역과 함께, 적어도 하나의 필드 전극은 트랜지스터 장치의 드레인 노드와 소스 노드 사이에 커패시터를 형성한다. 이러한 커패시터는 트랜지스터 장치가 스위치 오프될 때 충전되고 트랜지스터 장치가 스위치 온될 때 방전된다. 이러한 커패시터를 충전하면 드레인 노드와 소스 노드 사이에 전압 스파이크가 발생할 수 있다. 이러한 전압 스파이크는 전압 차단 기능보다 높을 수 있으므로 바람직하지 않다. 따라서, 필드 전극을 갖는 트랜지스터 장치(여기서 필드 전극, 필드 전극 유전체와 드리프트 영역에 의해 형성된 커패시터를 충전함으로써 유도되는 전압 피크가 발생하지 않거나 적어도 감소됨)를 제공할 필요가 있다.
하나의 예는 트랜지스터 장치에 관한 것이다. 트랜지스터 장치는 드리프트 영역, 드리프트 영역에 인접하는 바디 영역, 및 반도체 바디 내의 바디 영역에 의해 드리프트 영역으로부터 분리되는 소스 영역을 포함한다. 트랜지스터 장치는 게이트 유전체에 의해 바디 영역으로부터 유전성 절연된 게이트 전극, 소스 영역에 전기적으로 연결된 소스 전극, 필드 전극 유전체에 의해 드리프트 영역으로부터 유전성 절연된 적어도 하나의 필드 전극, 및 소스 전극과 필드 전극 사이에 결합된 정류기 소자를 더 포함한다. 필드 전극 및 필드 전극 유전체는 반도체 바디의 제 1 표면으로부터 반도체 바디로 연장하는 제 1 트렌치에 배열된다. 정류기 소자는 소스 영역 및 바디 영역 중 적어도 하나에 인접한 정류기 영역 내의 제 1 트렌치에 포함된다.
이하에서, 실시예를 도면을 참조하여 설명한다. 도면은 특정 원리를 설명하는 역할을 하므로 이러한 원리를 이해하는 데 필요한 측면만 나타낸다. 도면은 축척을 위한 것이 아니다. 도면에서 동일한 참조 부호는 동일한 특징을 나타낸다.
도 1은 드리프트 영역, 드리프트 영역에 인접한 필드 전극, 및 필드 전극과 소스 전극 사이에 결합되고 바디 영역 및 소스 영역에 인접한 정류기 영역에 집적된 정류기 소자를 갖는 트랜지스터 장치의 수직 단면도를 도시한다.
도 2는 도 1에 도시된 트랜지스터 장치의 변형 예를 나타낸다.
도 3은 도 1 및 도 2에 도시된 트랜지스터 장치의 회로도를 나타낸다.
도 4는 도 1에 도시된 타입의 복수의 장치 구조를 포함하는 트랜지스터 장치의 수직 단면도를 나타낸다.
도 5는 도 4에 도시된 타입의 트랜지스터 장치의 일 예의 수평 단면도를 나타낸다.
도 6은 도 4에 도시된 타입의 트랜지스터 장치의 또 다른 예의 수평 단면도를 나타낸다.
도 7은 소스 전극이 바디 영역에 어떻게 연결될 수 있는지에 대한 일례를 나타낸다.
도 8은 소스 전극이 바디 영역에 어떻게 연결될 수 있는지에 대한 또 다른 예를 나타낸다.
도 9는 저항기 및 바이폴라 다이오드(양자 모두 정류기 영역에 집적됨)로서 구현된 정류기 소자의 일례를 나타낸다.
도 10은 저항기 및 쇼트키 다이오드(양자 모두 정류기 영역에 집적됨)로서 구현된 정류기 소자의 일례를 나타낸다.
도 11은 저항기 및 바이폴라 다이오드(양자 모두 정류기 영역에 집적됨)로서 구현된 정류기 소자의 다른 예를 나타낸다.
도 12는 도 11에 도시된 타입의 트랜지스터 장치의 일례의 정류기 영역에 대한 횡단면도를 나타낸다.
도 13a 내지 13f는 트렌치에서 제 1 전극에 인접한 정류기 소자 및 저항기를 형성하는 방법의 일례를 나타낸다.
도 14a 및 도 14b는 도 13a 내지 도 13f에 도시된 방법의 변형 예를 나타낸다.
다음의 상세한 설명에서 첨부 도면이 참조된다. 도면은 설명의 일부를 형성하고 설명을 위해 본 발명이 어떻게 이용되고 구현될 수 있는지에 대한 예를 도시한다. 달리 구체적으로 언급되지 않는 한, 본원에 기술된 다양한 실시예의 특징은 서로 조합될 수 있음을 이해해야 한다.
도 1은 일례에 따른 트랜지스터 장치(1)의 수직 단면도를 도시한다. 트랜지스터 장치(1)는 제 1 표면(101)을 가진 반도체 바디(100)와, 반도체 바디(100) 내에 드리프트 영역(11), 소스 영역(13) 및 바디 영역(12)을 포함하며, 바디 영역(12)은 소스 영역(13)과 드리프트 영역(11) 사이에 배열된다. 반도체 바디(100)는 예를 들어 실리콘(Si) 또는 실리콘 카바이드(SiC)와 같은 단결정 반도체 재료를 포함한다. 도 1은 반도체 바디(100)의 수직 단면도, 즉 제 1 표면(101)에 수직인 단면(section plane)의 도면을 도시한다.
게이트 전극(21)은 바디 영역(12)에 인접하게 배치되고 바디 영역(12)으로부터 게이트 전극(22)에 의해 유전성 절연된다. 소스 영역(13) 및 바디 영역(12)은 제 1 표면(101)의 상부에 배치된 소스 전극(41)에 전기적으로 연결된다. 바디 영역(12)과 소스 전극(41) 사이의 전기적 연결부는 도 1에 개략적으로만 도시된다. 소스 전극(42)은 소스 단자(S)를 형성하거나 트랜지스터 장치(1)의 소스 단자(S)에 전기적으로 연결된다. 도 1에 도시된 예에서, 소스 전극(41)은 제 1 표면에 접한 임의의 섹션에서 소스 영역(13)과 접하는 것으로 도시된다. 그러나 이것은 단지 예일 뿐이다. 다른 예에 따르면, 유전체 층은 소스 전극(41)과 소스 영역(13) 사이에 배치될 수 있으며, 소스 전극(41)은 유전체 층을 통해 소스 영역까지 연장되는 적어도 비아 또는 콘택 플러그를 포함할 수 있다. 그러한 실시예의 일 예는 도 11을 참조하여 본 명세서에 이하에 추가로 설명된다.
도 1에 도시된 예에서, 게이트 전극(21)은 트렌치 전극으로서 구현되고, 이는 제 1 표면(101)으로부터 반도체 바디(100)로 연장되는 트렌치 내에 배열된 전극이다. 그러나, 이것은 단지 예일 뿐이다. 다른 예(도시되지 않음)에 따르면, 드리프트 영역(11)의 섹션이 제 1 표면(101)까지 연장되고, 게이트 전극은 반도체 바디의 표면(101)의 상부에 그리고 바디 영역에 인접하여 배치된 평평한 게이트 전극이고, 제 1 표면까지 연장되는 드리프트 영역의 섹션이다. 각각의 경우에, 게이트 전극은 소스 영역(13)과 드리프트 영역(11) 사이의 게이트 유전체(22)를 따라 바디(12) 영역 내의 도전 채널을 제어하는 역할을 한다.
도 1을 참조하면, 트랜지스터 장치는 드레인 단자(D)(도 1에 개략적으로만 도시됨)에 연결된 드레인 영역(14)을 더 포함한다. 드리프트 영역(11)은 드레인 영역(14)과 바디 영역(12) 사이에 배열된다. 드레인 영역(14)은 도 1에 도시된 것과 같이, 드리프트 영역(11)에 접할 수 있다. 추가 실시예(도시되지 않음)에 따라, 드리프트 영역(11)과 동일한 도핑 타입을 가지나 드리프트 영역(11)보다 더 고농도로 도핑되는 필드 스탑 영역(도시되지 않음)이 드리프트 영역(11)과 드레인 영역(14) 사이에 배열된다.
트랜지스터 장치(1)는 필드 전극(31) 및 필드 전극 유전체(32)를 갖는 필드 전극 구조(3)를 더 포함한다. 필드 전극(31)은 드리프트 영역(11)에 인접하고 필드 전극 유전체(32)에 의해 드리프트 영역(11)으로부터 유전성 절연된다. 필드 전극(31)은 도 1에 도시된 바와 같이, 소스 전극(41)에 전기적으로 결합된다. 선택적으로, (도 1에 도시되지 않은) 필드 전극(31)은 게이트 전극(21)에 전기적으로 결합된다. 필드 전극(31) 및 필드 전극 유전체(32)는 제 1 트렌치에 배열되고, 제 1 트렌치는 제 1 표면(101)으로부터 반도체 바디(100)로 연장한다. 도 1에 도시된 예에서, 필드 전극(31) 및 필드 전극 유전체(32)를 갖는 제 1 트렌치는 게이트 전극(21) 및 게이트 유전체(22)를 갖는 트렌치(이하에서 제 2 트렌치라 함)와 상이하다.
도 1을 참조하면, 정류기 소자(5)는 소스 전극(41)과 필드 전극(31) 사이에 연결된다. 도 1에는, 정류기 소자(5)의 회로 기호만이 도시되어 있으며, 단지 설명의 목적으로 정류기 소자(5)는 바이폴라 다이오드로서 도시된다. 정류기 소자(5)가 어떻게 구현될 수 있는지의 예는 이하에서 본 명세서에 추가로 설명된다. 정류기 소자는 필드 전극(31)과 소스 전극(41) 사이의 영역(110)에서 제 1 트렌치에 포함된다. 이러한 영역(110)은 이하에서 정류기 영역으로 지칭된다. 정류기 영역(110)은 소스 영역(13) 및 바디 영역(12) 중 적어도 하나에 인접하며, 도 1에 도시된 예에서, 정류기 영역은 소스 영역(13) 및 바디 영역 모두에 인접한다. "인접한"은 정류기 영역이 반도체 바디(100)의 횡 방향(lateral direction)으로 소스 영역(13) 및 바디 영역(12) 중 적어도 하나에 인접하는 것을 포함한다. "횡 방향"은 제 1 표면(101)에 평행한 방향이고 바디 영역(12)과 드레인 영역(14)이 서로 이격되는 방향에 수직이다. 바디 영역(12)과 드레인 영역(14)이 서로 이격되는 방향은 이하에서 수직 방향(z)으로 언급된다.
바디 영역(12)과 드리프트 영역(11)은 상보적 도핑 타입을 갖는 도핑된 반도체 영역이므로 바디 영역(12)과 드리프트 영역(11) 사이에 pn 접합이 형성된다. 도 1에 도시된 예에서, 이 pn 접합은 반도체 바디(100)의 수직 위치(z1)에 있고 본질적으로 반도체 바디(100)의 제 1 표면(101)에 평행이다. 일 예에 따르면, 도 1에 도시된 바와 같이, 정류기 영역(110)은 수직 방향(z)으로 pn 접합의 수직 위치(z1)를 넘어 연장하지 않으므로, 정류기 영역(110)은 드리프트 영역(11)에 인접하지 않는다. 즉, 정류기 영역(110)과 드리프트 영역(11)은 이 예에서는 중첩되지 않는다.
도 2는 도 1에 도시된 트랜지스터 장치의 변형 예를 도시한다. 이 예에서, 정류기 영역(110)은 수직인 방향으로, pn 접합의 위치를 넘어 연장되어, 정류기 영역(110)의 섹션이 드리프트 영역(11)에 인접하고 정류기 영역(110)과 드리프트 영역(11)이 중첩된다. 일 실시예에 따르면, pn 접합은 제 1 표면(101)으로부터 제 1 거리(d1)만큼 이격되고, 제 1 표면에서 볼 때 정류기 영역은 제 1 거리의 50 %보다 더 멀리 제 1 수직 위치를 넘어 연장하지 않는다. 즉, 정류기 영역(110)과 드리프트 영역이 겹치는 영역의 수직 길이(d2)는 제 1 표면(101)과 pn 접합 사이의 거리의 50 % 미만이다.
도 1 및 도 2를 참조하면, 선택적 저항 소자(6)는 소스 전극(41)과 게이트 전극(21) 중 하나와 필드 전극(31) 사이에 연결된다. 도 1 및 도 2에서, 저항 소자(6)는 회로 심볼을 사용하여 개략적으로만 도시된다. 저항 소자(6)가 구현될 수 있는 방법의 예가 하기에서 더 상세하게 설명된다. 일 실시예에 따르면, 저항 소자(6)는 정류기 소자와 함께 정류기 영역(110)에 집적된다.
트랜지스터 장치는 n-형 트랜지스터 장치 또는 p-형 트랜지스터 장치로 구현될 수 있다. n-형 트랜지스터 장치에서, 소스 영역(13) 및 드리프트 영역(11)은 n-도핑되고, 바디 영역(12)은 p-도핑된다. p-형 트랜지스터 장치에서, 소스 영역(13) 및 드리프트 영역(11)은 p-도핑되고 바디 영역(12)은 n-도핑된다. 트랜지스터 장치(1)는 강화(enhancement)(정상-오프) 트랜지스터 장치 또는 공핍(정상-온) 트랜지스터 장치로서 구현될 수 있다. 정상-오프(normally-off) 장치에서, 바디 영역(12)은 게이트 유전체(22)와 접한다(adjoin). 정상-온(normally-on) 장치에서, 소스 영역(13)과 동일한 도핑 타입의 채널 영역(15)(도 1 내지 도 3에서 점선으로 도시됨) 및 드리프트 영역(11)은 게이트 유전체(22)와 바디 영역(12) 사이에서 소스 영역(13)으로부터 드리프트 영역(11)까지 연장된다. 일 실시예에 따르면, 트랜지스터 장치는 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)로서 구현된다. MOSFET에서, 드레인 영역(14)은 드리프트 영역(11)과 동일한 도핑 타입을 갖는다. 드리프트 영역(11)의 도핑 농도(doping concentration)는 예를 들어 1E11 cm-3 내지 1E17 cm-3 사이에서 선택되고, 소스 영역(13) 및 드레인 영역(14)의 도핑 농도는 예를 들어 1E18 cm-3 내지 1E21 cm-3 사이에서 선택되며, 바디 영역(12)의 도핑 농도는, 예를 들면 1E15 cm-3 에서 1E18 cm-3 사이에서 선택된다.
전술한 타입의 트랜지스터 장치의 동작 원리가 이하에 설명된다. 설명을 목적으로, 트랜지스터 장치(1)는 n-형 강화 MOSFET인 것으로 가정한다. 이러한 n-형 강화 MOSFET의 회로 기호는 도 3에 도시되어 있다. 도 3을 참조하면, 트랜지스터 장치(1)는 트랜지스터 장치(1)의 부하 경로(드레인-소스 경로)(D-S)와 직렬로 연결된 전기 부하(Z)를 스위칭하기 위한 전자 스위치로서 사용된다고 추가로 가정된다. 동작 시에, 트랜지스터 장치(1) 및 부하(Z)를 갖는 직렬 회로는 양의 공급 전위(V+) 및 음의 공급 전위 또는 접지 전위(GND)에 대한 단자 사이에 연결된다.
트랜지스터 장치는 전압 제어형 트랜지스터 장치이며, 게이트 노드(G)와 소스 노드(S) 사이에 적절한 구동 전압(게이트-소스 전압)(VGS)을 인가함으로써 스위치 온 및 오프될 수 있다. 구동 전압(VGS)이 양이고 임계 전압 이상이면 스위치 온되고, 구동 전압(VGS)이 임계 전압보다 낮으면 스위치 오프된다. 트랜지스터 장치가 스위치 온될 때, 트랜지스터 장치(1)의 부하 경로 전압(드레인-소스 전압)(VDS)은 상대적으로 낮아서 공급 노드 사이에서 이용 가능한 대부분의 공급 전압이 부하(Z) 양단에서 강하된다. 그러나, 트랜지스터 장치(1)가 스위치 오프되고 차단되면, 전원 전압은 본질적으로 트랜지스터 장치(1)의 드레인-소스 경로(D-S) 양단에서 강하한다.
트랜지스터 장치(1)가 스위치 온되면, 게이트 유전체(22)를 따라 소스 영역(13)과 드리프트 영역(11) 사이의 바디 영역(12)에 전도성 채널이 존재하고, 이에 따라 이러한 단자(D, S) 사이에 전압이 인가될 때 드레인 및 소스 단자(D-S) 사이에 전류가 흐를 수 있다. 드레인 및 소스 단자(D, S) 사이에 전압이 인가될 때, 바디 영역(12)과 드리프트 영역(11) 사이의 pn 접합을 역 바이어스하고, 트랜지스터 장치가 오프되면, 공핍 영역(공간 전하 영역)은 pn 접합에서 시작하여 드리프트 영역(11)에서 확장한다. 공핍 영역의 폭은 pn 접합에 수직인 방향의 공핍 영역의 치수이며, pn 접합을 역 바이어스하는 전압에 의존하고, 여기서 역 바이어싱 전압이 증가함에 따라 공핍 영역의 폭이 증가한다. 공핍 영역 내에는, 드리프트 영역(11) 내에 이온화된 도펀트 원자가 존재한다. 드리프트 영역(11)이 n-도핑되는 경우 이들 이온화된 도펀트 원자는 양전하를 갖는다(그리고 드리프트 영역(11)이 p-도핑되는 경우에는 음전하를 가짐). 드리프트 영역(11)의 양전하에 대응하는 음전하가 바디 영역(12)에 위치한다. 필드 전극(31)이 소스 단자(S)(또는 게이트 단자(G))에 전기적으로 결합된다는 사실로 인해, 또한 장치가 오프 상태에 있을 때 소스 단자(S)(또는 게이트 단자(G))에서의 전위가 드리프트 영역(11)의 전위보다 낮다는 사실로 인해, 필드 전극(31)에 의해 음전하가 제공된다. 드리프트 영역(11) 내의 각각의 이온화된 도펀트 원자는 바디 영역(12) 또는 필드 전극(31)에서 대응하는 카운터 전하를 가지며, 필드 전극(31)에 의해 제공된 카운터 전하는 필드 전극이 없는 트랜지스터 장치보다 높은 도핑 농도를 갖는 트랜지스터 장치를 구현할 수 있게 하여 전압 차단 능력을 감소시키지 않으면서 온-저항을 감소시킬 수 있다.
그러나, 필드 전극 구조는 트랜지스터 장치의 드레인 노드(D)와 소스 노드(S) 사이에 유효한 커패시턴스인, 트랜지스터 장치의 드레인-소스 커패시턴스(CDS)를 증가시킨다. 이러한 드레인-소스 커패시턴스(CDS)는 도 3에 도시된 회로도에서 커패시터로 표현된다. 상술된 카운터 전하를 제공할 수 있기 위해서는, 트랜지스터 장치가 스위치 오프될 때 필드 전극(31)이 충전될 필요가 있고, 트랜지스터 장치가 스위치 온될 때 필드 전극(31)이 방전될 필요가 있다. 필드 전극(31)을 충전하는 것은 도 3에 도시된 드레인-소스 커패시턴스(CDS)를 충전하는 것과 동일하며, 필드 전극(31)을 방전하는 것은 드레인-소스 커패시턴스(CDS)를 방전하는 것과 동일하다.
트랜지스터 장치에서, 정류기 소자(5) 및 저항 소자(6)(이들의 회로 부호가 도 3에도 도시됨)는 소스 노드(S)와 필드 전극 구조(3)(이는 도 3에 드레인-소스 커패시턴스(CDS)로 표현됨) 사이에 연결되어, 저항 소자(6)는 충전을 제어(governs)하고, 정류기 소자(5)는 필드 전극 구조(3)의 방전을 제어한다. 즉, 필드 전극 구조(3)가 충전될 때 정류기 소자(5)가 역 바이어스되고 블로킹되도록 소스 노드(S)와 필드 전극 구조(3) 사이에 정류기 소자(5)가 연결되므로, 충전 전류가 저항 소자(6)를 통해 흐른다. 커패시터(CDS)를 충전하는 것은 커패시터(CDS) 상으로 흐르는 전류(ICDS)와 관련된다. 이 전류는 트랜지스터 장치가 스위치 오프된 직후에 제로에서 최대 전류 레벨로 급격히 증가할 수 있고, 필드 전극 구조(3)(드레인-소스 커패시턴스(CDS))가 충전됨에 따라 서서히 감소할 수 있다. 최대 전류 레벨(ICDS_MAX)은 주로 공급 노드 사이의 전압인 공급 전압(VSUP)을 저항기의 저항(R6)으로 나눈 것으로 주어진다.
Figure 112018073699715-pat00001
충전 전류(ICDS)의 최대 전류 레벨(ICDS_MAX)이 클수록, 트랜지스터 장치가 스위치 오프될 때 충전 전류의 변화(증가) dICDS/dt가 더 커진다. 충전 전류(ICDS)의 급격한 변화는 트랜지스터 장치의 드레인 노드(D)와 소스 노드(S) 사이의 전압의 기생 인덕턴스(도면에 미도시)에 의해 유도되는 전압 스파이크를 유발할 수 있다. 따라서, 일 실시예에 따르면, 저항 소자(6)는 충전 전류의 변화를 제한하기 위해 소정의 공급 전압(VSUP)에서의 최대 전류 레벨(ICDS_MAX)을 사전 정의된 임계치 아래로 제한하는 저항을 구비하도록 설계되어 전압 스파이크가 감소되게 한다. 또한, 저항은 드레인-소스 커패시턴스(CDS) 및 트랜지스터 장치와 부하(Z) 사이의 연결 라인의 라인 인덕턴스를 포함하는 기생 인덕턴스(Lp)를 포함하는 기생 공진 회로의 진동(oscillations)을 감쇠시키는 것을 도울 수 있다. 일례에 따르면, 저항기(6)는 저항기의 저항(R6)이 대략
Figure 112018073699715-pat00002
로 주어지도록 구현된다. 여기서 R6은 저항, Lp는 기생 인덕턴스, CDS는 드레인-소스 커패시턴스이고, c는 상수이다. 일례에 따르면, c는 0.5와 3 사이, 특히 0.9와 1.5 사이에서 선택된다.
트랜지스터 장치가 스위치 온하면 필드 전극 구조(3)(드레인-소스 커패시턴스(CDS))는 트랜지스터 장치의 전도성 드레인-소스 경로를 통해 방전된다. 이러한 동작 상태에서, 정류기 소자(5)는 순방향 바이어스되어 저항 소자(6)를 바이패스한다. 따라서, 저항 소자(6)는 장치가 스위치 오프될 때 필드 전극 구조(3)를 충전하는 속도를 늦추지만, 트랜지스터 장치가 오프 상태에서 온 상태로 전환될 때도 필드 전극 구조(3)를 방전하는 속도를 늦추지는 않는다. 따라서, 순방향 바이어스된 정류기 소자(5)를 통해, 트랜지스터 장치가 오프 상태에서 온 상태로 스위칭될 때 필드 전극 구조(3)가 신속하게 방전된다. 후자는 스위칭 손실을 감소시키는 관점에서 유리하다.
트랜지스터 장치는 트랜지스터 셀로 알려진 복수의 동일한 장치 구조를 포함할 수 있다. 각 트랜지스터 셀은 소스 영역(13), 바디 영역(12)의 섹션, 바디 영역(12)에 인접한 게이트 전극(21) 또는 게이트 전극(21)의 섹션, 드리프트 영역(11)의 섹션, 드레인 영역(14)과 필드 전극 구조(3)의 섹션 또는 드리프트 영역(11)에 인접한 필드 전극 구조의 섹션을 포함한다. 2 개 이상의 트랜지스터 셀은 하나의 게이트 전극(21)을 공유할 수 있고/있거나 2 개 이상의 트랜지스터 셀은 하나의 필드 전극 구조(3)를 공유할 수 있다. 도 1 및 도 2의 각각에서, 하나의 트랜지스터 셀의 단면도가 도시된다.
도 4는 수 개의 트랜지스터 셀을 갖는 트랜지스터 장치의 수직 단면도를 도시한다. 단지 예시를 목적으로, 도 4에 도시된 개개의 트랜지스터 셀은 정류기 영역(110)이 수직 방향(z)으로 pn 접합을 넘어 연장되지 않는 도 1에 도시된 형태의 트랜지스터 셀이다. 그러나, 도 2에 도시된 타입의 트랜지스터 셀이 또한 사용될 수 있다. 도 4에서, 참조 부호(10)는 이들 트랜지스터 셀 중 하나를 나타낸다. 각 트랜지스터 셀은 소스 영역(13)과 바디 영역(12)을 소스 전극(41)에 전기적으로 연결시킴으로써 병렬로 연결되며, 각 트랜지스터 셀은 소스 영역(13)의 섹션과 바디 영역(12)의 섹션을 포함하고, 게이트 전극(21)은 게이트 단자(G)에 전기적으로 연결된다(도 1에만 개략적으로 도시됨). 게이트 전극(21)과 게이트 단자(G) 사이의 연결은 도 1에만 개략적으로 도시되어 있다. 이러한 연결은 종래의 방식으로 구현될 수 있다. 또한, 각 트랜지스터 셀이 드레인 노드에 접속된 드리프트 영역(11)과 드레인 영역(14)을 공유한다는 점에서, 각 개별 트랜지스터 셀이 병렬로 연결된다. 도 1, 도 2 및 도 4에 도시된 예에서, 필드 전극 구조(3)는 드레인 영역(14)으로부터 이격된다. 다른 예(도시되지 않음)에 따르면, 필드 전극 구조(3)는 드레인 영역(14)으로 또는 그 내부로 확장한다.
도 5는 도 4에 도시된 타입의 트랜지스터 장치의 일례의 수평 단면도를 도시한다. 이 예에서, 필드 전극 구조(3) 및 이에 따라 필드 전극 구조(3)가 위치하는 제 1 트렌치는 각각 원주(침골(spicule) 또는 바늘)의 형상을 갖는다. 이러한 타입의 필드 전극 구조(3)는 다음과 같은 원주형(침골상(specular) 또는 바늘 모양) 필드 전극 구조(3)로 불린다. 일 실시예에 따르면, 기둥형 필드 전극 구조(3)에서, 임의의 횡 방향으로의 필드 전극 구조(3)의 치수는 수직 방향으로의 필드 전극 구조(3)의 치수보다 작다. 특히, 임의의 횡 방향의 필드 전극(31)의 치수는 수직 방향으로의 필드 전극(31)의 치수보다 작다. d3를 수직 방향의 필드 전극(31)의 치수로 하고, w1을 필드 전극(31)의 가장 큰 횡 방향 치수로 하면, 일례에 따라, d3/w1의 비는 2보다 크거나, 5보다 크거나, 10보다 크거나 심지어는 20보다 크다.
도 5에 도시된 예에서, 수평면에서 게이트 전극 구조(2)는 복수의 그리드 개구(이는 루프라고도 칭할 수 있음)를 갖는 그리드의 형상을 갖는다. 단지 예시의 목적으로, 게이트 전극 구조(2)는 도 5에 도시된 예에서 직사각형 그리드 개구를 갖는 그리드의 형상을 갖도록 도시된다. 이는 그러나 단지 예일 뿐이다. 6 각형 개구를 갖는 그리드 또는 임의의 다른 타입의 다각형 개구와 같은 임의의 다른 타입의 그리드 형상이 또한 구현될 수 있다. 도 5에 도시된 예에서, 그리드 형상의 게이트 전극 구조(2)의 복수의 그리드 개구 각각에서, 복수의 필드 전극 구조(3) 중 대응하는 하나가 배열된다. 그러나 이것은 단지 예일 뿐이다. 또 다른 예(도시되지 않음)에 따르면, 2 개 이상의 필드 전극 구조(3)가 이러한 그리드 개구 각각에 배치된다.
그리드형 게이트 전극 구조(20)를 갖는 트랜지스터 장치에서, 도 5에 도시된 바와 같이, 개개의 트랜지스터 셀에 의해 공유되는 하나의 게이트 전극 구조(2)가 존재한다. 하나의 트랜지스터 셀(10)의 윤곽이 도 5에 점선으로 도시되어 있다.
도 6은 도 4에 도시된 타입의 트랜지스터 장치의 다른 예에 대한 수평 단면도를 도시한다. 도 6에 도시된 예에서, 필드 전극 구조(3)는 반도체 바디의 하나의 수평 방향으로 연장된다. 이러한 맥락에서 "연장된다는 것"은 개별 필드 전극 구조의 길이(l1)가 폭(w1)보다 훨씬 큰 것을 의미한다. 일 실시예에 따르면, 비율(l1/w1)은 10보다 크거나, 20보다 크거나, 50보다 크거나, 심지어는 100보다 크다. 필드 전극 구조(3)와 마찬가지로, 이러한 예에서 게이트 전극 구조(2) 또한 연장되는 구조이다. 도 6에 도시된 바와 같이, 연장된 필드 전극 구조(3) 및 연장된 게이트 전극 구조(2)를 갖는 트랜지스터 장치에서, 2 개의 인접한 트랜지스터 셀(10)은 하나의 게이트 전극 구조(2)를 공유하고, 2 개의 인접한 트랜지스터 셀은 하나의 필드 전극 구조(3)를 공유한다. 하나의 트랜지스터 셀의 아웃라인이 도 6에 점선으로 도시된다.
위의 내용을 참조하면, 바디 영역(12)은 소스 전극(41)에 전기적으로 연결된다. 바디 영역(12)이 어떻게 소스 전극(41)에 연결될 수 있는지에 대한 두 개의 예가 도 7 및 도 8에 도시된다. 이들 도면 각각은 바디 영역(12)이 소스 전극(41)에 연결되는 트랜지스터 장치의 영역의 확대 단면도를 도시한다. 도 7에 도시된 예에서, 소스 전극(41)은 전기 전도성 플러그(42)를 포함하고, 이는 반도체 바디(100)의 수직 방향(z)으로, 바디 영역(12)을 향해 아래로 연장된다. 선택적으로, 바디 영역(12)은 바디 영역(12)의 다른 영역과 동일 도핑 타입을 가지나 이러한 다른 영역보다 더 고농도로 도핑된 콘택 영역(15)을 포함한다. 콘택 영역(15)은 콘택 플러그(42)에 접하여 콘택 플러그(42)와 바디 영역(12) 사이에 옴 콘택(ohmic contact)을 제공한다. 도 7에 도시된 예에서, 콘택 플러그(42)는 소스 영역(13)과 필드 전극 유전체(32) 모두와 결합하고, 정류기 영역(110)에 인접하여 반도체 바디의 제 1 표면(101)까지 연장된다. 선택적으로, 콘택 플러그(42)에 횡 방향으로 인접한 영역에서 소스 영역(13)과 소스 전극(41) 사이에 유전체 층(71)이 배치될 수 있다.
도 8에 도시된 예에서, 바디 영역(12)은, 소스 영역(13)에 인접하여 소스 전극(41)에 의해 접촉되는 표면(101)까지 연장하는 섹션을 포함한다. 선택적으로, 바디 영역(12)은 소스 전극(41)에 의해 접촉되는 그러한 영역에 전술한 타입의 콘택 영역(15)을 포함한다.
전술한 내용을 참조하여, 정류기 소자(5) 및 저항 소자(6)가 다양한 방식으로 구현될 수 있다. 정류기 소자(5) 및 저항 소자(6)가 정류기 영역(110)에서 어떻게 구현될 수 있는지에 대한 몇몇 예가 도 9 내지 도 12에 도시되고 다음에 설명된다.
도 9에 도시된 예에서, 필드 전극(31)은 제 1 도핑 타입의 반도체 재료를 포함한다. 일 예에 따르면, 반도체 재료는 폴리 실리콘과 같은 다결정 반도체 재료이다. 정류기 소자(5)는 필드 전극(31)의 도핑 타입에 상보적인 도핑 타입의 도핑 영역(51)을 포함하며, 정류기 소자(5)의 도핑 영역(51)은 필드 전극(31)과 접하여 도핑 영역(51) 및 필드 전극(31) 사이에 형성된다. 도핑된 영역(51)과 필드 전극(31) 사이의 pn 접합은 정류기 소자를 형성한다. 이 예에서, 정류기 소자는 애노드 영역을 형성하는 도핑된 영역(51) 및 캐소드 영역을 형성하는 필드 전극(31)을 갖는 바이폴라 다이오드이다. 일례에 따르면, 도핑 영역(51)은 필드 전극(31)과 동일한 타입의 반도체 재료를 포함하여, 일례에 따르면, 도핑 영역(51)은 폴리 실리콘을 포함한다. 도핑 영역(51)은 콘택 플러그(52)에 의해 소스 전극(41)에 전기적으로 (옴) 연결된다. 이러한 콘택 플러그(52)는 예를 들어, 금속과 같은 전기 도전성 재료 또는 고농도로 도핑된 다결정 반도체 재료(가령, 도핑 영역(51)과 동일한 도핑 타입을 가지나 더 고농도로 도핑된 폴리실리콘)를 포함한다.
도 9를 참조하면, 저항 소자(6)는 소스 전극(41)과 필드 전극(31) 사이에 연결된 저항성 영역(61)을 포함한다. 일 실시예에 따르면, 저항성 영역(61)은 필드 전극(31)과 동일한 도핑 타입을 가지나 필드 전극(31)보다 더 저농도로 도핑된 반도체 영역이다. 선택적으로, 저항성 영역(61)과 동일한 도핑 타입을 가지나 저항성 영역(61)보다 더 고농도로 도핑된 콘택 영역(62)은 저항성 영역(61)과 소스 전극(41) 사이에 배치된다. 이러한 콘택 영역(62)은 소스 전극(41)과 저항성 영역(61) 사이에 옴 콘택을 제공한다. 필드 전극(31)의 도핑 농도는, 예를 들면, 1E21 ㎝-3보다 높고, 콘택 영역의 도핑 농도는, 예를 들면, 5E18 cm-3 내지 1E19 cm-3의 범위에서 선택되고, 도 9에 도시된 예에서 바이폴라 다이오드의 애노드 영역을 형성하는 도핑된 영역(51)의 도핑 농도는 1E18 cm-3 내지 1E19 cm-3 의 범위에서 선택된다.
전술한 내용을 참조하면, 콘택 플러그(52)는 (a) 도핑 영역(애노드 영역)(51)과 동일한 도핑 타입의 도핑된 반도체 재료, 또는 (b) 금속(금속은 쇼트키 금속일 수 있음)을 포함한다. (a)의 경우에 콘택 플러그(52)와 저항성 영역(61) 사이에 pn 접합이 있고, (b)의 경우에는 콘택 플러그(52)와 저항성 영역(61) 사이에 쇼트키 접합이 있다. 이들 각각의 경우에서, 필드 전극(31)과 애노드 영역(51) 사이의 pn 접합이 역 바이어스되면 저항성 영역(61)과 콘택 플러그(52) 사이의 접합이 역 바이어스된다. 따라서, 전류가 저항성 영역(61)을 통해 흐르는 경우, 콘택 플러그(52)로의 교차 전류가 존재하지 않고 이에 따라 콘택 플러그(52)는 저항성 영역(61)을 바이패스하지 않는다.
도 10은 정류기 소자(5)를 도시하며, 이는 필드 전극(31) 및 저항성 영역(61)과 동일한 도핑 타입의 쇼트키 영역(54)으로 대체된다는 점에서 도 9에 도시된 정류기 소자(5)와는 다르다. 일례에 따르면, 쇼트키 영역(54)의 도핑 농도는 저항성 영역(61)의 도핑 농도와 동일하다. 쇼트키 영역(54)은 콘택 플러그(53)에 의해 소스 전극(41)에 전기적으로 (옴) 연결되고, 쇼트키 영역(54)과 콘택 플러그(53) 사이에는 쇼트키 콘택이 형성된다. 이러한 쇼트키 콘택은 정류기 소자(5)를 형성한다. 이 예에서, 정류기 소자는 쇼트키 다이오드이다. 콘택 플러그(53)는 쇼트키 영역(54)과의 쇼트키 콘택을 형성하기에 적합한 금속을 포함한다. 이러한 금속의 예는 티타늄(Ti), 티타늄 나이트라이드(TiN), 텅스텐(W), 티타늄-텅스텐 합금(TiW) 또는 몰리브덴(Mo)을 포함하나 이에 한정되는 것은 아니다. 이들 금속은 또한 도 7에 도시된 콘택 플러그(52)를 구현하는 데 사용될 수 있다. 저항 소자(6)는 도 9에 도시된 저항 소자(6)와 동일한 방식으로 구현될 수 있다.
도 9 및 도 10에 도시된 예에서, 바디 영역(12)과 소스 전극(41) 사이의 전기적 연결은 단지 개략적으로 도시된다. 이들 각각의 연결은 도 7 및 도 8을 참조하여 설명된 연결 중 임의의 연결에 의해 구현될 수 있다.
도 11은 다른 예에 따른 정류기 소자(5) 및 저항 소자(6)를 도시한다. 이 예에서, 저항 소자(6)는 필드 전극(31)과 소스 전극(41)의 콘택 플러그(42) 사이에 저항성 영역(61)을 포함한다. 이러한 예에서 필드 전극 유전체(32)는 저항성 영역(61)이 배치된 필드 플러그(42)와 필드 전극(31) 사이에 개구를 포함한다. 도 9 및 도 10에 도시된 예와는 달리, 횡 방향의 저항성 영역(61)은 필드 전극(31)과 소스 전극(41) 사이로 연장된다. 정류기 소자(5)는 도 9에 도시된 예에서와 같이 구현되며, 필드 전극(31)과 소스 전극(41) 사이의 다이오드 영역(51)을 포함한다. 콘택 플러그(52)는 선택적이며 생략될 수 있다. 도 11에 도시된 도핑 영역(51) 대신에, 도 10을 참조하여 설명한 바와 같은 쇼트키 영역이 사용될 수 있다. 도 11에 도시된 예에서, 콘택 플러그(42)는 저항기(6)의 저항성 영역(61)에 연결될 뿐만 아니라 소스 영역(13) 및 바디 영역(12)에도 연결된다. 이 예에서, 절연체는 반도체 바디의 제 1 표면과 소스 전극(41) 사이에 배열될 수 있다.
도 12는 도 11에 도시된 타입의 장치 및 바늘 형상의 필드 전극의 수평 단면도를 도시한다. 이러한 예에서, 소스 전극(41)은 바늘 형상의 필드 전극 구조 주위에 위치한 복수의 콘택 플러그(42)를 포함할 수 있으며, 저항성 영역(61)은 콘택 플러그(42) 각각과 필드 전극(31) 사이에 배치된다.
전술한 예 각각에서, 제 1 트렌치의 정류기 영역(110)에 정류기 소자(5) 및 저항 소자(6)가 집적된다. 이것에 의해, 정류기 소자(5) 및 저항 소자(6)를 공간 절약적인 방식으로 실현될 수 있다. 또한, 수 개의 필드 전극(31)을 갖는 예에서, 각각의 필드 전극(31)은 필드 전극(31)에 매우 근접한 대응하는 정류기 소자(5) 및 대응하는 저항 소자(6)를 구비하여, 필드 전극(31)과 저항 소자(6) 사이에 연결 라인이 존재하지 않도록 한다. 이들 연결 라인은 저항을 증가시킬 수 있고, 저항 소자가 배치되는 위치까지의 거리에 따라 상이한 트랜지스터 셀이 필드 전극 구조의 충전을 제어하는 상이한 저항을 가질 수 있는 효과를 나타낼 수 있다.
필드 전극(31)에 인접한 저항기(6) 및 정류기 소자(5)를 형성하기 위한 방법의 일례가 도 13a 내지 도 13f에 도시된다. 이러한 도면 각각은 필드 전극의 한 단면과 저항기(6) 및 정류기 소자(5)가 형성된 영역의 수직 단면도를 도시한다.
도 13a를 참조하면, 이 방법은 트렌치를 형성하는 단계, 잔류 트렌치가 남아있도록 트렌치의 측벽을 따라 필드 전극 유전체(32)를 형성하는 단계, 및 잔류 트렌치를 필드 전극 재료(31')로 충전하는 단계를 포함한다. 이러한 결과는 도 13a에 도시되어 있다.
도 13b를 참조하면, 이 방법은 필드 전극 유전체 내에 트렌치(111)를 형성하기 위해 필드 전극 재료(31')를 에치 백(etch back)하는 단계를 포함한다. 트렌치(111) 아래에 남아있는 필드 전극 재료(61')의 그러한 섹션은 필드 전극(31)을 형성한다.
도 13c를 참조하면, 이 방법은 필드 전극과 동일한 도핑 타입이나 더 낮은 농도로 도핑된 반도체 재료(61')로 트렌치(111)를 채우는 단계를 더 포함한다. 다음에서 저항성 영역 재료(61')로 지칭되는 이러한 반도체 재료(61')의 섹션은 최종 장치에서 저항성 영역(61)을 형성한다.
도 13d를 참조하면, 이 방법은 저항성 영역 재료(61')의 섹션이 적어도 하나의 횡 방향으로 트렌치에 인접하여 트렌치 아래에 반도체 바디(100)의 수직 방향으로 남아 있도록 저항성 영역 재료(61') 내에 트렌치(112)를 형성하는 단계를 더 포함한다. 도 13d에 도시된 예에서, 트렌치(112)는 필드 전극 유전체(32)에 접한다. 그러나, 이것은 단지 예시일 뿐이다. 필드 전극 유전체(32)로부터 이격되도록 트렌치(112)를 형성하는 것도 가능하다.
도 13e를 참조하면, 이 방법은 필드 전극(31) 및 저항성 영역(61)의 도핑 타입과 상보적인 도핑 타입의 도펀트 원자를 필드 전극(31)과 트렌치(112)의 바닥 사이의 저항성 영역 재료(61')의 섹션에 주입함으로써 다이오드 영역(애노드 영역)(51)을 형성하는 단계를 더 포함한다. 도펀트 원자의 주입은 임플란트 마스크(201)를 사용하는 임플란트 프로세스를 포함할 수 있다.
도 13f를 참조하면, 본 방법은 트렌치(112) 내에 콘택 플러그(52)를 형성하는 단계를 더 포함한다. 도 13f에 도시된 장치 구조는 정류기 소자가 바이폴라 다이오드인 도 9에 도시된 장치 구조이다. 도 14a 및 도 14b는 본 발명의 변형예를 나타내며, 이는 정류기 소자로서 쇼트키 다이오드를 형성하는 데 사용될 수 있다.
도 14a 및 도 14b에 도시된 방법은, 도 14a에 도시된 저항성 영역 재료(61')에 트렌치(112)를 형성 한 후에, 도 14b에 도시된 바와 같이, 쇼트키 금속의 콘택 플러그(53)가 트렌치(112)에 형성된다는 점에서 도 13a 내지 13f에 도시된 방법과 상이하다. 이러한 예에서, 콘택 플러그(53)와 필드 전극(31) 사이에 배치된 저항성 영역 재료(61')의 섹션은 쇼트키 영역(54)을 형성한다.
본 명세서에 전술한 트랜지스터 장치의 예는 다음과 관련된다.
실시예 1. 트랜지스터 장치는, 반도체 바디에, 드리프트 영역, 드리프트 영역에 접하는 바디 영역, 및 바디 영역에 의해 드리프트 영역으로부터 분리된 소스 영역; 게이트 유전체에 의해 바디 영역으로부터 유전성 절연된 게이트 전극; 소스 영역에 전기적으로 연결된 소스 전극; 필드 전극 유전체에 의해 드리프트 영역으로부터 유전성 절연된 적어도 하나의 필드 전극; 및 소스 전극과 필드 전극 사이에 결합된 정류기 소자를 포함하고, 필드 전극 및 필드 전극 유전체는 반도체 바디의 제 1 표면으로부터 반도체 바디 내로로 연장하는 제 1 트렌치에 배열되며, 정류기 소자는 소스 영역 및 바디 영역 중 적어도 하나에 인접한 정류기 영역에서 제 1 트렌치에 포함된다.
실시예 2. 실시예 1의 트랜지스터 장치에서, 제 1 트렌치는 원주(column) 형상을 가지며, 소스 영역 및 바디 영역은 반도체 바디의 수평면 내의 적어도 하나의 제 1 트렌치를 둘러싼다.
실시예 3. 실시예 1의 트랜지스터 장치에서, 제 1 트렌치는 2 개의 대향하는 길이 방향 측면을 갖는 길이 방향의 형상을 갖고, 소스 영역 및 바디 영역은 2 개의 대향하는 길이 방향 측면 각각에 인접한다.
실시예 4. 실시예 1 내지 3 중 하나의 트랜지스터 장치에서, 바디 영역과 드리프트 영역 사이에 형성된 pn 접합을 더 포함하고, pn 접합은 반도체 바디의 제 1 수직 위치에 배치된다.
실시예 5. 실시예 4의 트랜지스터 장치에서, 정류기 영역은 제 1 표면에서 볼 때, 제 1 수직 위치를 넘어 연장하지 않는다.
실시예 6. 실시예 4의 트랜지스터 장치에서, pn 접합이 제 1 표면으로부터 제 1 거리만큼 이격되고, 제 1 표면에서 볼 때, 정류기 영역은 제 1 거리의 50 %보다 더 멀리 제 1 수직 위치를 넘어 연장되지 않는다.
실시예 7. 이전 실시예 중 하나의 트랜지스터 장치에서, 게이트 전극 및 게이트 유전체는 반도체 바디의 적어도 하나의 횡 방향으로 제 1 트렌치로부터 이격된 제 2 트렌치에 배열된다.
실시예 8. 실시예 7의 트랜지스터 장치에서, 제 1 트렌치는 바늘 형상을 갖고, 제 2 트렌치는 제 1 트렌치를 둘러싼다.
실시예 9. 실시예 8의 트랜지스터 장치에서, 제 2 트렌치는 복수의 그리드 개구를 갖는 그리드 형상을 가지며, 트랜지스터 장치는 복수의 제 1 트렌치의 개개의 트렌치에 각각 배열된 복수의 필드 전극을 포함하고, 적어도 하나의 제 1 트렌치는 복수의 그리드 개구 각각에 배열된다.
실시예 10. 실시예 1 내지 9 중 하나의 트랜지스터 장치에서, 정류기 소자는 바이폴라 다이오드를 포함한다.
실시예 11. 실시예 10의 트랜지스터 장치에서, 필드 전극은 제 1 도핑 타입의 반도체 재료를 포함하고, 바이폴라 다이오드는 필드 전극과 제 1 도핑 타입과 상보적인 제 2 도핑 타입의 반도체 영역 사이에 pn 접합을 포함하며, 제 2 도핑 타입의 반도체 영역은 소스 전극에 결합된다.
실시예 12. 실시예 11의 트랜지스터 장치에서, 필드 전극의 반도체 재료는 다결정 반도체 재료이고, 제 2 도핑 타입의 반도체 영역은 다결정 반도체 영역이다.
실시예 13. 실시예 1 내지 9 중 하나의 트랜지스터 장치에서, 정류기 소자는 쇼트키 다이오드를 포함한다.
실시예 14. 실시예 10의 트랜지스터 장치에서, 필드 전극은 제 1 도핑 타입의 반도체 재료를 포함하며, 쇼트키 다이오드는 제 1 도핑 타입을 가지며 필드 전극의 반도체 재료보다 더 낮은 농도로 도핑된 쇼트키 영역 및 제 1 도핑 타입의 쇼트키 영역에 접한 쇼트키 금속을 포함하고, 제 1 도핑 타입의 쇼트키 영역은 필드 전극에 접하고, 쇼트키 금속은 소스 전극에 결합된다.
실시예 15. 실시예 14의 트랜지스터 장치에서, 필드 전극의 반도체 재료는 다결정 반도체 재료이고, 제 1 도핑 타입의 반도체 영역은 다결정 반도체 영역이다.
실시예 16. 이전 실시예 중 하나의 트랜지스터 장치에서, 소스 전극과 필드 전극 사이에 그리고 정류기 소자와 병렬로 결합된 저항기를 더 포함하며, 저항기는 정류기 영역에 포함된다.
실시예 17. 실시예 16의 트랜지스터 장치에서, 필드 전극은 제 1 도핑 타입의 반도체 재료를 포함하고, 저항기는 제 1 도핑 타입을 가지며 필드 전극의 반도체 재료보다 더 낮은 농도로 도핑된 반도체 영역을 포함하고, 제 1 도핑 타입의 반도체 영역은 소스 전극과 필드 전극 사이에 결합된다.
실시예 18. 실시예 17의 트랜지스터 장치에서, 제 1 도핑 타입의 반도체 영역은 반도체 바디의 수직 방향으로 소스 전극으로부터 필드 전극까지 연장한다.
실시예 19. 실시예 17의 트랜지스터 장치에서, 제 1 도핑 타입의 반도체 영역은 반도체 바디의 횡 방향으로 소스 전극의 플러그로부터 필드 전극으로 필드 전극 유전체를 통과하여 연장한다.

Claims (18)

  1. 트랜지스터 장치로서,
    반도체 바디에, 드리프트 영역, 상기 드리프트 영역에 접한 바디 영역, 및 상기 바디 영역에 의해 상기 드리프트 영역으로부터 분리된 소스 영역과,
    게이트 유전체에 의해 상기 바디 영역으로부터 유전성 절연된 게이트 전극과,
    상기 소스 영역에 전기적으로 연결된 소스 전극과,
    필드 전극 유전체에 의해 상기 반도체 바디로부터 유전성 절연된 적어도 하나의 필드 전극과,
    상기 소스 전극과 상기 필드 전극 사이에 결합된 정류기 소자와,
    상기 소스 전극과 상기 필드 전극 사이에, 상기 정류기 소자와 병렬로 연결된 저항기
    를 포함하되,
    상기 필드 전극 및 상기 필드 전극 유전체는 상기 반도체 바디의 제 1 표면으로부터 상기 반도체 바디 내로 연장되는 제 1 트렌치에 배열되며,
    상기 정류기 소자는 상기 소스 영역과 상기 바디 영역 중 적어도 하나에 인접한 정류기 영역에서 상기 제 1 트렌치에 포함되고,
    상기 저항기는 상기 정류기 영역에 포함되며,
    상기 필드 전극은 제 1 도핑 타입의 반도체 재료를 포함하고,
    상기 저항기는 상기 제 1 도핑 타입을 가지며 상기 필드 전극의 반도체 재료보다 더 저농도로 도핑된 반도체 영역을 포함하며,
    상기 제 1 도핑 타입의 반도체 영역은 상기 소스 전극과 상기 필드 전극 사이에 결합되는
    트랜지스터 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트렌치는 원주(column) 형상을 가지며,
    상기 소스 영역 및 상기 바디 영역은 상기 반도체 바디의 수평면에서 상기 제 1 트렌치를 둘러싸는
    트랜지스터 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트렌치는 2 개의 대향하는 길이 방향 측면을 갖는 세로로 긴(longitudinal) 형상을 가지며,
    상기 소스 영역 및 상기 바디 영역은 상기 2 개의 대향하는 측면 각각에 인접하는
    트랜지스터 장치.
  4. 제 1 항에 있어서,
    상기 바디 영역과 상기 드리프트 영역 사이에 형성된 pn 접합이 상기 반도체 바디의 제 1 수직 위치에 배치되는
    트랜지스터 장치.
  5. 제 4 항에 있어서,
    상기 제 1 표면에서 볼 때, 상기 정류기 영역은 상기 제 1 수직 위치를 넘어 연장되지 않는
    트랜지스터 장치.
  6. 제 4 항에 있어서,
    상기 pn 접합은 상기 제 1 표면으로부터 제 1 거리만큼 이격되어 있고,
    상기 제 1 표면에서 볼 때, 상기 정류기 영역은 상기 제 1 거리의 50%보다 더 멀리 상기 제 1 수직 위치를 넘어 연장되지 않는
    트랜지스터 장치.
  7. 제 1 항에 있어서,
    상기 게이트 전극 및 상기 게이트 유전체는 상기 반도체 바디의 적어도 하나의 횡 방향으로(in at least one lateral direction) 상기 제 1 트렌치로부터 이격된 제 2 트렌치에 배열되는
    트랜지스터 장치.
  8. 제 7 항에 있어서,
    상기 제 1 트렌치는 원주 형상을 가지며,
    상기 제 2 트렌치는 상기 제 1 트렌치를 둘러싸는
    트랜지스터 장치.
  9. 제 8 항에 있어서,
    상기 제 2 트렌치는 복수의 그리드 개구를 갖는 그리드 형상이며,
    상기 트랜지스터 장치는 복수의 제 1 트렌치의 개개의 트렌치에 각각 배열되는 복수의 필드 전극을 포함하고,
    적어도 하나의 제 1 트렌치는 복수의 그리드 개구 각각에 배열되는
    트랜지스터 장치.
  10. 제 1 항에 있어서,
    상기 정류기 소자는 바이폴라 다이오드를 포함하는
    트랜지스터 장치.
  11. 제 10 항에 있어서,
    상기 바이폴라 다이오드는 상기 필드 전극과 상기 제 1 도핑 타입과 상보적인 제 2 도핑 타입의 반도체 영역 사이에 pn 접합을 포함하며,
    상기 제 2 도핑 타입의 상기 반도체 영역은 상기 소스 전극에 결합되는
    트랜지스터 장치.
  12. 제 1 항에 있어서,
    상기 정류기 소자는 쇼트키 다이오드를 포함하는
    트랜지스터 장치.
  13. 제 12 항에 있어서,
    상기 쇼트키 다이오드는, 상기 제 1 도핑 타입을 가지며 상기 필드 전극의 상기 반도체 재료보다 더 저농도로 도핑된 쇼트키 영역 및 상기 제 1 도핑 타입의 반도체 영역에 접하는 쇼트키 금속을 포함하고,
    상기 제 1 도핑 타입의 제 1 쇼트키 영역은 상기 필드 전극에 접하며,
    상기 쇼트키 금속은 상기 소스 전극에 결합되는
    트랜지스터 장치.
  14. 제 1 항에 있어서,
    상기 정류기 소자는 상기 제 1 도핑 타입에 상보적인 제 2 도핑 타입의 반도체 영역을 포함하고, 상기 제 2 도핑 타입의 반도체 영역은 상기 제 1 전극에 인접하여 상기 제 2 도핑 타입의 반도체 영역과 상기 필드 전극 사이에 pn 접합이 형성되는
    트랜지스터 장치.
  15. 제 1 항에 있어서,
    상기 필드 전극은 n 타입 폴리 실리콘을 포함하고, 상기 정류기 소자는 상기 n 타입 폴리 실리콘에 인접한 p 타입 폴리 실리콘을 포함하는
    트랜지스터 장치.
  16. 트랜지스터 장치를 제조하는 방법으로서,
    반도체 바디에, 드리프트 영역, 상기 드리프트 영역에 접한 바디 영역, 및 상기 바디 영역에 의해 상기 드리프트 영역으로부터 분리된 소스 영역을 형성하는 단계와,
    게이트 유전체에 의해 상기 바디 영역으로부터 유전성 절연된 게이트 전극을 형성하는 단계와,
    상기 소스 영역에 전기적으로 연결된 소스 전극을 형성하는 단계와,
    상기 반도체 바디의 제 1 표면으로부터 상기 반도체 바디 내로 연장되는 제 1 트렌치에, 필드 전극 유전체에 의해 상기 반도체 바디로부터 유전성 절연된 적어도 하나의 필드 전극을 형성하는 단계와,
    상기 소스 영역과 상기 바디 영역 중 적어도 하나에 인접한 정류기 영역에서 상기 제 1 트렌치에 정류기 소자를 포함시키는 단계 - 상기 정류기 소자는 상기 소스 전극과 상기 필드 전극 사이에 결합됨 - 와,
    상기 정류기 영역에 저항기를 포함시키는 단계 - 상기 저항기는 상기 소스 전극과 상기 필드 전극 사이에 상기 정류기 소자와 병렬로 결합됨 -
    를 포함하되,
    상기 필드 전극은 제 1 도핑 타입의 반도체 재료를 포함하고,
    상기 저항기는 상기 제 1 도핑 타입을 가지며 상기 필드 전극의 반도체 재료보다 더 저농도로 도핑된 반도체 영역을 포함하며,
    상기 제 1 도핑 타입의 반도체 영역은 상기 소스 전극과 상기 필드 전극 사이에 결합되는
    트랜지스터 장치 제조 방법.
  17. 제 16 항에 있어서,
    상기 정류기 소자는 상기 제 1 도핑 타입에 상보적인 제 2 도핑 타입의 반도체 영역을 포함하고, 상기 제 2 도핑 타입의 반도체 영역은 상기 제 1 전극에 인접하여 상기 제 2 도핑 타입의 반도체 영역과 상기 필드 전극 사이에 pn 접합이 형성되는
    트랜지스터 장치 제조 방법.
  18. 제 16 항에 있어서,
    상기 필드 전극은 n 타입 폴리 실리콘을 포함하고, 상기 정류기 소자는 상기 n 타입 폴리 실리콘에 인접한 p 타입 폴리 실리콘을 포함하는
    트랜지스터 장치 제조 방법.
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