KR100985373B1 - 드레인 확장형 ｍｏｓ 트랜지스터 및 그 반도체 장치 제조방법 - Google Patents
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Abstract
확장 드레인(108, 156)이 제2 매립층(130)에 의해 제1 매립층(120)으로부터 분리되어 있는 하이측 확장 드레인 MOS 드라이버 트랜지스터(T2)가 제공되며, 내부 또는 외부 다이오드(148)가 제1 매립층(120)과 확장 드레인(108, 156) 사이에 연결되어 브레이크다운 전압을 증가시킨다.
드레인 확장형 MOS 트랜지스터, 하이측 드라이버, 브레이크다운 전압
Description
본 발명은 일반적으로 반도체 장치에 관한 것이고, 더 상세하게는 드레인 확장형 MOS 트랜지스터 장치 및 그것의 제조 방법에 관한 것이다.
전력용 반도체 제품은 고전력 스위칭 응용을 위해, LDMOS(lateral diffused MOS) 장치, RESURF(REduced SURface Field) 트랜지스터와 같은 N 또는 P 채널 드레인 확장형 금속 산화물 반도체(DEMOS) 트랜지스터 장치를 이용하여 제조되는 경우가 많다. DEMOS 장치는 유리하게도, 높은 전류를 다루는 능력, 비교적 낮은 드레인-소스 온-상태 저항(drain-to-source on-state resistance, Rdson) 및 전압 브레이크다운 고장을 겪지 않고서 높은 블로킹 전압을 견디는 능력을, 단채널 동작에 결합한다. 전형적으로, 브레이크다운 전압은 게이트와 소스가 함께 단락된 상태에서 드레인-소스 브레이크다운 전압(BVdss)으로서 측정되며, 여기에서 DEMOS 장치 설계는 브레이크다운 전압 BVdss와 Rdson 간에 상충관계를 갖는 경우가 많다. 성능 상의 이점에 더하여, DEMOS 장치 제조는 CMOS 프로세스 흐름에 통합하기가 비교적 쉬워서, 논리 회로, 저전력 아날로그 회로 또는 기타 회로도 함께 단일의 집적 회로(IC) 내에 제조되는 장치들에서의 사용이 용이하다.
N-채널 드레인 확장형 트랜지스터(DENMOS)는 종종 내부에 p웰(p-바디라고 불리우기도 함)이 형성된 n웰 내에 형성되는 비대칭 장치이다. n형 소스가 p웰 내에 형성되며, p웰은 소스와 확장된 n형 드레인 사이에 p형 채널 영역을 포함한다. 확장형 드레인은 전형적으로 n웰 내에 이식(implant)된 n형 드레인, 및 채널 영역과 드레인 사이에서 확장되는 n웰 내의 드리프트 영역을 포함한다. 드레인측에서의 저농도 n형 도핑은 높은 블로킹 전압 능력을 갖는 큰 공핍층을 제공하며, p웰은 전형적으로 p웰이 플로팅하는 것을 방지하기 위해 p형 백게이트 접속에 의해 소스에 접속되고, 그에 의해 장치 임계 전압(Vt)이 안정화된다. 장치의 드레인 영역은 채널로부터 이격되어(예를 들어 확장되어), 그들 사이의 n형 반도체 재료 내에 드리프트 영역 또는 드레인 확장부가 제공되게 된다. 동작에서, 드레인과 채널의 간격은 전계의 범위를 넓히고, 그에 의해 장치의 브레이크다운 전압 정격을 증가시킨다 (즉, 더 높은 BVdss). 그러나, 드레인 확장은 드레인-소스 전류 경로의 저항(Rdson)을 증가시키며, 그에 의해 DEMOS 장치 설계는 높은 브레이크다운 전압 BVdss와 낮은 Rdson 간에 상충관계를 포함하는 경우가 많다.
DEMOS 장치들은 높은 블로킹 전압 및 높은 전류 운반 능력을 필요로 하는 전력 스위칭 응용들, 특히 솔레노이드 또는 기타 유도성 부하가 구동되어야 하는 곳에서 널리 사용되어 왔다. 한가지 흔한 구성에서, 부하를 구동하기 위하여 2개 또는 4개의 n채널 DEMOS 장치들이 반(half) 또는 전(full) "H-브리지" 회로로서 구성된다. 반 H-브리지 구성에서는, 2개의 DEMOS 트랜지스터가 전원 VCC 및 접지 사이에 직렬로 연결되고, 그 2개의 트랜지스터 사이의 중간 노드로부터 접지로 부하가 연결된다. 이러한 구성에서, 중간 노드와 접지 사이의 트랜지스터는 "로우측(low-side)" 트랜지스터라고 칭해지고, 다른 트랜지스터는 "하이측(high-side)" 트랜지스터이며, 트랜지스터들은 부하에 전류를 제공하기 위하여 교대로 활성화된다. 전 H-브리지 드라이버 회로에서는, 2개의 하이측 드라이버 및 2개의 로우측 드라이버가 제공되며, 부하는 2개의 중간 노드 사이에 연결된다.
동작에서, 하이측 DEMOS는 전원에 연결된 드레인 및 부하에 연결된 소스를 갖는다. "온" 상태에서, 하이측 드라이버는 전원으로부터 부하로 전류를 전도하며, 소스는 본질적으로 전원 전압으로 풀업된다. 전형적인 DEMOS 장치는 에피택셜 실리콘층이 그 위에 형성되어 있는 p-도핑된 실리콘 기판을 갖는 웨이퍼에 제조되며, 기판은 접지되고, 트랜지스터의 소스, 드레인 및 채널(예를 들어, n웰 및 p웰 포함)은 에피택셜 실리콘 내에 형셩된다. 그러므로, 하이측 DEMOS 장치에 대한 온 상태에서, p웰과 기판 간의 펀치-쓰루 전류를 방지하기 위하여, 소스를 둘러싸는 p웰은 그 아래에 있는 접지된 p형 기판으로부터 분리되는 것이 바람직하다. n웰이 p웰 아래에 확장될 수 있긴 하지만, n웰은 전형적으로 저농도로만 도핑되며, 따라서 소스로부터 기판으로의 온-상태 펀치-쓰루 전류에 대한 적절한 장벽은 제공하지 않는다. 따라서, n웰을 기판으로부터 분리시키기 위하여, 에피택셜 실리콘층을 형성하기 전에, 기판 내에 매우 고농도로 도핑된 n-매립층((n-buried layer, 예를 들어 NBL)이 형성되고, 그에 의해 하이측 DEMOS 드라이버에서 p웰로부터 기판으로의 온-상태 펀치-쓰루 전류를 방지하는 경우가 많다. n-매립층은 딥 디퓨전(deep diffusion) 또는 싱커(sinker)에 의해 그러한 하이측 DEMOS 장치의 드레인 단자에 접속될 수 있고, 그 결과 전원 전압에 속박되어, 온-상태 펀치-쓰루 전류를 방지 또는 금지한다.
n-매립층이 온-상태 펀치-쓰루 전류를 방지하도록 동작하긴 하지만, NBL은 하이측 DEMOS 드라이버의 오프-상태 브레이크다운 전압 정격을 제한한다. "오프" 상태에서, 하이측 드라이버 소스는 본질적으로 접지로 풀링되는 한편, 로우측 드라이버는 도전 상태로 되고, 하이측 DEMOS에 걸리는 드레인-소스 전압은 본질적으로 전원 전압 VCC이다. 고전압 스위칭 응용에서, n-매립층은 VCC에서 드레인에 속박되기 때문에, p웰 아래에 n-매립층이 존재하면, 장치의 드레인-소스 브레이크다운이 제한된다. 이러한 상황에서, 소스가 오프 상태에서 로우이기 때문에, p웰은 접지되고, 전원 전압 VCC는 p웰의 바닥과 n-매립층의 사이, 및 p웰의 채널측과 드레인 사이에 확장되는 n웰 부분에 걸쳐 본질적으로 강하된다. 또한, 유도성 부하를 구동할 때, 하이측 드라이버가 셧오프되므로, 과도적인 드레인-소스 전압은 전원 전압 레벨 VCC를 넘어서 증가할 수 있다.
이러한 상황에서, p웰로부터의 드레인의 횡방향 간격은 p웰-드레인 브레이크다운을 방지하도록 조절될 수 있다. 그러나, p웰의 바닥과 n-매립층 간의 수직 간격은 증가시키기가 더 어렵다. 한가지 방법은 에피택셜 실리콘층의 두께를 증가시키는 것이다. 그러나, 이것은 프로세스 복잡도면에서, 특히 n-매립층을 드레인에 접속시키기 위한 딥 디퓨전을 형성하는 것과 관련하여 비용이 많이 든다. 따라서, 에피택셜 실리콘층의 두께를 증가시키지 않고서, 또한 장치 성능을 희생시키지 않고서, 전압 브레이크다운을 견디는 능력을 증가시킨, 개선된 DEMOS 장치 및 제조 방법이 필요하다.
본 발명은 확장 드레인이 제1 매립층으로부터 분리되고, 내부 또는 외부 다이오드에 의해 제1 매립층에 접속되는, n 또는 p-채널 드레인 확장형 MOS(DEMOS) 트랜지스터 및 제조 방법에 관한 것이다. 본 발명은 더 두꺼운 에피택셜 실리콘층을 필요로 하지 않고서, 또한 Rdson에 악영향을 미치지 않고서, 하이측 드라이버 및 다른 DEMOS 장치들의 증가된 브레이크다운 전압 동작을 용이하게 함으로써, 기존의 제조 프로세스 흐름을 최소한으로 변경하면서, 증가된 드라이버 동작 전압이 달성될 수 있게 한다. 제1 매립층은 에피택셜 성장 이전에 형성된 반대 도전형의 제2 매립층에 의해 확장 드레인으로부터 분리될 수 있다. 다이오드는 에피택셜층 내에 별도로 형성될 수 있고, 애노드로부터 제1 매립층으로의 접속, 및 캐소드로부터 확장 드레인으로의 접속은 상호접속 또는 금속화층 내에 형성되며, 제1 매립층과 확장 드레인 사이에 외부 다이오드를 결합하기 위하여 외부 접속이 형성될 수 있다.
도 1은 본 발명의 하나 이상의 양태가 구현될 수 있는 2쌍의 로우 및 하이측 드레인 확장형 NMOS 장치들을 이용하여 부하를 구동하기 위한, 전 H-브리지 회로 장치를 도시한 개략도이다.
도 2A는 종래의 하이측 DENMOS 트랜지스터를 단면으로 도시한 부분 측입면도이다.
도 2B는 오프-상태에서 높은 드레인-소스 전압에서 브레이크다운하기 쉬운 영역들 및 드리프트 영역의 등전위 전압선을 나타낸, 도 2A의 종래의 하이측 트랜지스터의 측입면도이다.
도 3A는 본 발명의 하나 이상의 양태에 따라, 아래에 있는 n-매립층으로부터 확장 드레인을 분리시키는 p-매립층, 및 n-매립층을 확장 드레인에 결합하는 다이오드 클램프를 갖는 예시적인 하이측 DENMOS 트랜지스터를 단면으로 도시한 부분 측입면도이다.
도 3B는 오프-상태에서 드리프트 영역 내의 등전위 전압선을 나타내는, 도 3A의 예시적인 하이측 DENMOS 트랜지스터의 측입면도이다.
도 3C는 도 2A 및 도 3A의 하이측 DENMOS 드라이버 트랜지스터들의 비교를 위한 브레이크다운 전압 성능을 나타내기 하기 위하여, 드레인 전류(Id) 대 드레인-소스 전압을 도시한 그래프이다.
도 4는 본 발명에 따라 반도체 장치, 및 그 하이측 DENMOS 드라이버 트랜지스터를 제조하는 예시적인 방법을 도시하는 흐름도이다.
도 5A 내지 도 5H는 총괄적으로 도 4의 방법에 따른 다양한 제조 국면에서 본, n-매립층을 확장 드레인에 결합하는 내부 다이오드를 갖는 도 3A의 하이측 DENMOS 드라이버 트랜지스터의 예시적인 구현을 단면으로 도시한 부분 측입면도이다.
도 6A 내지 도 6D는 총괄적으로 도 4의 방법에 따른 다양한 제조 국면에서 본, n-매립층과 확장 드레인 사이에 외부 다이오드를 결합하기 위한 외부 접속을 갖는 도 3A의 하이측 DENMOS 드라이버 트랜지스터의 가능한 다른 구현을 단면으로 도시한 부분 측입면도이다.
도 6E는 본 발명에 따라 외부 다이오드 접속을 갖는 도 1의 전 H-브리지 회로 장치의 단일 칩 구현을 도시하는 평면도이다.
도 6F는 본 발명에 따라 외부 다이오드를 위한 외부 접속을 갖는 단일 하이측 드라이버 트랜지스터의 구현을 도시하는 평면도이다.
본 발명은 개선된 DEMOS 트랜지스터 및 이를 위한 제조 방법을 제공하며, 이에 의해 높은 브레이크다운 전압 정격이 에피택셜 실리콘 두께를 증가시키지 않고서도 달성될 수 있으며, 매립층은 확장 드레인에 연결된 다이오드이다. 본 발명은 전 브리지 회로 또는 반 브리지 회로에서의 하이측 드라이버 트랜지스터에서 특별한 용법을 발견하지만, 본 발명의 트랜지스터 및 방법은 이러한 응용에 제한되지는 않는다. 본 발명의 다양한 양태들이 NMOS 드라이버 트랜지스터에 관하여 이하 예시되고 설명되지만, n-도핑된 영역 대신 p-도핑된 영역을 갖는 PMOS 구현 또한 가능하고, 그 역도 가능하다. 또한, 실리콘 기판 및 그 위에 놓인 에피택셜 실리콘층을 갖는 반도체 바디를 이용하여 이하의 예시적인 장치가 형성되지만, 표준 반도체 웨이퍼, SOI 웨이퍼 등을 포함하지만 이에 제한되지는 않는 다른 반도체 바디가 사용될 수도 있으며, 이러한 다양한 모든 구현예들은 본 발명 및 첨부된 청구항들의 범위 내에 드는 것으로 고려된다.
도 1은 DC 전원 전압(VCC)에 의해 전력이 공급되는 전 H-브리지 드라이버 반 도체 장치(102)를 도시하며, 여기에서 본 발명의 다양한 양태들이 구현될 수 있다. 도 6E에 대하여 이하 더욱 설명하고 예시할 바와 같이, 반도체 장치(102)는 4개의 드라이버 트랜지스터(T1-T4)와 전력, 게이트 신호를 위한 외부 접속 및 부하 단자를 갖는 단일 IC(102a)로서 제조되며, 하이측 드라이버(T2 및/또는 T3)를 위한 외부 다이오드에 대한 접속을 선택적으로 제공할 수 있다. 도 6F는 드레인, 소스, 게이트, 백게이트를 위한 외부 접속을 갖고, 선택적인 애노드 접속을 갖는, 단일 하이측 드라이버가 제공된 IC를 갖는 또 다른 가능한 장치(102)를 도시한다. 대안적으로, 본 발명은 그 내부에 임의의 개수의 컴포넌트들을 갖는 다른 집적 회로에서 사용될 수도 있으며, 여기에서 높은 브레이크다운 전압의 드레인 확장형 MOS 트랜지스터가 요구된다.
도 1에 도시한 바와 같이, 예시적인 장치(102)는 중간 노드(N1, N2) 사이에 연결된 부하를 구동하기 위해 H-브리지로 각각 연결되고, 대응하는 소스(S1-S4), 드레인(D1-D4), 게이트(G1-G4)를 갖는 4개의 n채널 드레인 확장형 MOS(DENMOS) 장치(T1-T4)를 포함한다. 트랜지스터(T1-T4)는 2쌍의 중간 노드 사이에 연결된 부하를 갖는 로우측 드라이버와 하이측 드라이버(T1&T2와 T4&T3)의 2쌍으로서 배치됨으로써 "H형" 회로를 형성한다. 반 브리지 드라이버 회로는 트랜지스터(T1, T2)를 이용하여 구현될 수 있으며, 부하의 우측 노드(N2)가 접지에 연결되고, T3 및 T4는 생략될 것이다. 일례에서, 자동차 응용, 휴대용 전자 장치 등에서 전원 전압(VCC)은 배터리 소스의 양극 단자일 수 있고, 접지는 배터리의 음극 단자일 수 있다.
도 1의 H 브리지의 좌측에서, 로우측 드라이버(T1)와 하이측 드라이버(T2)는 전원 전압(VCC)과 접지 사이에서 직렬로 연결되고, 다른 쌍(T4, T3)도 유사하게 접속된다. 하이측 드라이버 트랜지스터(T2)는 VCC에 연결된 드레인(D2)과 부하에서의 중간 노드(N1)와 연결된 소스(S2)를 갖는다. 로우측 트랜지스터(T1)는 노드(N1)에 연결된 드레인(D1)과 접지에 연결된 소스(S1)를 갖는다. 트랜지스터들(T1, T2) 사이의 노드(N1)는 부하의 제1 단자에 연결되고, 다른 부하 단자(N2)는 다른 트랜지스터 쌍(T3, T4)에 연결되며, 부하는 통상적으로 장치(102)의 일부가 아니다. 하이측 및 로우측 트랜지스터 게이트들(G1-G4)은 교대 방식으로 부하를 구동하기 위하여 제어된다. 트랜지스터(T2, T4)가 온(on) 되는 경우에, 전류는 하이측 트랜지스터(T2)와 부하를 통해 제1 방향(도 1에서 오른쪽으로)으로 흐르고, 트랜지스터(T3, T1)가 모두 온 되는 경우에, 전류는 부하와 로우측 트랜지스터(T1)을 통해 반대의 제2 방향으로 흐른다.
도 1의 H 브리지와 같은 응용에서, 통상적인 DEMOS 트랜지스터의 하나 이상의 단점을 이해하기 위하여, 도 2A 및 2B는 통상적인 하이측 DENMOS 트랜지스터(3)를 갖는 반도체 장치(2)를 도시하며, 여기에서 도 2B는 그 브레이크다운 전압 한계를 설명하기 위하여 오프(off) 상태에 있는 하이측 드라이버(3)의 드리프트 영역(drift region)에의 등전위 전압선을 도시한다. 통상적인 하이측 드라이버 트랜지스터(3)는 본 발명의 가능한 이점에 대한 이해를 돕기 위해 H 브리지 드라이버 회로에 관해 이하 간략하게 설명되며, 여기에서 DENMOS 트랜지스터(3)는 도 1의 H 브리지 회로에서의 T2와 같은, 전 또는 반 브리지 드라이버 회로 구성에서의 부하를 구동하기 위해 연결될 수 있다.
도 2A에 도시한 바와 같이, 장치(2)는 그 위에 에피택셜 실리콘층(6)이 형성되는 p-도핑된 실리콘 기판(4)을 포함한다. n 매립층(NBL)(20)은 하이측 장치(3) 아래의 기판(4)에 위치되고, 에피택셜 실리콘(6)으로 일부 확장된다. n웰(8)에 n 매립층(20) 위의 에피택셜 실리콘(6)에서 n형 불순물이 이식되고, p웰 또는 p 바디(18)가 n웰(8) 내에 형성된다. 전계 산화막(FOX) 격리 구조(34)가 로우측 트랜지스터와 하이측 트랜지스터(1, 3)의 트랜지스터 장치 단자들 사이에서 에피택셜 실리콘(6)의 상위 부분에서 형성된다. p형 백게이트(52) 및 n형 소스(54)는 p웰(18)에 형성되고, n형 드레인(56)은 n웰(8)에 형성된다. 게이트 산화막(40) 및 게이트 전극(42)을 포함하여, 게이트 구조가 p웰(18)의 채널 부분 위에 형성되며, 통상적인 하이측 DENMOS 트랜지스터(3)의 게이트(G2), 소스(S2) 및 드레인(D2)은 설명을 위하여 상술한 도 1에서의 반 또는 전 브리지에 연결되는 것처럼 표기된다.
이러한 드라이버 응용에서, 하이측 장치 드레인(56)은 전원 전압(VCC)에 접속되고, 소스(54)는 중간 노드(N1)에서 부하에 연결된다. 하이측 트랜지스터(3)가 온 되는 경우에, 소스(54) 및 드레인(56)은 둘 다 전원 전압(VCC)이거나 그 부근이며, n 매립층(20)은 펀치 쓰루 전류가 p웰(18)과 접지된 p형 기판(4) 사이에서 흐르는 것을 방지하도록 도우며, n-매립층(20)은 드레인(56)(예를 들어, VCC)에 연결된다. 그러나, 하이측 트랜지스터(3)가 오프되는 경우에, 소스(54)는 로우측 트랜지스터를 통해 실질적으로 접지로 풀링됨으로써, 하이측 DENMOS(3) 양단의 드레인-소스 전압은 실질적으로 전원 전압(VCC)이다. 또한, 온 상태에서 오프 상태로 스위칭할 때, 하이측 드라이버(3)는 일시적인 드레인-소스 전압이 VCC보다 커지는 것 을 경험할 수 있으며, 여기에서 부하는 유도성이다. 도 2B는 오프 상태에 있는 하이측 트랜지스터(3)에서의 n웰(8)의 드리프트 영역에서의 등전위 전압선을 도시한다. 이러한 높은 드레인-소스 전압 레벨에서, 등전위선들이 밀접하게 배치된 영역(21, 22)에서 높은 전계가 생성되며, 하이측 드라이버(3)는 브레이크다운 레벨 바로 아래의 Vds의 전압으로 도 2에 도시된다.
본 발명자는, 이러한 영역들(21, 22)이 적어도 일부는 n웰(8) 아래에 위치된 n-매립층(20)으로 인한 하이측 드라이버 오프 상태에서 보다 높은 전압에서의 브레이크다운을 수용할 수 있으며, 도시된 종래의 DENMOS(3)의 브레이크다운 전압(BVdss)은 비교적 낮다고 이해하였다. 따라서, n-매립층(20)이 p웰(18)로부터 기판(4)으로의 온 상태 펀치 쓰루 전류를 저지하면서, 하이측 드라이버(3)의 오프 상태 브레이크다운 전압(BVdss)은 NBL(20)의 존재에 의해 제한된다. 이에 관하여, 본 발명자는, 드레인 전위(VCC)에서의 n-매립층(20)의 존재가 특히 도 2C의 영역(21, 22)에서, 높은 드레인-소스 전압 레벨에서 도 2C의 등전위선 밀집에 기여한다고 이해하였다. 설계의 변화 없이, 전원 전압(VCC)은 오프 상태 또는 일시적인 전압 브레이크다운의 위험 없이 증가될 수 없다. 개선된 브레이크다운 전압 성능을 위한 하나의 접근법은 n웰(8)의 불순물 농도를 감소시키는 것이다. 그러나, 이러한 접근법은 Rdson을 증가시킴으로써 온 상태 드라이브 전류에 악영향을 미친다. 또 다른 접근법은 에피택셜 실리콘층(6)의 두께를 증가시키는 것이다. 그러나, 상술한 바와 같이 보다 두꺼운 에피택셜층(6)을 제조하는 것은 프로세스 복잡화를 야기하며, 일정량 이상으로는 가능하지 않을 수 있다.
본 발명은 Rdson 또는 에피택셜 실리콘층 두께를 증가시키지 않고서도 개선된 브레이크다운 전압 정격을 돕는 DEMOS 트랜지스터를 제공한다. 따라서, 본 발명은 도 1의 전 또는 반 H 브리지 구성을 포함하지만 이에 제한되지는 않는 보다 높은 전원 전압을 요구하는 새로운 응용에서 이러한 장치의 사용을 도우며, 기존의 제조 프로세스 흐름을 상당히 변화시키지 않고서도, 드레인 확장형 MOS 장치에서 Rdson과 BVdss 사이의 통상적인 상충관계를 회피하거나 완화시킨다. 도 3A 내지 3C는 도 1의 H 브리지 드라이버 장치(102)에서의 예시적인 DENMOS 하이측 드라이버 트랜지스터(T2)를 도시하며, n-매립층(120)은 p-매립층(130)에 의해 장치의 확장 드레인으로부터 분리되고, 다이오드(148)는 n-매립층(120)과 드레인 사이에서 연결되어, 에피택셜층 두께를 증가시킬 필요 없이도 브레이크다운 전압을 증가시킨다. 실리콘 기판 및 그 위에 놓인 에피택셜 실리콘층을 갖는 반도체 바디에 형성된 DENMOS 하이측 드라이버에 관하여 설명하였지만, 예를 들어, PMOS 구현체, 다른 반도체 바디 구조를 이용하여 제조된 장치, 다른 드레인 확장형 MOS 트랜지스터들(예를 들어, RESURF 장치들 등), 및/또는 하이측 드라이버 응용에 사용된 트랜지스터들과 같은 다른 구현예가 본 발명의 범위 내에서 가능하다. 또한, 이하 설명할 바와 같이, 다이오드(148)는 장치(102)에 집적되거나 외부에 있을 수 있다.
도 3A에 도시한 바와 같이, 장치(102)는 p-도핑된 실리콘 기판(104)과 기판(104) 위에 형성된 에피택셜 실리콘층(106)을 포함하는 반도체 바디에서 형성된다. 에피택셜 실리콘(106)의 형성 전에, n-매립층(NBL)(120)은 그 장래의 하이측 드라이버 영역 아래에 있는 기판(104)에서 형성되고(예를 들어, 이식 및 확산되고 ), p 매립층(PBL)(130)은 하이측 드라이버 영역의 n-매립층의 위에 형성되어(예를 들어, 이식되어), p-매립층(130)은 n-매립층(120)과 위에 놓인 하이측 DENMOS 트랜지스터(T2) 사이에 위치되고, p-매립층(130)의 이식된 p형 불순물들 중 일부는 그 에피택셜 성장 동안, 및/또는 열 에너지가 장치(102)에 공급되는 후속하는 제조 프로세스 동안 에피택셜 실리콘(106) 쪽으로 확산될 수 있다. 또한, p-매립층(130)은 각 열 프로세스동안, n-매립층(120)의 n형 불순물의 상향 확산을 방지하거나 저해할 수 있다.
또한, 트랜지스터(T2)는 에피택셜 실리콘(106) 내에 n형 불순물(예를 들어, 비소, 인 등)이 이식된 n웰(108)과, 그 n웰(108) 내에 형성된 p웰 또는 p바디(118)를 포함하며, 전계 산화(FOX) 구조는 트랜지스터 소스, 드레인과 백게이트 단자 사이의 에피택셜 실리콘(106)의 상부에 형성된다. 백게이트가 소스에 직접 접속될 수 있고, 격리 구조가 STI(shallow trench isolation) 기술, 피착된 산화물 등을 이용하여 형성되고, 반대 도전형(예를 들어, PBL(130))의 제2 매립층에 의해 DEMOS로부터 분리되어 있는 제1 매립층(예를 들어, NBL(120))을 갖고, 이들 사이에 결합된 다이오드(예를 들어, 다이오드(148))를 갖는 이러한 모든 대안적인 구현예는 본 발명과 첨부된 청구항의 범위 내에 드는 것으로 고려된다.
트랜지스터(T2)는 n웰에 형성된 n형 드레인(156)뿐만 아니라 p웰(118)에 형성된 n형 소스(154) 및 p형 백게이트(152)를 포함하며, 드레인(150)과 p웰(118) 사이의 n웰(108)의 일부는 드레인 확장부 및 드리프트 영역을 제공한다. 따라서, 트랜지스터(T3)는 n웰(108) 및 드레인(56)의 드리프트 영역을 포함하는 확장 드레인 을 포함한다. 동작에서, 백게이트(152)는 위에 놓인 금속화층(도시 생략) 내의 소스(154)에 연결될 수도 있으나 반드시 그럴 필요는 없다. 가능한 하나의 대안적인 구현예에서, 백게이트(152)와 소스(154) 사이의 전계 산화(FOX) 구조(134)는 소스(154)로의 백게이트(152)의 직접 접속을 위하여 생략될 수 있다. 게이트 산화막(140) 및 게이트 전극(142)을 포함하여, 게이트 구조는 p웰(118)의 채널 부분 및 n웰(108)의 드리프트 영역의 일부 위에 형성되며, 게이트 전극(142)의 일부는 예시적인 트랜지스터(T2)에서 드레인 확장부 또는 n웰(108)의 드리프트 영역 위의 전계 산화 구조(134) 위에 추가적으로 확장된다.
반 또는 전 H브리지 부하 드라이버 구성에서, 내부 또는 외부 다이오드(148)와 함께 드레인(156)은 전원 전압(VCC)에 접속되며, 소스(154)는 도 1의 중간 노드(N1)에서 부하에 연결된다. 하이측 DENMOS 트랜지스터(T2)의 온 상태에서, 소스(154)는 전원 전압(VCC) 부근으로 풀링(pulling)되며, n-매립층(120)은 펀치 쓰루 전류가 p웰(118)과 접지된 p형 기판(104) 사이에 흐르는 것을 방지하는 것을 돕는다. 오프 상태에서, 전원 전압(VCC)의 대부분은 드레인(156)과 소스(154) 사이에서 나타난다. 그러나, n-매립층(예를 들어, 도 2A의 NBL(20))이 드레인에 연결되어 있는 종래의 하이측 드라이버와는 달리, 예시적인 장치(102) 내의 n-매립층(120)은 p-매립층(130)에 의하여 확장 드레인으로부터 분리되어 있으며(예를 들어, n웰(108)의 드레인(156) 및 드리프트 영역으로부터 분리되어 있으며), 다이오드(148)는 n-매립층(120)과 확장된 드레인 사이에 연결된다. 따라서, n-매립층(120)의 오프 상태 전압 전위는 VCC보다 낮다.
더 낮은 n-매립층 전위와 개재된 p-매립층의 존재로 인해, 종래의 하이측 드라이버의 전계 프로파일에 비해 오프 상태 동안 장치 내에 매우 다른 전계 프로파일이 있게 된다. 도 3B는 전압 브레이크다운을 갖지 않는 상술한 도 2B의 드레인-소스 전압보다 대략 60% 더 높은 드레인-소스 전압에서의 하이측 장치(T2)를 도시하며, 전원 전압의 일부는 다이오드(148) 양단에서 나타난다. 본 예에서, 예시적인 하이측 DENMOS 트랜지스터(T2)의 설계 파라미터(예를 들어, 치수 불순물 농도 등)는 도 2A의 종래의 장치(3)와 본질적으로 동일하며, p-매립층(130)과 다이오드(148)를 추가적으로 갖는다. 따라서, n-매립층(120)과 확장된 드레인의 p-매립층(130)과 다이오드 연결의 추가는 오프 상태 전압 브레이크다운을 당하지 않고서도 보다 높은 전원 전압(VCC)에서의 동작을 도우며, BVdss는 에픽택셜 실리콘 두께를 증가시키지 않고, 그리고 Rdson을 변화시키지 않고도 상당히 증가된다.
도 3C는 도 2A의 종래의 하이측 DENMOS(3)과 도 3A의 예시적인 하이측 DEMOS 트랜지스터(T2) 각각에 대한 드레인-소스 전압(Vds) 대 드레인 전류(Id) 곡선(1623, 164)을 도시하는 그래프(160)를 제공한다. 그래프(160)에서 볼 수 있는 바와 같이, 도 3A의 트랜지스터(T3)는 브레이크다운 없이도 훨씬 더 높은 전압에서 안전하게 동작될 수 있으며, 대응하는 BVdss(164)는 도 2A의 종래의 하이측 DENMOS(3)의 BVdss(162)보다 60% 더 높다. 따라서, 확장 드레인(156, 108)으로부터의 n-매립층(120)의 분리와, 이들 사이의 다이오드(148)의 연결은 상당히 더 높은 브레이크다운 전압을 제공하며, 이는 에피택셜 실리콘층(106)의 두께를 증가시키지 않고, 그리고 Rdson 상에 상당한 악영향을 주지 않고도 높은 전원 전압(VCC) 으로 사용할 수 있게 한다.
바람직한 구현예에서, n-매립층(120)의 불순물 농도는 p-매립층(130)이 불순물 농도보다 높으므로, n웰(108)이 p웰(118)과 p-매립층(130) 사이에서 공핍되는 경우에, p웰(118)과 p형 기판(104) 사이에 온 상태 펀치 쓰루 전류가 흐르는 것을 저지한다. 일례에서, p-매립층(130)은 대략 5E15cm-3 이상, 그리고 대략 5E17cm-3 이하의 피크 불순물 농도를 가지며, n-매립층(120)은 대략 1E17cm-3 이상, 그리고 대략 1E20cm-3 이하의 피크 농도를 가지며, n-매립층 피크 농도는 p-매립층(130)의 피크 농도보다 더 높다.
본 발명의 또 다른 양태는 향상된 브레이크다운 전압 성능을 갖는 NMOS 및/또는 PMOS 확장 드레인 트랜지스터를 갖는 장치를 제조하는 데 이용될 수 있는 반도체 장치 제조를 위한 방법을 제공한다. 본 발명의 이러한 양태에서, 제1 도전형의 제1 매립층이 기판에 이식되고, 제2 도전형의 제2 매립층이 그 후에 이식된다. 에피택셜 실리콘층은 이식된 기판 위에 형성되며, 드레인 확장형 MOS 트랜지스터는 에피택셜 실리콘층에서 제2 매립층 위에 형성되며, 트랜지스터의 확장 드레인은 제1 매립층으로부터 분리된다. 본 방법은 제1 매립층을 확장된 드레인에 연결하는 에피택셜층 내의 다이오드를 형성하는 단계, 또는 이들 사이의 외부 다이오드를 연결하기 위하여 제1 매립층과 확장된 드레인으로의 외부 접속을 형성하는 단계를 포함할 수 있다.
도 4는 본 발명의 이러한 양태에 따른 반도체 장치와 DEMOS 트랜지스터를 제 조하는 예시적인 방법(202)을 도시하며, 도 5A 내지 도 5H는 내부 다이오드(148)가 제공되는 경우에서 총괄적으로 도 4의 방법(202)에 따른 다양한 제조 국면에서의 예시적인 반도체 장치(102)를 도시한다. 도 6A 내지 도 6D는 외부 다이오드(148)에 대한 접속이 제공되는 장치(102) 및 방법(202)의 또 다른 제조 구현예를 도시한다. 본 발명의 다른 방법들은 n형 불순물 대신 p형이 대체되는, 그리고 그 반대로 대체되는 PMOS 장치를 형성하는 데 사용될 수 있다. 또한, 방법(202)은 DEMOS 트랜지스터의 확장된 드레인에 제1 매립층을 연결하기 위한 내부 다이오드를 갖는 장치를 형성하고, 그리고/또는 제1 매립층과 확장 드레인 사이에 외부 다이오드를 연결하기 위한 외부적으로 액세스가능한 접속을 갖는 장치를 제조하는 데 사용될 수 있으며, 이러한 모든 대안적인 구현예들은 본 발명 및 첨부된 청구항들의 범위에 드는 것으로 고려된다.
예시적인 방법(202)들이 이하에서 일련의 동작 또는 이벤트로서 예시되고 설명되지만, 본 발명의 이러한 동작 도는 이벤트의 예시된 순서에 제한받지 않는다는 것이 이해될 것이다. 예를 들어, 몇몇 동작은 본 발명에 따라 예시되고/되거나 설명된 순서와는 다른 동작 또는 이벤트와 상이한 순서로 그리고/또는 동시에 일어날 수도 있다. 또한, 예시된 모든 단계들이 본 발명에 따른 방법을 구현하는 데 필요하지는 않다. 또한, 본 발명에 따른 방법들은 본 명세서에 예시되거나 설명된 장치의 제조에 관해서뿐만 아니라 예시되지 않은 다른 장치 및 구조에 관해서도 구현될 수 있다.
본 방법(202)은 도 4의 박스(204)에서 시작하며, 박스(208)에서 선택적으로 확산될 수 있는 기판에, 박스(206)에서 n-매립층(예를 들어, NBL)이 이식된다. 예시적인 반도체 장치(102)에서, n-매립층(120)은 하이측 장치(T2)에 대한 드라이버 영역(112)에 제공되며, 다이오드 영역(111) 내의 분리된 n-매립층(120a)을 포함하여 장치(102) 내의 다른 곳에서도 이식될 수 있다. 도 5A에서, 장래의 내부 다이오드 영역(111)의 일부를 덮으면서, 장래의 하이측 드라이버 영역(112) 내의 기판(104)의 상부 표면의 일부를 노출하기 위하여, 실리콘 기판(104)의 일부 위에 형성된 NBL 이식 마스크(302)를 갖는 장치(102)가 도시된다. n형 불순물(예를 들어, 인, 비소 등)을 노출된 기판(104)의 일부에 이식함으로써, 다이오드 영역(111) 내의 분리된 n-매립층(120a) 뿐만 아니라 드라이버 영역(112)(예를 들어, 제1 도전형의 제1 매립층) n-매립층(120)을 형성하도록 위치되어 있는 마스크(302)로 이식 프로세스(304)가 수행된다. 박스(208)에서, n형 불순물을 추가적으로 기판(104)에 드라이빙함으로써 n-매립층(120, 120a)을 초기 이식 영역으로부터 아래로 또는 바깥쪽으로의 옆으로 확장하기 위하여 확산 어닐링(도시 생략)이 선택적으로 수행될 수 있다.
도 4의 박스(210)에서, 제2 도전형의 제2 매립층(예를 들어, 장치(102) 내의 p-매립층(130))이 이식되며, 이는 박스(212)에서 선택적으로 확산될 수 있다. 도 5B에서, 장래의 하이측 영역(112)에서 n-매립층(120)의 일부를 노출하는 마스크(312)가 형성되며, 이식 프로세스(314)가 기판(104)의 노출된 부분에 p형 불순물(예를 들어, 붕소 등)을 제공하기 위하여 수행된다. 도 5B에 도시한 바와 같이, 하이측 영역(112) 내의 예시적인 p-매립층(130)은 장치(102)의 n-매립층(120) 내에 위치되며, 이식된 p형 불순물들을 옆으로, 그리고 아래로 드라이빙함으로써 p-매립층(130)을 확장하기 위하여 또 다른 확산 어닐링이 박스(212)에서 선택적으로 수행될 수 있다.
도 4의 박스(214)에서, 기판(104) 위에 에피택셜 실리콘층(106)을 성장시키는 에피택셜 성장 프로세스가 수행된다. 에피택셜 실리콘층(106)이 기판(104)의 상부 표면 위에 형성되는 임의의 적절한 에피택셜 성장 프로세싱이 박스(214)에서 사용될 수 있다. 도 5C에서, 에피택셜 실리콘층(106)은 프로세스(322)를 통해 기판(104) 위에 형성되며, 에피택셜 성장 프로세스(322)와 연관된 열 에너지는 p-매립층(130)의 p형 불순물의 일부의 상향 확산을 유발함으로써, p-매립층의 일부가 에피택셜 실리콘(106)으로 확장된다. 유사하게, n-매립층(120)의 말단 부분이 하이측 드라이버 영역(112)의 외부에서 에피택셜 실리콘(106) 내로 상향 확산될 수 있으며, 다이오드 영역 n-매립층(120a) 또한 에피택셜 실리콘(106)으로 상향 확장된다. 그러나, p-매립층(130)은 박스(214)에서 에피택셜 프로세스(322)와 그 이후 둘 모두 동안, 하이측 드라이버 영역(112) 내의 n-매립층(120)의 적어도 일부의 상향 확산을 일반적으로 방지하거나 저해하며, n-매립층(120)과 후속적으로 형성된 DEMOS의 확장 드레인(예를 들어, 도 3A의 드레인(156) 및 n웰(108)) 사이의 물리적인 장벽을 제공한다.
박스(216)에서, n웰이 하이측 영역(112) 내의 에피택셜 실리콘(106)에 이식되며, n웰은 그 후에 박스(218)에서 열적으로 확산될 수 있다. n형 딥 디퓨전(예를 들어, 싱커(sinker))은 박스(216)에서의 n웰의 형성 이전에, 또는 이후에 에피 택셜 실리콘(106)에서 형성되어 n-매립층(120)으로의 접속을 제공한다. 도 5D 및 6A에서, 마스크(324)가 에피택셜층(106) 위에 형성되고, 열 확산 어닐링(도시 생략)을 따라 n형 이식(326)이 수행되어 영역(111) 내의 n-매립층(120)으로의 n형 싱커(107) 접속을 생성한다. 장래의 하이측 드라이버 영역(112)의 전부 또는 일부를 노출시키는 마스크(332)가 도 5E 및 6B에 형성되며, 이식(334)이 수행되어 그 내부에 n웰(108)(예를 들어, 도 5E의 n웰(108a-108c)과 도 6B의 n웰(108))을 생성한다. 내부 다이오드(148)가 장치(102)에서 형성되는 경우에, 도 5E에 도시된 바와 같이 마스크(332)는 다이오드 영역(111)의 2개의 부분을 노출시킴으로써, 박스(218)에서 열 확산 어닐링이 사용된 후에, 박스(218)에서의 이식은 다이오드 영역(111) 내의 n-매립층(120a)으로 아래로 확장하는 캐소드 n웰(108a 및 108c)을 생성하고, 하이측 드라이버 영역(112)에서 DEMOS n웰(108b)을 또한 생성한다.
박스(220)에서, p웰 또는 p베이스 영역(118)이 트랜지스터 n웰(108)의 일부로 이식되며, 이후에 또 다른 열 확산 어닐링(도시 생략)이 후속될 수 있다. 도 5F는 내부 다이오드(148)에 대한 경우를 도시하며, 마스크(342)는 DEMOS n웰(108b)와 또한 n웰들(108a, 108c) 사이의 다이오드 영역(112)의 에피택셜층(106)의 장래의 p웰 영역을 노출시키기 위하여 형성된다. 그 후에, 이식 프로세스(344)는 애노드 p웰(118a)을 생성하도록 수행됨으로써, 트랜지스터 p웰(118b) 뿐만 아니라, 에피택셜층(106)에 내부 다이오드(148)를 생성하며, n웰(108b)은 p웰(118b)과 p-매립층(130) 사이의 p웰(118b) 아래에 확장된다. 이러한 구성에서, 다이오드 영역 n-매립층(120a) 뿐만 아니라 n웰들(108a, 108c)은 다이오드 p웰(118a)을 에피택셜 층(106)의 나머지 부분과 p기판(104)으로부터 격리하는 역할을 한다. 도 6C는 외부 다이오드(148)가 사용되는 경우를 도시하며, 단일 p웰(118)이 트랜지스터 n웰(108)에 생성되며, 마스크(342)는 영역(111)을 덮는다. 임의의 적절한 이식 프로세스가 이식들 중 임의의 것, 또는 모두에 후속하여, 또는 이식되지 않은 후에 선택적으로 수행되는 전용 확산 어닐링으로 매립층들(120, 130) 및 웰들(108, 118)을 형성하는 데 본 발명의 범위 내에서 사용될 수 있으며, 이러한 모든 변형 구현예는 본 발명의 범위 내에 드는 것으로 고려된다.
도 4의 박스(222)에서, 격리 구조(134)는 LOCOS(local oxidation of silicon), STI(shallow trench isolation technique), 피착된 산화물 등과 같은 임의의 적절한 기술들을 이용하여 형성된다. 예시적인 장치(102)에서, 필드 산화(FOX) 구조(134)는 도 5G에 도시된 바와 같이 다이오드와 하이측 영역들(111, 112) 모두에 대하여 각각 형성된다. 도 5H 및 6D에 도시된 바와 같이, 예를 들어 열 산화 프로세싱에 의해 박형 게이트 산화물(140)이 (예를 들어, 방법(202)의 박스(224)에서) 장치 상부 표면 위에 형성되고, 박스(226)에서 게이트 폴리실리콘층(142)이 박형 게이트 산화물(140) 위에 피착된다. 게이트 산화물(140) 및 폴리실리콘(142)은 박스(228)에서 패터닝되어 도 5H의 p웰(118b)(도 6D의 p웰(118))의 채널 영역 위로 확장하는 게이트 구조를 형성한다.
형성된 패터닝된 게이트 구조로, LDD 및/또는 MDD 이식이 수행될 수 있고, 측벽 스페이서가 패터닝된 게이트 구조의 옆의 측벽을 따라 박스(230)에서 형성된다. 박스(232)에서, 소스 및 드레인 영역들(154, 156)은 n형 불순물들로 이식되 고, 백게이트(152)는 박스(234)에서 p형 불순물들로 이식되며, 임의의 적절한 마스크 및 이식 프로세스들이 n형 소스(154)와 드레인(156)과 p형 백게이트(152)를 형성하는 데 이용될 수 있다. 규소화, 금속화 및 기타 백-엔드 프로세싱이 그 후에 박스(236, 238)에서 각각 수행되어, 내부 다이오드(148)(도 5H)의 경우에 있어서 p형 애노드(118a) 및 n형 캐소드(118a) 뿐만 아니라 DEMOS 트랜지스터(T2)의 게이트(142), 소스(154), 드레인(156) 및 백게이트(152) 위의 제1 PMD(pre-metal dielectric)층(174)에 도전성 금속 실리사이드 재료(172) 및 도전성 플러그들(178)(예를 들어, 텅스텐 등)을 생성한다.
본 방법(202)이 도 4의 박스(240)에서 종료된 후에, 추가적인 금속화층(도시 생략)이 형성되어 멀티레벨 상호접속 라우팅 구조를 박스(240)에서 생성한다. 내부 다이오드의 경우에, 도 5H에 개략적으로 도시된 바와 같이, 위에 놓인 금속화층에서 접속될 수 있는 싱커(107)와 애노드(118a) 위의 도전성 접촉 플러그(178)와 n형 싱커(107)를 통해 n-매립층(120)이 애노드 p웰(118a)과 연결된다. 도 6D에 도시된 바와 같이, 외부 다이오드(148)가 사용되는 경우에, 다이오드(148)를 n-매립층(120)으로 접속하기 위하여 금속화 라우팅으로부터 외부 애노드 접속이 제공되고, 다이오드(148)의 캐소드와의 접속하기 위하여 외부 드레인 접속이 D2로부터 제공된다.
도 6E 및 6F는 외부 다이오드(148)의 애노드 및 캐소드를 위한 외부 접속을 제공하는 2개의 가능한 완료된 반도체 장치들(102a, 102b)을 각각 도시한다. 도 6E는 본 발명에 따라 하이측 드라이버 DEMOS 트랜지스터(T2, T3)의 확장 드레인(캐 소드)과 n-매립층(120)(애노드) 사이에 다이오드들(148a, 148b)을 각각 연결하기 위한 외부 다이오드 접속을 갖는 도 1의 전 H-브리지 회로 장치의 예시적인 단일칩 구현체(102a)를 도시한다. 도 6F는 n-매립층(120)과 드레인(156) 사이에 외부 다이오드(148)를 연결하기 위한 외부 애노드 접속을 갖는 단일 하이측 드라이버 트랜지스터(예를 들어, T2)를 포함하는, 또 다른 예시적인 장치(102b)를 도시한다.
본 발명이 하나 이상의 구현예에 대하여 예시되고 설명되었지만, 수정 및/또는 변경이 본 발명의 범위를 벗어나지 않고 설명된 예들에 가해질 수 있다.
Claims (14)
- 드레인 확장형(drain-extended) MOS 트랜지스터로서,반도체 바디 내에 형성된 제1 도전형의 소스,상기 반도체 바디 내에서 소스로부터 횡방향으로 이격된 제1 도전형의 드레인,상기 반도체 바디 내에서 상기 드레인과 상기 소스 사이에 배치된 제1 도전형의 드리프트 영역,상기 반도체 바디 내에서 상기 드리프트 영역과 상기 소스 사이에 확장되는 제2 도전형의 채널 영역 -상기 드리프트 영역은 상기 채널 영역과 상기 드레인 사이에 확장됨-,상기 채널 영역 위에 배치된 게이트,상기 소스, 상기 채널 영역 및 상기 드리프트 영역 아래에 배치된 제1 도전형의 제1 매립층 -상기 제1 매립층은 상기 드리프트 영역으로부터, 그리고 상기 드레인으로부터 분리되어 있음-,상기 제1 매립층에 결합된 애노드, 및 상기 드리프트 영역 및 상기 드레인 중 적어도 하나에 결합된 캐소드를 갖는 다이오드,상기 제1 매립층으로부터 분리된 제1 도전형의 확장 드레인, 및상기 소스, 상기 채널 영역 및 상기 드리프트 영역 아래에 배치된 제2 도전형의 제2 매립층 -상기 제2 매립층은 상기 제1 매립층을 상기 드레인 및 상기 드리프트 영역으로부터 이격시키고, 상기 다이오드는 상기 제2 매립층으로부터 분리됨-을 포함하는 드레인 확장형 MOS 트랜지스터.
- 삭제
- 제1항에 있어서, 상기 반도체 바디는 실리콘 기판, 및 상기 실리콘 기판 위에 형성된 에피택셜 실리콘층을 포함하고, 상기 소스, 상기 드레인, 상기 채널 영역 및 상기 드리프트 영역은 상기 에피택셜 실리콘층 내에 배치되고, 상기 제2 매립층의 적어도 일부는 상기 실리콘 기판 내에 배치되는 드레인 확장형 MOS 트랜지스터.
- 제3항에 있어서, 상기 다이오드는 상기 에피택셜 실리콘층 내에 형성되는 드레인 확장형 MOS 트랜지스터.
- 제1항에 있어서, 상기 제1 매립층은 상기 제2 매립층의 적어도 일부의 아래에 배치되는 드레인 확장형 MOS 트랜지스터.
- 제1항에 있어서, 상기 소스, 상기 드레인 및 상기 채널 아래에서 상기 반도체 바디 내에서 확장되는 제1 도전형의 제1 웰을 포함하며, 상기 제2 매립층은 상기 제1 웰 아래에 배치되는 드레인 확장형 MOS 트랜지스터.
- 제6항에 있어서, 상기 제1 웰 내에 배치된 제2 도전형의 제2 웰을 포함하고, 상기 제2 웰은 상기 소스와 상기 게이트 아래에서 확장되고, 상기 제1 웰의 일부는 상기 제2 웰과 상기 제2 매립층 사이에서 확장되는 드레인 확장형 MOS 트랜지스터.
- 제1항에 있어서, 상기 다이오드는 상기 반도체 바디 내에 형성되는 드레인 확장형 MOS 트랜지스터.
- 제1항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 드레인 확장형 MOS 트랜지스터.
- 삭제
- 반도체 장치를 제조하는 방법으로서,실리콘 기판을 제공하는 단계,상기 실리콘 기판 내에 제1 도전형의 제1 매립층을 이식하는 단계,상기 실리콘 기판 내에 제2 도전형의 제2 매립층을 이식하는 단계,상기 제2 매립층을 이식한 후, 상기 실리콘 기판에 에피택셜 실리콘층을 형성하는 단계,상기 에피택셜 실리콘층 내에서 상기 제2 매립층 위에 드레인 확장형 MOS 트랜지스터를 형성하는 단계 -상기 드레인 확장형 MOS 트랜지스터는 상기 제1 매립층으로부터 분리된 제1 도전형의 확장 드레인을 포함함-,상기 에피택셜 실리콘층 내에, 애노드 및 캐소드를 포함하는 다이오드를 형성하는 단계,상기 애노드를 상기 제1 매립층에 결합하는 단계, 및상기 캐소드를 상기 확장 드레인에 결합하는 단계를 포함하는 반도체 장치 제조 방법.
- 제11항에 있어서, 상기 제1 매립층과 상기 확장 드레인 사이에 외부 다이오드를 결합하기 위하여, 상기 제1 매립층과 상기 확장 드레인으로의 외부 접속을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 삭제
- 제11항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 반도체 장치 제조 방법.
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