KR101694092B1 - 3상 Flyback 인덕터 구조 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 - Google Patents

3상 Flyback 인덕터 구조 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 Download PDF

Info

Publication number
KR101694092B1
KR101694092B1 KR1020160025378A KR20160025378A KR101694092B1 KR 101694092 B1 KR101694092 B1 KR 101694092B1 KR 1020160025378 A KR1020160025378 A KR 1020160025378A KR 20160025378 A KR20160025378 A KR 20160025378A KR 101694092 B1 KR101694092 B1 KR 101694092B1
Authority
KR
South Korea
Prior art keywords
terminal
power supply
negative threshold
output
inductor
Prior art date
Application number
KR1020160025378A
Other languages
English (en)
Inventor
강희복
Original Assignee
강희복
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 강희복 filed Critical 강희복
Priority to KR1020160025378A priority Critical patent/KR101694092B1/ko
Application granted granted Critical
Publication of KR101694092B1 publication Critical patent/KR101694092B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
    • H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
    • H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes

Abstract

교류 및 직류 전원의 고 전압에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에서, 별도의 통상 변압 회로의 구성이 없으며, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 한다. 따라서, 통상 변압 회로(101) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하고, 고 전압 공급 전원 영역까지 프리 전압(free voltage) 동작 구현을 특징으로 하는 전력 공급 장치이다.
또한, 3상 입력 전원의 3개 입력 단자 중에서, 제1 입력 단자는 제1 반파 정류 전력 발생기의 입력 단자에 연결되고, 제2 입력 단자는 제2 반파 정류 전력 발생기의 입력 단자에 연결되고, 제3 입력 단자는 제3 반파 정류 전력 발생기의 입력 단자에 각각 연결된다.
NMOS 스위치의 Gate 단자는 Pulse Width Modulation 신호인 PWM에 의해 ON/OFF duration 시간이 변환되어 Flyback 출력 전력 공급 단자 출력 전압을 제어하게 되는 것을 특징으로 하는 Flyback 인덕터 3상 전파 정류 전력 공급 장치이다.

Description

3상 Flyback 인덕터 구조 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 {A power supply circuit system using a negative threshold five-terminal NMOS FET device for three-phase Flyback inductor schematic application}
고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(101) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 것을 특징으로 하고, 음의 문턱전압 엔모스 트랜지스터 소자를 이용하여 프리 전압(free voltage) 동작 구현이 가능하게 하는 Flyback 인덕터 3상 전력 공급 회로 장치에 관한 기술이다.
고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서 통상 변압 회로(101)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다.
따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다. 한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자에 병렬로 배치하여 사용하게 된다.
이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(104)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하는 동작을 특징으로 하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.
또한, 자동차 전원과 같은 직류 전원의 전압을 저 전압으로 변환시에도 상기와 같은 동일한 특성의 회로가 요구된다.
최근에는 통신 분야의 system transients와 lightning-induced transients로부터 시스템을 보호해주는 써지 보호 역할과, 이동 통신 단말기, 노트북 PC, 전자수첩, PDA등의 정전 기에 대하여 회로를 보호해주는 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor)가 필요하다.
각종 정보기기, 제어기기 등 전기를 사용하는 제품에 갑작스런 전압의 변화(surge) 가전제품에 대한 기기 손상을 방지하기 위한 써지 흡수소자로서 사용 된다. 또한 발전소, 변전소, 송전소 같은 전력 기기 분야에서 낙뢰로부터 설비를 안전하게 보호하기 위한 전력용 피뢰기의 핵심 소자에 이르기까지 다양한 부분에 사용된다.
이에 따라 이들 장비에 발생하는 전원서지, 낙뇌서지 등으로부터 시스템을 보호하기 위한 필요성이 그 어느 때보다도 강하게 요구되고 있다.
전력 계통에 설치되는 전자기기들을 이러한 과도 외부 서지로부터 파괴, 또는 오동작하지 않도록 서지를 차단하기 위해서는 서지 보호 장치(Surge Protection Device: SPD, Voltage Transient Management System: VTMS, or Transient Voltage Surge Suppressor: TVSS)를 설치하여야 한다.
본 발명의 실시예는 다음과 같은 특징을 갖는다.
첫째, 통상 변압 회로(101) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 특징을 갖는다.
둘째, 음의 문턱 전압(negative threshold Vt) 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor)) 임계 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 구현이 가능하게 하는 특징을 갖는다.
셋째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능하게 하는 특징을 갖는다.
넷째, 자동차 전원과 같은 직류 전원의 전압을 저 전압의 직류 전압으로 변환시에도 동일한 회로를 이용하여 구현이 가능하게 하는 특징을 갖는다.
다섯째, 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능하게 하는 특징을 갖는다.
여섯째, Flyback inductor를 이용해 전력 효율을 높인다.
고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(101) 구성에서 차지하는 많은 면적을 제거하여 저 비용의 회로를 구성할 수 있도록 하는 것을 특징으로 한다.
또한 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 한다.
교류 및 직류 전원에서 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 음의 문턱 전압(negative threshold voltage) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 분리된 바디(isolated body:B) 및 P-기판(P-substrate: P-Sub)의 5-단자로 구성됨을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다.
첫째, 통상 변압 회로(101) 영역의 구성을 제거하여 통상 변압 회로(101) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하도록 한다.
둘째, 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 하는 효과를 제공한다.
셋째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능할 수 있도록 하는 효과를 제공한다.
넷째, 자동차 전원과 같은 직류 전원의 전압을 저 전압의 직류 전압으로 변환시에도 동일한 회로를 이용하여 구현이 가능함을 특징으로 하는 효과를 제공한다.
다섯째 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능함을 특징으로 하는 효과를 제공한다.
여섯째, Flyback inductor를 이용해 전력 효율을 높이는 기능의 구현이 가능함을 특징으로 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 3상 전파 정류 변환 회로의 Flyback 인덕터 전력 공급 회로 구성도.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 3상 전파 정류 변환 회로의 Flyback 인덕터 전력 공급 단자 합성 구성도.
도 6은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 3상 전파 정류 변환 회로의 Flyback 인덕터 전력 공급 동작 파형도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도이다.
교류 입력 전원(100)에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 통상 변압회로(101), 정류 회로(102), 및 제너 다이오드(Zener diode)(104)의 회로 영역으로 구성된다. 통상 변압 회로(101)는 고 전압의 입력 전원을 저 전압으로 변환하는 회로 영역이다.
정류 회로(102)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 통상 변압 회로(101)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다.
따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다.
한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자(103)에 병렬로 배치하여 사용하게 된다.
정류 회로(102)의 출력 단자(103)는 최종 출력 전력 공급 단자(105)로 사용된다.
이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도이다.
음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 분리된 바디(isolated body:B) 및 P-기판(P-substrate: P-sub)의 5-단자로 구성됨을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기의 P-type인 분리된 바디(isolated body:B) 단자는 분리된(isolated) 소자 구조를 가지며, 설계적 선택 방법에 따라 다음과 같이 0V의 접지 전압 전압을 공급하기 위한 공통의 접지 단자에 연결하는 첫 번째 방법과 상기 소스(source:S) 단자에 연결되어 출력 단자로 사용되는 두 번째 연결 방법이 가능하다.
좀더 상세 설명하면,
첫 번째 방법으로써, 상기 게이트(gate:G) 단자, 상기 분리된 바디(isolated body:B) 단자, 및 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
다른 두 번째 선택 방법으로써, 상기 게이트(gate:G) 단자 및 상기 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결되고, 상기 분리된 바디(isolated body:B) 단자는 상기 소스(source:S) 단자에 연결되어 표시하고 출력 단자로 사용된다.
상기 게이트(gate:G) 단자는 별도의 제어 전압이 공급될 수도 있음을 특징으로 한다.
상기 드레인(drain:D) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 드레인(drain:D) 단자는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
또한, 상기 드레인(drain:D) 단자 영역은 상기 분리된 바디(isolated body:B) 단자와 상기 소스(source:S) 단자 영역을 감싸서 상기 드레인(drain:D) 단자 영역 내부에 포함하는 것을 특징으로 한다.
상기 드레인(drain:D) 단자 영역은 P-기판 (P-substrate: P-sub) 단자에 직접 접하면서 PN 바리스터(Varistor) 구조를 형성함을 특징으로 한다.
상기 PN 바리스터(Varistor)는 보호하고자 하는 상기 드레인(drain:D) 단자 영역에 병렬로 연결 구조로 사용된다. 일정한 전압 이하에서는 상기 PN 바리스터(Varistor)가 부도체로 작용을 하기 때문에 회로에 아무 영향을 주지 않지만, 일정량 이상의 전압이 가해지게 되면 병렬로 연결되어있는 PN 바리스터(Varistor)가 도체로 변하게 되어서 전기를 P-기판 (P-substrate: P-sub) 단자로 방출하게 됨으로써 소자를 써지로부터 보호하게 되는 것이다.
상기 PN 바리스터(Varistor) 구조의 추가 동작 특성은 다음과 같다.
바리스터(Varistor)란 variable resistor란 말의 준말이며, 때로는 VDR(Voltage-Dependent Resistors)라고 불리기도 한다. PN 바리스터(Varistor)의 역할은 위의 이름에서도 예상할 수 있듯이 입력되는 전압에 따라 저항을 달리하는 반도체 소자이다.
일반적인 PN 바리스터(Varistor)의 특징은 비직선적인 I-V 그래프에서 나타나는데, 어느 일정한 항복 전압 이전까지는 전기에 대한 부도체로 작용을 하다가 항복 전압 이후에는 도체의 성질을 나타낸다.
저전압을 사용하는 저전압 마이크로프로세서가 적용된 시스템이나 기기에 낙뢰나 스위치 개폐시 발생하는 서지(surge)가 침입하게 되면 시스템의 정지, 장비의 소손 및 열화, 데이터 전송의 오류, 통신 에러, 원인 불명의 전체적인 시스템 운용불능 등의 장애발생이 순간적으로 일어날 수 있다는 것이 반도체를 이용한 시스템의 큰 약점으로 나타나게 되는데 이러한 약점을 보호하기 위해 PN 바리스터(Varistor)가 필요하다.
상기 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자로 사용됨을 특징으로 한다. 상기 소스(source:S) 단자는 상기 분리된 바디(isolated body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도이다.
게이트(gate:G) 단자와 소스(source:S) 단자 사이의 전압인 Vgs와 드레인(drain:D) 단자와 소스(source:S) 단자 사이의 전류인 Ids의 전압 전류 특성 곡선에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압 값은 음의 값(VT)을 가짐을 특징으로 한다.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 3상 전파 정류 변환 회로의 Flyback 인덕터 전력 공급 회로 구성도이다.
본 발명의 정류 및 전력 공급회로는 교류 입력 전원을 직류 출력 전력으로 변환하는 회로 영역이다. 또한, 직류 입력 전원을 직류 출력 전력으로 변환하는 용도에서도 사용이 가능함을 특징으로 한다.
즉, 직류 전원의 극성에 상관 없이 연결하여 직류 전원으로 변환하는 용도에서도 사용이 가능함을 특징으로 한다.
본 발명의 정류 및 전력 공급회로는 전원 입력을 위한 3상 입력 전원(400)과 3개의 반파 정류 전력 발생기 회로 영역에 해당하는 제1 반파 정류 전력 발생기(460), 제2 반파 정류 전력 발생기(470), 및 제3 반파 정류 전력 발생기(480) 회로 영역으로 구성된다.
3상 입력 전원(400)의 3개 입력 단자인 제1 입력 단자(401)는 제1 반파 정류 전력 발생기(460)의 입력 단자에 연결되고, 제2 입력 단자(402)는 제2 반파 정류 전력 발생기(470)의 입력 단자에 연결되고, 및 제3 입력 단자(2402)는 제3 반파 정류 전력 발생기(480)의 입력 단자에 각각 연결된다.
상기의 제1 반파 정류 전력 발생기(460), 제2 반파 정류 전력 발생기(470), 및 제3 반파 정류 전력 발생기(480)의 각각의 회로 영역내의 회로 구성은 동일함을 특징으로 한다.
3상 입력 전원(400)의 3개 입력 단자 중에서 제1 입력 단자(401)는 제1 반파 정류 전력 발생기(460)의 회로 영역 내에서 제1 인덕터 L1(483)의 한쪽 단자에 연결된다.
상기 제1 인덕터 L1(483)의 다른 쪽 단자는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404)에 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)는 제1 Bias1(441) 단자에 연결된다.
상기 제1 Bias1(441) 단자는 제1 Bias Controller(440)의 출력 단자에 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 출력 PN diode인 D1의 P-형 단자에 연결된다. 상기 출력 PN diode인 D1의 N-형 단자는 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 제1 전력 공급 단자(408)로 사용됨을 특징으로 한다.
상기 소스(source:S) 단자(407)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-type 분리된 바디(isolated body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
상기 드레인(drain:D) 단자(404)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
또한, 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, +1V, +2V, +3V, +4V 등의 양의 값을 갖는 것을 특징으로 할 수도 있는 선택 사양을 갖는다.
또한 3상 입력 전원(400)의 3개 입력 단자 중에서 제2 입력 단자(402)는 제2 반파 정류 전력 발생기(470)의 회로 영역 내에서 제2 인덕터 L2(1483)의 한쪽 단자에 연결된다.
상기 제2 인덕터 L2(1483)의 다른 쪽 단자는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 드레인(drain:D) 단자(1404)에 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 P-기판(P-substrate:P-sub) 단자(1406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 게이트(gate:G) 단자(1405)는 제2 Bias2(1441) 단자에 연결된다.
상기 제2 Bias2(1441) 단자는 제2 Bias Controller(1440)의 출력 단자에 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 소스(source:S) 단자(1407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 출력 PN diode인 D2의 P-형 단자에 연결된다. 상기 출력 PN diode인 D2의 N-형 단자는 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 제2 전력 공급 단자(1408)로 사용됨을 특징으로 한다.
상기 소스(source:S) 단자(1407)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 P-type 분리된 바디(isolated body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(1407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
상기 드레인(drain:D) 단자(1404)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
또한, 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 문턱 전압(Vt:Vgs)은 예를 들어, +1V, +2V, +3V, +4V 등의 양의 값을 갖는 것을 특징으로 할 수도 있는 선택 사양을 갖는다.
또한 3상 입력 전원(400)의 3개 입력 단자 중에서 제3 입력 단자(2402)는 제3 반파 정류 전력 발생기(480)의 회로 영역 내에서 제3 인덕터 L3(2483)의 한쪽 단자에 연결된다.
상기 제3 인덕터 L3(2483)의 다른 쪽 단자는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 드레인(drain:D) 단자(2404)에 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 P-기판(P-substrate:P-sub) 단자(2406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 게이트(gate:G) 단자(2405)는 제3 Bias3(2441) 단자에 연결된다.
상기 제3 Bias3(2441) 단자는 제3 Bias Controller(2440)의 출력 단자에 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 소스(source:S) 단자(2407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 출력 PN diode인 D3의 P-형 단자에 연결된다. 상기 출력 PN diode인 D3의 N-형 단자는 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 제3 전력 공급 단자(2408)로 사용됨을 특징으로 한다.
상기 소스(source:S) 단자(1407)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 P-type 분리된 바디(isolated body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(2407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
상기 드레인(drain:D) 단자(2404)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
또한, 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 문턱 전압(Vt:Vgs)은 예를 들어, +1V, +2V, +3V, +4V 등의 양의 값을 갖는 것을 특징으로 할 수도 있는 선택 사양을 갖는다.
제1 반파 정류 전력 발생기(460)의 회로 영역 내에서 상기 제1 인덕터 L1(483)는 제4 Flyback 인덕터 L4(490)에 자기적으로 연결(Coupling) 된다. 상기 제4 Flyback 인덕터 L4(490)의 한쪽 단자는 분리된 접지(Isolated Ground)에 연결되고 다른 쪽 단자는 Diode D4(484)의 Anode 단에 연결된다. 제2 반파 정류 전력 발생기(470)의 회로 영역 내에서 상기 제2 인덕터 L2(1483)는 제5 Flyback 인덕터 L5(491)에 자기적으로 연결(Coupling) 된다. 상기 제5 Flyback 인덕터 L5(491)의 한쪽 단자는 상기 분리된 접지(Isolated Ground)에 연결되고 다른 쪽 단자는 Diode D5(485)의 Anode 단에 연결된다.
제3 반파 정류 전력 발생기(480)의 회로 영역 내에서 상기 제3 인덕터 L3(2483)는 제6 Flyback 인덕터 L6(492)에 자기적으로 연결(Coupling) 된다. 상기 제6 Flyback 인덕터 L6(492)의 한쪽 단자는 상기 분리된 접지(Isolated Ground)에 연결되고 다른 쪽 단자는 Diode D6(489)의 Anode 단에 연결된다.
상기 Diode D4(484), 상기 Diode D5(485), 및 상기 Diode D6(489)의 Cathode 단은 Flyback 출력 전력 공급 단자(486)에 공통으로 연결된다
상기 Flyback 출력 전력 공급 단자(486)는 부하단에 전력을 공급한다.
하나의 실시예로써 상기 부하단은 평활 콘덴서 C1(487)과 LED(488)조명으로 구성됨을 특징으로 한다.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 3상 전파 정류 변환 회로의 Flyback 인덕터 전력 공급 단자 합성 구성도이다.
본 발명의 정류 및 전력 공급회로는 전원 입력을 위한 3상 입력 전원(400)과 3개의 반파 정류 전력 발생기 회로 영역에 해당하는 제1 반파 정류 전력 발생기(460), 제2 반파 정류 전력 발생기(470), 및 제3 반파 정류 전력 발생기(480) 회로 영역으로 구성된다.
3상 입력 전원(400)의 3개 입력 단자인 제1 입력 단자(401)는 제1 반파 정류 전력 발생기(460)의 입력 단자에 연결되고, 제2 입력 단자(402)는 제2 반파 정류 전력 발생기(470)의 입력 단자에 연결되고, 제3 입력 단자(2402)는 제3 반파 정류 전력 발생기(480)의 입력 단자에 각각 연결된다.
상기의 제1 반파 정류 전력 발생기(460), 제2 반파 정류 전력 발생기(470), 및 제3 반파 정류 전력 발생기(480)의 각각의 회로 영역내의 회로 구성은 동일함을 특징으로 한다.
따라서, 제1 반파 정류 전력 발생기(460)의 출력 전력 공급 단자인 제1 전력 공급 단자(408), 제2 반파 정류 전력 발생기(470)의 출력 전력 공급 단자인 제2 전력 공급 단자(1408), 및 제3 반파 정류 전력 발생기(480)의 출력 전력 공급 단자인 제3 전력 공급 단자(2408)의 신호를 서로 연결하여 합성 전력 공급 단자(508)를 구성한다.
상기 합성 전력 공급 단자(508)는 NMOS 스위치(509)의 한쪽 Drain (혹은 Source) 단자에 연결된다. 상기 NMOS 스위치(509)의 다른 쪽 Source (혹은 Drain) 단자는 공통의 접지단자가 연결된다.
상기 NMOS 스위치(509)의 Gate 단자는 Pulse Width Modulation 신호인 PWM(510)에 연결된다.
상기 PWM(510) 신호는 PWM Controller(511)의 출력 단자에 연결된다.
도 6은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 3상 전파 정류 변환 회로의 Flyback 인덕터 전력 공급 동작 파형도이다.
상기 3상 입력 전원(400)은 제1 상, 제2 상, 및 제3 상의 교류 파형으로 구성되고, 제1 반파 정류 전력 발생기(460), 제2 반파 정류 전력 발생기(470), 및 제3 반파 정류 전력 발생기(480) 회로에 입력된다.
상기 NMOS 스위치(509)의 Gate 단자는 Pulse Width Modulation 신호인 PWM(510)에 의해 ON/OFF duration 시간이 변환되어 Flyback 출력 전력 공급 단자(486)의 출력 전압을 제어하게 된다.
100 교류 입력 전원
101 변압 회로
102 정류 회로
104 제너 다이노드(Zener diode)
105 전력 공급 단자
400 입력 전원
401 제1 입력 단자
402 제2 입력 단자
2402 제3 입력 단자
403 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)
404 드레인(drain:D) 단자
405 게이트(gate:G) 단자
406 P-기판(P-substrate:P-sub) 단자
407 소스(source:S) 단자
408 제1 전력 공급 단자

Claims (1)

  1. 고 전압의 교류 혹은 직류 입력 전원에서 저 전압의 출력 전압으로 변환하는 Flyback inductor 전파 정류 전력 공급 장치에 있어서,
    3상 입력 전원(400)의 제1 입력 단자(401); 및
    상기 3상 입력 전원(400)의 제2 입력 단자(402); 및
    상기 3상 입력 전원(400)의 제3 입력 단자(2402); 및
    제1 반파 정류 전력 발생 회로 영역에 있어서,
    상기 제1 입력 단자(401)와 연결되는 제1 인덕터 L1(483)의 한쪽 단자; 및
    상기 제1 인덕터 L1(483)의 다른 쪽 단자에 연결되는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-기판(P-substrate:P-sub) 단자(406)에 연결되는 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)에 연결되는 제1 Bias1(441) 단자; 및
    상기 제1 Bias1(441) 단자에 연결되는 제1 Bias Controller(440)의 출력 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S, 407) 단자에 연결되는 출력 PN diode인 D1의 P-형 단자; 및
    상기 출력 PN diode인 D1의 N-형 단자에 연결되어 출력 전력을 공급하기 위한 제1 전력 공급 단자(408); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 상기 소스(source:S) 단자(407) 혹은 P-기판(P-substrate:P-sub) 단자(406) 중에서 선택적으로 한 단자에 연결되는 P-type의 제 1 분리된 바디(isolated body:B)로 구성되는 것을 특징으로 하는 제1 반파 정류 전력 발생기(460); 및
    제2 반파 정류 전력 발생 회로 영역에 있어서,
    상기 제2 입력 단자(402)와 연결되는 제2 인덕터 L2(1483)의 한쪽 단자; 및
    상기 제2 인덕터 L2(1483)의 다른 쪽 단자에 연결되는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 드레인(drain:D) 단자(1404); 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 P-기판(P-substrate:P-sub) 단자(1406)에 연결되는 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 게이트(gate:G) 단자(1405)에 연결되는 제2 Bias2(1441) 단자; 및
    상기 제2 Bias2(1441) 단자에 연결되는 제2 Bias Controller(1440)의 출력 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 소스(source:S, 1407) 단자에 연결되는 출력 PN diode인 D2의 P-형 단자; 및
    상기 출력 PN diode인 D2의 N-형 단자에 연결되어 출력 전력을 공급하기 위한 제2 전력 공급 단자(1408); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 상기 소스(source:S) 단자(1407) 혹은 P-기판(P-substrate:P-sub) 단자(1406) 중에서 선택적으로 한 단자에 연결되는 P-type의 제 2 분리된 바디(isolated body:B)로 구성되는 것을 특징으로 하는 상기 제2 반파 정류 전력 발생기(470); 및
    제3 반파 정류 전력 발생 회로 영역에 있어서,
    상기 제3 입력 단자(2402)와 연결되는 제3 인덕터 L3(2483)의 한쪽 단자; 및
    상기 제3 인덕터 L3(2483)의 다른 쪽 단자에 연결되는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 드레인(drain:D) 단자(2404); 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 P-기판(P-substrate:P-sub) 단자(2406)에 연결되는 공통의 접지 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 게이트(gate:G) 단자(2405)에 연결되는 제3 Bias3(2441) 단자; 및
    상기 제3 Bias3(2441) 단자에 연결되는 제3 Bias Controller(2440)의 출력 단자; 및
    상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 소스(source:S, 2407) 단자에 연결되는 출력 PN diode인 D3의 P-형 단자; 및
    상기 출력 PN diode인 D3의 N-형 단자에 연결되어 출력 전력을 공급하기 위한 제3 전력 공급 단자(2408); 및
    상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(2403)의 상기 소스(source:S) 단자(2407) 혹은 P-기판(P-substrate:P-sub) 단자(2406) 중에서 선택적으로 한 단자에 연결되는 P-type의 제 3 분리된 바디(isolated body:B)로 구성되는 것을 특징으로 하는 상기 제3 반파 정류 전력 발생기(480); 및
    상기 제1 반파 정류 전력 발생기(460)의 출력 전력 공급 단자인 제1 전력 공급 단자(408), 상기 제2 반파 정류 전력 발생기(470)의 출력 전력 공급 단자인 제2 전력 공급 단자(1408), 및 상기 제3 반파 정류 전력 발생기(480)의 출력 전력 공급 단자인 제3 전력 공급 단자(2408)의 신호가 서로 연결되는 합성 전력 공급 단자(508); 및
    상기 합성 전력 공급 단자(508)에 연결되는 NMOS 스위치(509)의 한쪽 Drain 혹은 Source 단자; 및
    상기 NMOS 스위치(509)의 다른 쪽 Source 혹은 Drain 단자에 연결되는 공통의 접지단자; 및
    상기 NMOS 스위치(509)의 Gate 단자에 연결되는 PWM Controller(511)의 출력; 및
    상기 제1 인덕터 L1(483)에 자기적으로 연결되는 제4 Flyback 인덕터 L4(490); 및
    상기 제4 Flyback 인덕터 L4(490)의 한쪽 단자에 연결되는 분리된 접지(Isolated Ground) 단자; 및
    상기 제4 Flyback 인덕터 L4(490)의 다른 쪽 단자에 연결되는 Diode D4(484)의 Anode 단자; 및
    상기 제2 인덕터 L2(1483)에 자기적으로 연결되는 제5 Flyback 인덕터 L5(491); 및
    상기 제5 Flyback 인덕터 L5(491)의 한쪽 단자에 연결되는 상기 분리된 접지(Isolated Ground) 단자; 및
    상기 제5 Flyback 인덕터 L5(491)의 다른 쪽 단자에 연결되는 Diode D5(485)의 Anode 단자; 및
    상기 제3 인덕터 L3(2483)에 자기적으로 연결되는 제6 Flyback 인덕터 L6(492); 및
    상기 제6 Flyback 인덕터 L6(492)의 한쪽 단자에 연결되는 상기 분리된 접지(Isolated Ground) 단자; 및
    상기 제6 Flyback 인덕터 L6(492)의 다른 쪽 단자에 연결되는 Diode D6(489)의 Anode 단자; 및
    상기 Diode D4(484), 상기 Diode D5(485), 및 상기 Diode D6(489)의 Cathode 단에 공통으로 연결되는 Flyback 출력 전력 공급 단자(486)로 구성됨을 특징으로 하는 Flyback inductor 전파 정류 전력 공급 장치.
KR1020160025378A 2016-03-03 2016-03-03 3상 Flyback 인덕터 구조 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 KR101694092B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160025378A KR101694092B1 (ko) 2016-03-03 2016-03-03 3상 Flyback 인덕터 구조 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160025378A KR101694092B1 (ko) 2016-03-03 2016-03-03 3상 Flyback 인덕터 구조 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치

Publications (1)

Publication Number Publication Date
KR101694092B1 true KR101694092B1 (ko) 2017-01-17

Family

ID=57990246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160025378A KR101694092B1 (ko) 2016-03-03 2016-03-03 3상 Flyback 인덕터 구조 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치

Country Status (1)

Country Link
KR (1) KR101694092B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000060110A (ja) * 1998-08-11 2000-02-25 Oki Electric Ind Co Ltd チャージポンプ回路の駆動制御回路
JP2002247838A (ja) * 2001-02-15 2002-08-30 Denso Corp 昇圧回路及びドレイン、ソース間電圧緩和型インバータ回路
KR100985373B1 (ko) * 2005-07-18 2010-10-04 텍사스 인스트루먼츠 인코포레이티드 드레인 확장형 ｍｏｓ 트랜지스터 및 그 반도체 장치 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000060110A (ja) * 1998-08-11 2000-02-25 Oki Electric Ind Co Ltd チャージポンプ回路の駆動制御回路
JP2002247838A (ja) * 2001-02-15 2002-08-30 Denso Corp 昇圧回路及びドレイン、ソース間電圧緩和型インバータ回路
KR100985373B1 (ko) * 2005-07-18 2010-10-04 텍사스 인스트루먼츠 인코포레이티드 드레인 확장형 ｍｏｓ 트랜지스터 및 그 반도체 장치 제조방법

Similar Documents

Publication Publication Date Title
KR101734767B1 (ko) Offset-decoder strong-ARM증폭 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101734766B1 (ko) Offset 생성 strong-ARM증폭 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101661085B1 (ko) Fuse offset-decoder strong-ARM증폭 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101661881B1 (ko) Calibration offset-decoder strong-ARM증폭 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR20160147222A (ko) Power LDMOS트립 구동부 내장 5-단자 엔모스 트랜지스터 소자를 이용한 누전 차단 장치
KR101694091B1 (ko) Flyback 인덕터 구조 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101801450B1 (ko) Sensor적용을 위한 전력 증폭 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101694092B1 (ko) 3상 Flyback 인덕터 구조 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR20160143461A (ko) Pn 바리스터 내장5-단자 엔모스 트랜지스터 소자를 이용한 led 장치
KR101689973B1 (ko) 3상 정류를 위한 전력 증폭 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101694101B1 (ko) 전파 정류 Regulation 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101694100B1 (ko) 용기 내장 antenna를 이용하여 전파 정류 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101689970B1 (ko) 단상 전파 정류 적용을 위한 전력 증폭 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101734768B1 (ko) Double strong-ARM증폭 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101689974B1 (ko) 3상 구동을 위한 전력 증폭 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101822721B1 (ko) Sensor 신호의 감지 및 증폭 동작 회로의 XOR Logic 동작 제어 장치
KR101689972B1 (ko) 단상 전파 정류 응용을 위한 전력 증폭 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101694013B1 (ko) 승압 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101689971B1 (ko) 단상 전파 구동 적용을 위한 전력 증폭 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101677371B1 (ko) Pn 바리스터 내장 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101645888B1 (ko) Drain 단자 Power Capacitor 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101689969B1 (ko) 음 전압 변환 적용을 위한 전력 증폭 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101677387B1 (ko) 전원 절전 모드 제어 적용을 위한 전력 증폭 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR101705453B1 (ko) 전력 rf 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
KR20170027225A (ko) 전원 절전 누설 제어 적용을 위한 전력 증폭 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191216

Year of fee payment: 4