TWI557876B - Semiconductor device - Google Patents

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Youhei Yanagida
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Tomoyuki Miyoshi
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Description

半導體裝置
本發明是有關半導體裝置，例如有效適用在含靜電保護元件的半導體裝置的技術。
在日本特開2011-124397號公報(專利文獻1)中記載有提供一種ESD(Electro Static Discharge)耐量高，且可在與保護的高耐壓電晶體同工程製造之保護二極體的技術。具體而言，在構成陰極領域的n型低濃度半導體基板，及由構成陽極領域的p型低濃度擴散領域所形成的pn接合部的基板表面上形成閘極氧化膜，將跨越閘極氧化膜及場氧化膜而設的閘極電極與陽極電極電性連接。藉此，在突崩降伏時，pn接合的電場會緩和，可提高ESD耐性。並且，藉由使場氧化膜的長度變化，可調整耐壓。
在日本特開2001-320047號公報(專利文獻2)中記載有為了實現ESD耐量高的橫型DMOS，而與LDMOS的n+汲極層鄰接來形成p+型的陽極層的技術。而且，此陽極層是在ESD動作時使產生電洞。此電洞是經 由活性層來流至基極層，電子會從源極層流至汲極層。因此，寄生閘流體會動作，所以可降低高電流下的源極．汲極間的保持電壓，可將電流分布設為均一。
在日本特開2012-64830號公報(專利文獻3)中記載有防止汲極端的局部性的電流集中而使ESD耐性提升的技術。具體而言，配置n型高濃度埋入領域及n型高濃度埋入接觸領域。源極電極是在p型阱的上面，通道寬度方向排列配置n型高濃度領域及p型高濃度領域。藉由如此構成，除了寄生電晶體，縱型電晶體也被活化，因此流動於寄生電晶體的電流會被抑制，汲極端的局部性的電流集中會被抑制，藉此對於靜電放電的ESD耐性會提升。並且，藉由調整源極的n型高濃度領域的寬度，可調整導通電壓。
在日本特開2006-324346號公報(專利文獻4)中記載有緩和LOCOS offset drain型高耐壓MOS電晶體的LOCOS氧化膜端的電場而使耐壓提升，且不追加工程形成電場緩和層的技術。具體而言，在電場緩和層內從LOCOS氧化膜的端部取一定的距離形成汲極層。藉此，LOCOS氧化膜的端部的濃度梯度會緩和，電場集中被抑制的結果，可提升LOCOS offset drain型高耐壓MOS電晶體的耐壓。
〔先行技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2011-124397號公報
〔專利文獻2〕日本特開2001-320047號公報
〔專利文獻3〕日本特開2012-64830號公報
〔專利文獻4〕日本特開2006-324346號公報
靜電保護元件是在靜電雜訊等被施加於積體電路時，不會有造成積體電路不良影響的情形，具有靜電雜訊所引起的帶電電荷逃往外部的機能之半導體元件。因此，在靜電保護元件中，可放掉更大的帶電電荷是成為最重要的要素。
具有如此的機能之靜電保護元件是大致區分成(1)動作後引起被稱為急變返回(snapback)的電壓降下的元件，及(2)不發生被稱為急變返回的電壓降下的元件。特別是靜電保護元件大致區分成：以電壓降下大的閘流體或npn雙極電晶體為代表的靜電保護元件，及以電壓降下小的pnp雙極電晶體或不發生電壓降下的二極體為代表的靜電保護元件的2種類。
前者因為產生大的電壓降下，所以具有可擴大以電流×電壓來規定的靜電保護元件之佔消耗電力的破壞電流(在本說明書中也有稱ESD耐量的情況)的優點。另一方面，例如，像含有電感的電路那樣，存在電壓會藉由電感的逆起電力而比電源電壓更高的模式之電路， 恐有藉由大的電壓降下而保持電壓低於逆起電力的電壓的事態發生之虞。為此，前者的靜電保護元件是在像馬達等那樣含電感的電路中不使用，在此電路是使用不發生大的電壓降下之後者的靜電保護元件。
然而，後者的靜電保護元件不發生大的電壓降下的部分，相較於前者的靜電保護元件，以電流×電壓來規定的靜電保護元件之佔消耗電力的破壞電流(ESD耐量)低。因此，在後者的靜電保護元件中，由提升ESD耐量的觀點來看存在改善的餘地。
本發明的目的是在於提升靜電保護元件的ESD耐量。
其他的課題及新穎的特徵可由本說明書的記述及附圖明確得知。
一實施形態的半導體裝置是包含靜電保護元件，該靜電保護元件是具備：(a)源極領域，其係具有形成於n型半導體層的p型半導體領域；(b)汲極領域，其係與源極領域分離，具有形成於n型半導體層的p型半導體領域；(c)n型半導體領域，其係形成於n型半導體層，與源極領域接觸；(d)閘極絕緣膜，其係形成於n型半導體層上； (e)閘極電極，其係形成於閘極絕緣膜上。
在此，源極領域與n型半導體領域與閘極電極是被電性連接。
若根據一實施形態，則可使含在半導體裝置中的靜電保護元件的ESD耐量提升。
1S‧‧‧支撐基板
10A‧‧‧IGBT
10B‧‧‧IGBT
ANE‧‧‧陽極端子
BA‧‧‧下臂
BOX‧‧‧埋入絕緣層
BVj‧‧‧突崩耐壓
CTE‧‧‧陰極端子
DE‧‧‧汲極端子
DR1‧‧‧低濃度汲極領域
DR2‧‧‧中濃度汲極領域
DR3‧‧‧高濃度汲極領域
ESD‧‧‧靜電保護元件
ESD1‧‧‧靜電保護元件
ESD2‧‧‧靜電保護元件
FWD1‧‧‧飛輪二極體
FWD2‧‧‧飛輪二極體
GE‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
IC1‧‧‧驅動器
IC2‧‧‧驅動器
L‧‧‧電感
MT‧‧‧3相馬達
ND‧‧‧連接節點
NL‧‧‧n型半導體層
NR‧‧‧n型給電領域
NWL‧‧‧n型阱
PD1‧‧‧焊墊
PD2‧‧‧焊墊
Qn‧‧‧n通道型場效電晶體
Qp‧‧‧p通道型場效電晶體
Q1‧‧‧場效電晶體
SE‧‧‧源極端子
SR‧‧‧源極領域
STI‧‧‧場絕緣領域
SUR‧‧‧源極單位領域
TE1‧‧‧電源端子
TE2‧‧‧接地端子
TE3‧‧‧輸出端子
UA‧‧‧上臂
Vdd‧‧‧電源電位
Vhold‧‧‧保持電壓
VL‧‧‧電壓
Vt1‧‧‧急變返回電壓
圖1是表示關聯技術1之靜電保護元件的電路構成例的電路圖。
圖2是表示關聯技術1之連接靜電保護元件的端子間的端子間電壓與流動於靜電保護元件的電流的關係圖表。
圖3是表示在含電感的電路中使用關聯技術1的靜電保護元件時之連接靜電保護元件的端子間的端子間電壓與流動於靜電保護元件的電流的關係圖表。
圖4是表示關聯技術2之靜電保護元件的電路構成例的電路圖。
圖5是表示關聯技術2之連接靜電保護元件的端子間的端子間電壓與流動於靜電保護元件的電流的關係圖表。
圖6是表示實施形態1之靜電保護元件的電路構成例的電路圖。
圖7是表示實施形態1之連接靜電保護元件的端子間 的端子間電壓與流動於靜電保護元件的電流的關係圖表。
圖8是表示實施形態1之靜電保護元件的平面佈局構成的圖。
圖9是在圖8的A-A線切斷的剖面圖。
圖10是表示在實施形態1的靜電保護元件，及例如只由關聯技術2那樣的二極體所構成的靜電保護元件中，陰極電壓與陰極電流的關係圖表。
圖11是表示實施形態1之半導體裝置的製造工程的剖面圖。
圖12是表示接續於圖11的半導體裝置的製造工程的剖面圖。
圖13是表示接續於圖12的半導體裝置的製造工程的剖面圖。
圖14是表示接續於圖13的半導體裝置的製造工程的剖面圖。
圖15是表示接續於圖14的半導體裝置的製造工程的剖面圖。
圖16是表示接續於圖15的半導體裝置的製造工程的剖面圖。
圖17是表示接續於圖16的半導體裝置的製造工程的剖面圖。
圖18是表示實施形態2的靜電保護元件的平面佈局構成的圖。
圖19是在圖18的A-A線切斷的剖面圖。
圖20是表示在實施形態2的靜電保護元件，及實施形態1的靜電保護元件，及例如只由關聯技術2那樣的二極體所構成的靜電保護元件中，陰極電壓與陰極電流的關係圖表。
圖21是表示實施形態3之靜電保護元件的平面佈局構成的圖。
圖22是在圖21的A-A線切斷的剖面圖。
圖23是表示在實施形態3的靜電保護元件，及實施形態1的靜電保護元件中，陰極電壓與陰極電流的關係圖表。
圖24是表示實施形態3的半導體裝置的製造工程的剖面圖。
圖25是表示實施形態4的靜電保護元件的平面佈局構成的圖。
圖26是在圖25的A-A線切斷的剖面圖。
圖27是表示在實施形態4的靜電保護元件，及實施形態1的靜電保護元件中，陰極電壓與陰極電流的關係圖表。
圖28是表示被使用在3相馬達的控制之反相器電路的模式性的電路構成的電路圖。
圖29是表示在同一的半導體基板的積體電路形成領域中形成有p通道型場效電晶體Qp，在靜電保護元件形成領域中形成有靜電保護元件ESD的構成剖面圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，詳細，補充說明等的關係。
並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。
同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數值及範圍也同樣。
並且，在用以說明實施形態的全圖中，對於同一構件原則上附上同一符號，省略其重複的說明。另外，為了容易看圖，即使是平面圖，也會有時附上剖面線。
(實施形態1) <關聯技術的靜電保護元件>
圖1是表示關聯技術1的靜電保護元件ESD1的電路 構成例的電路圖。如圖1所示般，在被施加電源電位(Vdd)的電源端子TE1與被施加基準電位(GND電位)的接地端子TE2之間設有靜電保護元件ESD1。藉此，即使大的靜電雜訊被施加於電源端子TE1與接地端子TE2之間，還是可保護被連接於電源端子TE1與接地端子TE2之間的內部電路元件(未圖示)。同樣，靜電保護元件ESD1是在輸出端子TE3與接地端子TE2之間也設置。此情況，靜電保護元件ESD1是與被連接於輸出端子TE3與接地端子TE2之間的輸出電晶體即場效電晶體Q1並聯。因此，例如，即使靜電雜訊施加於輸出端子TE3與接地端子TE2之間，還是可藉由靜電保護元件ESD1來保護與靜電保護元件ESD1並聯的場效電晶體Q1。
具體而言，關聯技術1的靜電保護元件ESD1是例如圖1所示般，形成所謂的閘流體構造，其係由npn雙極電晶體與pnp雙極電晶體的組合所構成。此閘流體構造的靜電保護元件ESD1是在靜電雜訊被施加於半導體裝置時，在比內部之應保護的內部電路元件(半導體元件)的耐壓更低的電壓崩潰，進入急變返回狀態下，端子間電壓會降低，且即使流動大電流，還是可降低靜電保護元件ESD1的消耗電力。因此，若根據裝入閘流體構造的靜電保護元件ESD1的半導體裝置，則即使被施加靜電雜訊，還是可以抑制靜電保護元件ESD1的發熱，使不易破壞靜電保護元件ESD1。
圖2是表示關聯技術1之連接靜電保護元件 ESD1的端子間的端子間電壓與流動於靜電保護元件ESD1的電流的關係圖表。在圖2中，橫軸是表示端子間電壓，縱軸是表示流動於靜電保護元件ESD1的電流。
在圖2中，在連接靜電保護元件ESD1的端子間因靜電雜訊等而被施加高電壓，一旦此高電壓超過突崩耐壓BVj，則構成靜電保護元件ESD1的一部分之npn雙極電晶體會ON動作而形成急變返回狀態。此時，端子間電壓會從急變返回電壓Vt1降低至保持電壓Vhold。之後，構成靜電保護元件ESD1的一部分之pnp雙極電晶體會ON動作，藉此流至靜電保護元件ESD1的電流會增加。此結果，端子間電壓會上昇，施加於靜電保護元件ESD1的電力會增加。由此，靜電保護元件ESD1會發熱，靜電保護元件ESD1的溫度會上昇。
而且，當靜電雜訊之電荷的帶電量比較小時，之後，為了放出帶電的電荷而流動的npn雙極電晶體的集極電流會減少，端子間電壓會降低。此結果，端子間電壓會形成保持電壓Vhold以下，靜電保護元件ESD1的動作會停止。另一方面，當靜電雜訊之電荷的帶電量比較大時，為了放出帶電的電荷而流動的npn雙極電晶體的集極電流會持續增加，靜電保護元件ESD1的溫度會上昇。而且，靜電保護元件ESD1的溫度會超過破壞界限，成為靜電保護元件ESD1的破壞。此時的破壞電流會形成Ibrk。
因此，即使被施加更大的帶電量的靜電雜訊 時，由使不產生靜電保護元件ESD1的破壞的觀點來看，會被要求產生靜電保護元件ESD1的破壞之破壞電流(ESD耐量)大。關於此點，關聯技術1的靜電保護元件ESD1是所謂的閘流體構造，產生被稱為急變返回的大的電壓降下。因此，在關聯技術1的靜電保護元件ESD1中，藉由電壓降下而電壓的絕對值變小的部分，可擴大破壞電流。亦即，關聯技術1的靜電保護元件ESD1是具有可擴大ESD耐量的優點。
可是，在關聯技術1的靜電保護元件ESD1中，例如，像含有電感的電路那樣，存在電壓會藉由電感的逆起電力而比電源電壓更高的模式之電路，恐有藉由急變返回的大的電壓降下而保持電壓低於逆起電力的電壓的事態發生之虞。此情況，因為發生靜電保護元件ESD1的動作不會停止的事態，所以例如像馬達等那樣在含電感的電路中難使用。亦即，關聯技術1的靜電保護元件ESD1雖可擴大ESD耐量，但存在難以使用在含電感的電路中的情事。
具體而言，圖3是表示在含電感的電路中使用關聯技術1的靜電保護元件ESD1時之連接靜電保護元件ESD1的端子間的端子間電壓與流動於靜電保護元件ESD1的電流的關係的圖表。如圖3所示般，藉由急變返回，靜電保護元件ESD1的端子間電壓會從急變返回電壓Vt1降低至保持電壓Vhold。此時，為了迴避靜電保護元件ESD1的動作不停止，而保持電壓Vhold設定成比電源 電壓Vdd更高。然而，在含電感的電路中發生電壓會藉由電感的逆起電力而比電源電壓Vdd更高的狀態，此情況，逆起電力的電壓VL會高於保持電壓Vhold，恐有靜電保護元件ESD1的動作不停止的事態發生之虞。
因此，關聯技術1的靜電保護元件ESD1可藉由急變返回來擴大ESD耐量，但因為急變返回的電壓降下大，所以難以使用在含電感的電路中。
於是，在含電感的電路中，不是關聯技術1的靜電保護元件ESD1，而是以下說明的關聯技術2的靜電保護元件ESD2會被使用。
圖4是表示關聯技術2的靜電保護元件ESD2的電路構成例的電路圖。具體而言，關聯技術2的靜電保護元件ESD2是例如圖4所示般由二極體所構成。而且，若例如著眼於電源端子TE1及接地端子TE2，則會以陰極電極被連接至電源端子TE1側，陽極電極被連接至接地端子TE2側的方式，在電源端子TE1與接地端子TE2之間插入由二極體所構成的靜電保護元件ESD2。由此二極體所構成的靜電保護元件ESD2是當靜電雜訊被施加於半導體裝置時，在比內部之應保護的內部電路元件(半導體元件)的耐壓更低的電壓崩潰。此結果，可藉由崩潰的二極體來從靜電雜訊保護內部電路元件。
圖5是表示關聯技術2之連接靜電保護元件ESD2的端子間的端子間電壓與流動於靜電保護元件ESD2的電流的關係圖表。在圖5中，橫軸是表示端子間電壓， 縱軸是表示流動於靜電保護元件ESD2的電流。
在圖5中，在連接靜電保護元件ESD2的端子間因靜電雜訊等而被施加高電壓，一旦此高電壓超過突崩耐壓BVj，則構成靜電保護元件ESD2的二極體會突崩潰(Avalanche breakdown)。然後，一旦流至靜電保護元件ESD2的電流增加，則端子間電壓會上昇，施加於靜電保護元件ESD2的電力會增加。由此，靜電保護元件ESD2會發熱，靜電保護元件ESD2的溫度會上昇。
而且，當靜電雜訊之電荷的帶電量比較小時，之後為了放出帶電的電荷而流動的二極體的降伏電流不會流動，此結果，由二極體所構成的靜電保護元件ESD2的動作會停止。另一方面，當靜電雜訊之電荷的帶電量比較大時，為了放出帶電的電荷而流動的二極體的降伏電流會持續增加，靜電保護元件ESD2的溫度會上昇。而且，靜電保護元件ESD2的溫度會超過破壞界限，成為靜電保護元件ESD2的破壞。此時的破壞電流會形成Ibrk。
在此，圖5所關聯技術2的靜電保護元件ESD2是只由二極體所構成，因此不像圖4所示的關聯技術1的靜電保護元件ESD1那樣產生急變返回。所以，如圖5所示般，靜電保護元件ESD2的端子間電壓是不會有低於電源電壓Vdd或逆起電力的電壓VL之情形。此結果，若根據關聯技術2的靜電保護元件ESD2，則因為不發生急變返回，所以可無問題使用於含電感的電路中。
可是，在關聯技術2的靜電保護元件ESD2中，如圖5所示般，因為不發生急變返回的電壓降下，所以端子間電壓的絕對值變大的部分，無法擴大破壞電流。亦即，關聯技術2的靜電保護元件ESD2因為不發生急變返回，所以可無問題使用於含電感的電路，另一方面，因為不發生急變返回的電壓降下，所以無法擴大破壞電流(ESD耐量)，由擴大ESD耐量的觀點來看存在改善的餘地。而且，關聯技術2的突崩潰後之靜電保護元件ESD2的導通電阻是比關聯技術1的急變返回之保持電壓Vhold的降低後的靜電保護元件ESD1的導通電阻更大。
如此，在關聯技術2的靜電保護元件ESD2中，基於不發生急變返回的電壓降下的點，及導通電阻變大的點，與關聯技術1的靜電保護元件ESD1作比較，破壞電流(ESD耐量)會變小。因此，在關聯技術2的靜電保護元件ESD2中，雖可無問題使用在含電感的電路中，但由擴大ESD耐量的觀點來看存在改善的餘地。
於是，在本實施形態1中，基於可在含電感的電路中無問題使用的觀點，像上述關聯技術2那樣採用含二極體的靜電保護元件，另一方面，設想更擴大ESD耐量。以下，一邊參照圖面一邊說明有關此設想後的本實施形態1的技術思想。
<實施形態1的基本思想>
圖6是表示本實施形態1的靜電保護元件ESD的電 路構成例的電路圖。如圖6所示般，在被施加電源電位(Vdd)的電源端子TE1與被施加基準電位(GND電位)的接地端子TE2之間設有靜電保護元件ESD。同樣，靜電保護元件ESD是在輸出端子TE3與接地端子TE2之間也可設置。此情況，靜電保護元件ESD是與被連接於輸出端子TE3與接地端子TE2之間的輸出電晶體即場效電晶體Q1並聯。
具體而言，本實施形態1的靜電保護元件ESD是例如圖6所示般，由二極體及pnp雙極電晶體所構成。然後，例如，若著眼於電源端子TE1及接地端子TE2，則以陰極端子被連接於電源端子TE1側，陽極端子被連接於接地端子TE2側的方式，在電源端子TE1與接地端子TE2之間插入二極體。而且，在本實施形態1中，pnp雙極電晶體也被挿入於電源端子TE1與接地端子TE2之間。具體而言，以pnp雙極電晶體的射極端子與基極端子皆被連接至電源端子TE1，且pnp雙極電晶體的集極端子被連接至接地端子TE2的方式，在電源端子TE1與接地端子TE2之間插入pnp雙極電晶體。藉此，若根據本實施形態1的靜電保護元件ESD，則與上述的關聯技術2同樣，可無問題使用含電感的電路，且比上述的關聯技術2更能夠提升破壞電流(ESD耐量)。亦即，在本實施形態1中，以能夠和二極體並聯的方式設置pnp雙極電晶體，作為靜電保護元件ESD，藉此可一邊維持在含電感的電路中能無問題使用的有用性，一邊更提升破壞電流(ESD耐 量)。亦即，本實施形態1的基本思想的本質是作為靜電保護元件ESD，以能夠和二極體並聯的方式構成含pnp雙極電晶體的點。換言之，本實施形態1的基本思想的本質是亦可謂由pnp雙極電晶體所寄生性設置的二極體來構成靜電保護元件ESD的點。
以下詳細說明有關此本實施形態1的基本思想。圖7是表示本實施形態1之連接靜電保護元件ESD的端子間的端子間電壓與流動於靜電保護元件ESD的電流的關係圖表。在圖7中，橫軸是表示端子間電壓，縱軸是表示流動於靜電保護元件ESD的電流。
在圖7中，在連接靜電保護元件ESD的端子間因靜電雜訊等而被施加高電壓，一旦此高電壓超過突崩耐壓BVj，則會在構成靜電保護元件ESD的一部分之二極體產生突崩潰。而且，在本實施形態1中，在突崩潰產生的電子會被注入至電源端子TE1(二極體的陰極端子)。此時，在本實施形態1中，因為以此電子能夠流動於pnp雙極電晶體的基極領域之方式構成，所以電子會流動於基極領域的基極電阻。此結果，在pnp雙極電晶體的射極領域與基極領域之間產生一定值以上的電位差，而pnp雙極電晶體會ON動作。藉此，靜電保護元件ESD的端子間電壓是從急變返回電壓Vt1降低至保持電壓Vhold。
在此，在本實施形態1的靜電保護元件ESD中，ON動作的半導體元件不是閘流體或npn雙極電晶體，而是由pnp雙極電晶體所構成的點具有特徵點。此情 況，在pnp雙極電晶體中，具有急變返回的電壓降下會比閘流體或npn雙極電晶體更小的性質。此結果，在本實施形態1的靜電保護元件ESD中，例如，即使發生急變返回的電壓降下，如上述的關聯技術1所示般，也不會發生急變返回的大的電壓降下。因此，如圖7所示般，保持電壓Vhold是不會有低於電源電壓Vdd或電感的逆起電力之電壓VL的情形。此結果，若根據本實施形態1的靜電保護元件ESD，則即使發生急變返回的電壓降下，還是會因為藉由使用pnp雙極電晶體，電壓降下的絕對值被限定於小的範圍，所以本實施形態1的靜電保護元件ESD可在含電感的電路中無問題使用。
然後，一旦流至靜電保護元件ESD的電流增加，則端子間電壓會上昇，施加於靜電保護元件ESD的電力會增加。由此，靜電保護元件ESD會發熱，靜電保護元件ESD1的溫度會上昇。
而且，當靜電雜訊之電荷的帶電量比較小時，之後為了放出帶電的電荷而流動的pnp雙極電晶體的集極電流會減少，端子間電壓會降低。此結果，端子間電壓會形成保持電壓Vhold以下，靜電保護元件ESD的動作會停止。另一方面，當靜電雜訊之電荷的帶電量比較大時，為了放出帶電的電荷而流動的pnp雙極電晶體的集極電流會持續增加，靜電保護元件ESD的溫度會上昇。而且，靜電保護元件ESD的溫度會超過破壞界限，成為靜電保護元件ESD1的破壞。此時的破壞電流會形成Ibrk。
在此，如圖7所示般，在本實施形態1的靜電保護元件ESD中，儘管小的範圍，還是會產生急變返回的些微的電壓降下。由此，本實施形態1的靜電保護元件ESD相較於上述的關聯技術2那樣不發生急變返回的靜電保護元件ESD2，可提升ESD耐量。亦即，本實施形態1的靜電保護元件ESD是以能夠和二極體並聯的方式設置pnp雙極電晶體，藉此可一邊維持在含電感的電路中能無問題使用的有用性，一邊更提升破壞電流(ESD耐量)。而且，在本實施形態1中，急變返回之保持電壓Vhold的低下後的靜電保護元件ESD的導通電阻會比關聯技術2的突崩潰後之靜電保護元件ESD2的導通電阻更小。此結果，若根據本實施形態1的靜電保護元件ESD，則雖小但藉由產生急變返回的電壓降下的點及藉由pnp雙極電晶體ON動作而導通電阻變小的點的相乘效果，相較於上述關聯技術2的靜電保護元件ESD2，可提升ESD耐量。
將上述本實施形態1的基本思想彙整如其次般。例如，只著眼於使靜電保護元件的ESD耐量提升的觀點時，如上述的關聯技術1般，可由急變返回的電壓降下大的閘流體等來構成靜電保護元件ESD1。然而，若在含電感的電路爭適用關聯技術1的靜電保護元件ESD1，則會發生電壓會藉由電感的逆起電力而比電源電壓Vdd更高的狀態，此情況，逆起電力的電壓VL會高於急變返回的保持電壓Vhold，發生靜電保護元件ESD1的動作不停 止的事態。於是，為了迴避此不良情況，例如像關聯技術2那樣，可思考由不發生急變返回的二極體來構成靜電保護元件ESD2。可是，此關聯技術2的情況，不發生急變返回的點及導通電阻大的點，難提升ESD耐量。
於是，本發明者是著眼於pnp雙極電晶體。亦即，本發明者是著眼於pnp雙極電晶體具有急變返回的電壓降下會比閘流體或npn雙極電晶體更小的性質的點，由pnp雙極電晶體與二極體的組合來構成靜電保護元件ESD，藉此實現一種可一邊維持在含電感的電路中能無問題使用的有用性，一邊更提升破壞電流(ESD耐量)的靜電保護元件ESD。
亦即，本實施形態1的基本思想是以不產生急變返回的二極體作為基本構成，與此二極體一起組合藉由急變返回來產生些微的電壓降下的pnp雙極電晶體。藉此，可取得比由單體的二極體來構成靜電保護元件的情況更能降低端子間電壓的優點及降低導通電阻的優點之結果，可提升靜電保護元件ESD的ESD耐量。另一方面，pnp雙極電晶體的ON動作之電壓降下，相較於閘流體或npn雙極電晶體的電壓降下，可縮小，因此在含發生逆起電力的電感的電路中可無問題使用。亦即，在本實施形態1中，著眼於pnp雙極電晶體的急變返回之電壓降下些微的點，在不會阻礙使用於含電感的電路之範圍，使ESD耐量提升的點可謂具有特徵點。
<實施形態1的靜電保護元件的構成>
其次，說明有關使本實施形態1的基本思想具體化的靜電保護元件ESD的構成。圖8是本實施形態1的靜電保護元件ESD的平面佈局構成的圖。在圖8中，本實施形態1的靜電保護元件ESD是具有在半導體基板上互相並行延伸於y方向的一對的場絕緣領域STI，且以能夠被一對的場絕緣領域STI所夾著的方式，配置有延伸於y方向的高濃度汲極領域DR3。而且，例如圖8所示般，以能夠和一對的場絕緣領域STI之中的左側的場絕緣領域STI的一部分重疊的方式，形成有閘極電極GE，此閘極電極GE是延伸於y方向。
而且，與閘極電極GE鄰接而設有複數的源極單位領域SUR，該等的複數的源極單位領域SUR是在閘極電極GE所延伸的y方向以預定間隔配置。而且，分別在具有預定間隔的複數的間隙配置有n型給電領域NR。此時，複數的源極單位領域SUR是彼此電性連接，自複數的源極單位領域SUR形成源極領域。另一方面，分別被設於複數的間隙的n型給電領域NR也互相電性連接。
接著，圖9是在圖8的A-A線切斷的剖面圖。如圖9所示般，本實施形態1的靜電保護元件ESD是形成於SOI基板。具體而言，在支撐基板1S上形成有埋入絕緣層BOX，在此埋入絕緣層BOX上形成有n型半導體層NL。亦即，藉由支撐基板1S，埋入絕緣層BOX及n型半導體層NL來構成SOI基板，另外，圖9是說明 有關在此SOI基板上形成靜電保護元件ESD的例子，但本實施形態1的技術的思想並非限於此，亦可在通常的半導體基板(例如p型半導體基板)上形成靜電保護元件ESD。
在n型半導體層NL中形成有由p-型半導體領域所構成的低濃度汲極領域DR1，且在n型半導體層NL中以能夠與此低濃度汲極領域DR1分離的方式形成有由n型半導體領域所構成的n型阱NWL。而且，使內包於低濃度汲極領域DR1，在n型半導體層NL的表面形成一對的場絕緣領域STI。此場絕緣領域STI是例如由在溝中埋入以氧化矽膜為代表的絕緣膜的溝渠構造所構成。接著，跨越一對的場絕緣領域STI，形成由p型半導體領域所構成的中濃度汲極領域DR2，而且，以被中濃度汲極領域DR2內包的方式，形成由p+型半導體領域所構成的高濃度汲極領域DR3。在此，將低濃度汲極領域DR1，中濃度汲極領域DR2及高濃度汲極領域DR3一併稱為汲極領域。
另一方面，以能夠被內包於n型阱NWL的方式，例如形成有由p+型半導體領域所構成的源極單位領域SUR。而且，從與源極單位領域SUR的一部分重疊的領域通過n型半導體層NL上，更於左側的場絕緣領域STI的一部分上，例如形成有由氧化矽膜所構成的閘極絕緣膜GOX，在此閘極絕緣膜GOX上，例如形成有由導入導電型雜質的多晶矽膜所構成的閘極電極GE。
在如圖8及圖9所示般構成的本實施形態1 的靜電保護元件ESD中，複數的源極單位領域SUR，複數的n型給電領域NR及閘極電極GE是例如藉由經由插塞(plug)的配線來彼此電性連接。此結果，圖9所示的源極端子SE是與源極單位領域SUR，n型給電領域NR及閘極電極GE電性連接。尤其複數的n型給電領域NR是分別與由同n型半導體領域所構成的n型阱NWL連接，因此源極端子SE是經由n型給電領域NR來與n型阱NWL也電性連接。此時，n型給電領域NR的雜質濃度是例如比n型阱NWL的雜質濃度更高，n型給電領域NR是具有確保與例如從複數的n型給電領域NR上到複數的源極單位領域SUR上配置的插塞的歐姆接觸之機能。另一方面，高濃度汲極領域DR3是例如藉由經由插塞的配線來與汲極端子DE電性連接。
另外，在本實施形態1中說明有關在以預定間隔配置的源極單位領域SUR之間形成有n型給電領域NR的例子，但不限於此，例如亦可構成在複數的源極單位領域SUR之間不設n型給電領域NR，從複數的源極單位領域SUR之間露出n型阱NWL。此構成是例如n型給電領域NR亦可作為n型阱NWL的一部分構成。
如此構成的本實施形態1的靜電保護元件ESD是包含pn接合二極體及pnp雙極電晶體。具體而言，pn接合二極體是藉由形成於n型半導體層NL與汲極領域(p型半導體領域)的境界領域之pn接合所形成。而且，在此pn接合二極體中，經由n型阱NWL來與n型 半導體層NL電性連接的源極領域(複數的源極單位領域SUR)會成為陰極領域，汲極領域會成為陽極領域。因此，如圖9所示般，源極端子SE是作為陰極端子CTE的機能，且汲極端子DE是作為陽極端子ANE的機能。
並且，在本實施形態1的靜電保護元件ESD中，形成有以源極領域(複數的源極單位領域SUR)作為射極領域，以n型阱及n型半導體層NL作為基極領域，且以汲極領域作為集極領域的pnp雙極電晶體。
因此，本實施形態1的靜電保護元件ESD是具有與場效電晶體同等的構造，但因為電性連接源極領域，n型阱NWL及閘極電極GE，所以實質上作為組合pn接合二極體與pnp雙極電晶體之半導體元件的機能。
以下是一邊參照圖9一邊說明有關作為組合pn接合二極體與pnp雙極電晶體之半導體元件的機能的本實施形態1的靜電保護元件ESD的動作。
<實施形態1的靜電保護元件的動作>
首先，在圖9中，例如，將作為靜電保護元件ESD的陰極端子CTE的機能之源極端子SE連接至電源電位側，將作為靜電保護元件ESD的陽極端子ANE的機能之汲極端子DE連接至接地電位側。此情況，在靜電保護元件ESD中所含的二極體會逆方向連接至電源電位與接地電位之間，因此在通常狀態，含二極體的靜電保護元件ESD中未流動電流。
在此，當作發生電源電位側為+，接地電位側為-的靜電雜訊。此時，靜電雜訊的電壓相較於電源電位與接地電位之間的電位差，為很高電壓，此高電壓會被施加於二極體。亦即，在圖9中，起因於靜電雜訊的高電壓會作為逆偏壓來施加於汲極領域與n型半導體層NL的境界領域所形成的pn接合二極體。
然後，起因於靜電雜訊的高電壓一旦超過pn接合二極體的突崩耐壓，則在pn接合二極體中，產生突崩潰，生成電洞及電子。被生成的電洞是從汲極領域流至汲極端子DE側。另一方面，被生成的電子是從n型半導體層NL通過n型阱NWL及n型給電領域NR而流至源極端子SE。
此時，若著眼於電子的流動，則電子是從n型半導體層NL通過n型阱NWL及n型給電領域NR，該等的領域是構成pnp雙極電晶體的基極領域。由此，在突崩潰所生成的電子是通過pnp雙極電晶體的基極領域。
在此，因為pnp雙極電晶體的基極領域中存在基極電阻，所以一旦電子流至此基極電阻，則會產生電壓降下。因此，在作為射極領域的機能之源極領域與作為基極領域的機能之n型半導體領域(由n型阱NWL，n型半導體層NL及n型給電領域NR所構成的領域)之間產生電位差。然後，一旦射極領域與基極領域之間的電位差超過預定值，則pnp雙極電晶體為ON。藉此，電流會從pnp雙極電晶體的射極領域流至集極領域，亦即，藉由 pnp雙極電晶體為ON動作，電流會從源極端子SE(陰極端子CTE)流至汲極端子DE(陽極端子ANE)。
此結果，靜電保護元件ESD的端子間電壓是從急變返回電壓Vt1降低至保持電壓Vhold。然後，一旦流至靜電保護元件ESD的電流增加，則端子間電壓會上昇，施加於靜電保護元件ESD的電力會增加。由此，靜電保護元件ESD會發熱，靜電保護元件ESD的溫度會上昇。
然後，當靜電雜訊之電荷的帶電量比較小時，之後，為了放出帶電的電荷而流動的pnp雙極電晶體的集極電流會減少，端子間電壓會降低。此結果，端子間電壓會形成保持電壓Vhold以下，靜電保護元件ESD的動作會停止。另一方面，當靜電雜訊之電荷的帶電量比較大時，為了放出帶電的電荷而流動的pnp雙極電晶體的集極電流會持續增加，靜電保護元件ESD的溫度會上昇。然後，一旦靜電保護元件ESD的溫度超過破壞界限，則會破壞靜電保護元件ESD。此時的破壞電流會形成對應於ESD耐量。如以上般，本實施形態1的靜電保護元件ESD會動作。
<實施形態1的效果>
在本實施形態1的靜電保護元件ESD中，ON動作的半導體元件不是閘流體或npn雙極電晶體，而是由pnp雙極電晶體所構成。此情況，在pnp雙極電晶體中，急變返 回的電壓降下會比閘流體或npn雙極電晶體更小。此結果，如圖7所示般，可防止保持電壓Vhold低於電源電壓Vdd或電感的逆起電力的電壓VL。藉此，若根據本實施形態1的靜電保護元件ESD，則即使發生急變返回的電壓降下，還是會因為藉由使用pnp雙極電晶體，電壓降下的絕對值被限定於小的範圍，所以可維持在含電感的電路中能無問題使用的優點。
在本實施形態1的靜電保護元件ESD中，如圖7所示般，即使為小的範圍也會發生急變返回的些微的電壓降下。由此，本實施形態1的靜電保護元件ESD相較於不發生急變返回的靜電保護元件，可提升ESD耐量。亦即，本實施形態1的靜電保護元件ESD是以能夠和二極體並聯的方式設置pnp雙極電晶體，藉此可一邊維持在含電感的電路中能無問題使用的有用性，一邊更提升破壞電流(ESD耐量)。
而且，在本實施形態1中，急變返回之保持電壓Vhold的降低後的靜電保護元件ESD的導通電阻會比例如關聯技術2的突崩潰後之靜電保護元件ESD2的導通電阻更小。此結果，若根據本實施形態1的靜電保護元件ESD，則雖小但藉由產生急變返回的電壓降下的點及藉由pnp雙極電晶體ON動作而導通電阻變小的點的相乘效果，可提升ESD耐量。
以下，說明有關具體的實驗結果。圖10是表示在本實施形態1的靜電保護元件，及例如只由關聯技術 2那樣的二極體所構成的靜電保護元件中，陰極電壓與陰極電流的關係圖表。
在圖10中，橫軸是表示陰極電壓(V)，縱軸是表示陰極電流(A)。而且，○記號為對應於本實施形態1的靜電保護元件，×記號為對應於只由pn接合二極體所構成的靜電保護元件。
如圖10所示般，可知在本實施形態1的靜電保護元件中，pnp雙極電晶體會動作，所以儘管些微還是會產生急變返回，且導通電阻也被減低。因此，若根據本實施形態1的靜電保護元件，則可比只由pn接合二極體所構成的靜電保護元件更提升對應於破壞電流的ESD耐量。具體而言，如圖10所示般，可知只由pn接合二極體所構成的靜電保護元件的ESD耐量是198mA，相對的，本實施形態1的靜電保護元件的ESD耐量是242mA。由此，若根據由pn接合二極體與pnp雙極電晶體的組合所構成的本實施形態1的靜電保護元件，則可知相較只由pn接合二極體所構成的靜電保護元件，可提升ESD耐量。
<實施形態1的半導體裝置的製造方法>
其次，一邊參照圖面，一邊說明有關含本實施形態1的靜電保護元件之半導體裝置的製造方法。
首先，如圖11所示般，準備SOI基板。此SOI基板是例如由：支撐基板1S，及形成於支撐基板1S 上的埋入絕緣層BOX，及形成於埋入絕緣層BOX上的n型半導體層NL所形成。在此，例如，支撐基板1S是由矽所構成，埋入絕緣層BOX是由氧化矽膜所形成。並且，n型半導體層NL是例如藉由將磷(P)或砷(As)等的n型雜質(施體)導入至矽層來形成。另外，n型半導體層NL的雜質濃度是例如2.0×1015(cm-3)程度。
接著，如圖12所示般，在n型半導體層NL的表面形成分離的一對的場絕緣領域STI。該等的場絕緣領域STI是例如藉由使用光微影技術及蝕刻技術，在n型半導體層NL的表面形成溝之後，以能夠埋入此溝的內部之方式，例如使用CVD(Chemical Vapor Deposition)法，在n型半導體層NL上形成氧化矽膜。然後，例如，以CMP(Chemical Mechanical Polishing)法來除去形成於n型半導體層NL的表面之不要的氧化矽膜，藉此溝也只在內部使氧化矽膜殘留。藉此，可形成由在溝的內部埋入氧化矽膜的構造所構成的場絕緣領域STI。
其次，如圖13所示般，藉由使用光微影技術及離子注入法，在n型半導體層NL內，以內包一對的場絕緣領域STI之方式，形成由p-型半導體領域所構成的低濃度汲極領域DR1。具體而言，低濃度汲極領域DR1是例如將硼(B)等的p型雜質(受體)導入至n型半導體層NL之後，藉由實施用以使導入的p型雜質活化的熱處理來形成。此低濃度汲極領域DR1的雜質濃度是例如2.0×1015(cm-3)~2.0×1016(cm-3)程度。
接著，如圖14所示般，在n型半導體層NL的表面上形成閘極絕緣膜GOX。閘極絕緣膜GOX是例如由氧化矽膜所形成，但不限於此，例如亦可由比以氧化鉿膜為代表的氧化矽膜更高介電常數的高介電常數膜來形成閘極絕緣膜GOX。之後，在閘極絕緣膜GOX上形成多晶矽膜後，使用光微影技術及蝕刻技術，對此多晶矽膜實施圖案化，藉此形成閘極電極GE。此閘極電極GE是例如圖14所示般，以能夠和一對的場絕緣領域STI之中的左側的場絕緣領域STI的一部分重疊之方式形成。
然後，如圖15所示般，藉由使用光微影技術及離子注入法，在n型半導體層NL內，形成與低濃度汲極領域DR1分離的n型阱NWL。具體而言，n型阱NWL是例如將磷(P)或砷(As)等的n型雜質導入至n型半導體層NL之後，藉由實施用以使導入的n型雜質活化的熱處理來形成。此n型阱NWL的雜質濃度是例如1.0×1016(cm-3)~5.0×1017(cm-3)程度。
其次，如圖16所示般，藉由使用光微影技術及離子注入法，以被低濃度汲極領域DR1內包，且跨越一對的場絕緣領域STI之方式，形成由p型半導體領域所構成的中濃度汲極領域DR2。具體而言，中濃度汲極領域DR2是例如將硼(B)等的p型雜質導入至低濃度汲極領域DR1內之後，藉由實施用以使p型雜質活化的熱處理來形成。此中濃度汲極領域DR2的雜質濃度是例如5.0×1016(cm-3)~1.0×1018(cm-3)程度。
接著，如圖17所示般，藉由使用光微影技術及離子注入法，以被中濃度汲極領域DR2內包，且被一對的場絕緣領域STI夾著的方式，形成由p+型半導體領域所構成的高濃度汲極領域DR3。具體而言，高濃度汲極領域DR3是例如將硼(B)等的p型雜質導入至中濃度汲極領域DR2內之後，藉由實施用以使導入的p型雜質活化的熱處理來形成。此高濃度汲極領域DR3的雜質濃度是例如1.0×1019(cm-3)~1.0×1020(cm-3)程度。
而且，如圖8所示般，藉由使用光微影技術及離子注入法，以和閘極電極GE鄰接，且在閘極電極GE延伸的y方向以預定間隔配置之方式，形成由p+型半導體領域所構成的複數的源極單位領域SUR。並且，分別在具有預定間隔的複數的間隙中形成n型給電領域NR。具體而言，複數的源極單位領域SUR是例如將硼(B)等的p型雜質導入至n型阱NWL內之後，藉由實施用以使導入的p型雜質活化的熱處理來形成。此源極單位領域SUR的雜質濃度是例如1.0×1019(cm-3)~1.0×1020(cm-3)程度。另一方面，n型給電領域NR是例如將磷(P)或砷(As)等的n型雜質導入至n型阱NWL內之後，藉由實施用以使導入的n型雜質活化的熱處理來形成。此n型給電領域NR的雜質濃度是例如1.0×1019(cm-3)~1.0×1020(cm-3)程度。因此，n型給電領域NR的雜質濃度是比n型阱NWL的雜質濃度更高。此時，n型阱NWL與n型給電領域NR是皆由n型半導體領域所構成，因此被電性連 接。
之後，以能夠覆蓋閘極電極GE的方式，例如藉由使用CVD法來形成由氧化矽膜所構成的層間絕緣膜，在此層間絕緣膜中形成插塞。然後，在形成插塞的層間絕緣膜上形成配線。此時，在本實施形態1中，例如圖9所示般，以複數的源極單位領域SUR，n型給電領域NR及閘極電極GE會被電性連接的方式形成插塞及配線。藉此，可形成源極端子SE，其係作為電性連接複數的源極單位領域SUR，n型給電領域NR及閘極電極GE之陰極端子CTE的機能。另一方面，可形成汲極端子DE，其係作為藉由插塞及配線來與高濃度汲極領域DR3電性連接之陽極端子ANE的機能。
如以上般，若根據本實施形態1，則儘管具有與場效電晶體同樣的構造，卻可製造一種藉由電性連接源極領域(複數的源極單位領域SUR)，n型阱NWL及閘極電極GE來實質地組合pn接合二極體與pnp雙極電晶體之作為半導體元件的機能的靜電保護元件。
(實施形態2)
在前述實施形態1是說明有關，例如圖8所示般，複數的源極單位領域SUR會在閘極電極GE的延伸的y方向以預定間隔配置，且分別在具有預定間隔的複數的間隙配置n型給電領域NR之靜電保護元件ESD的構成例。在本實施形態2是說明有關，例如圖18所示般，源極領域SR 會延伸於閘極電極GE的延伸方向，在源極領域SR的延伸方向的兩端部配置有一對的n型給電領域NR之例。
<實施形態2的靜電保護元件的構成>
本實施形態2的靜電保護元件ESD的構成是與前述實施形態1的靜電保護元件ESD的構成大致同樣的構成，因此以不同點為中心進行說明。
圖18是表示本實施形態2的靜電保護元件ESD的平面佈局構成的圖，圖19是在圖18的A-A線切斷的剖面圖。在圖18中，本實施形態2的靜電保護元件ESD的特徵是在於源極領域SR會延伸於閘極電極GE的延伸方向(y方向)，在源極領域SR的延伸方向的兩端部配置有一對的n型給電領域NR的點。
圖18是顯示一對的n型給電領域NR構成n型阱NWL的一部分的例子，但並非限於此，亦可由比n型阱NWL更雜質濃度高的n型半導體領域來形成一對的n型給電領域NR。亦即，本實施形態2的特徵是在源極領域SR的兩端部設置一對的n型給電領域NR的點，n型給電領域NR的雜質濃度是可與n型阱NWL相同或高。
<實施形態2的效果>
在本實施形態2中，例如圖18所示般，將n型給電領域NR只配置於源極領域SR的y方向的兩端部。藉 此，若根據本實施形態2的靜電保護元件ESD，則可取得以下所示的效果。
例如，起因於靜電雜訊的高電壓一旦超過在圖19所示的低濃度汲極領域DR1及n型半導體層NL所被形成的pn接合二極體的突崩耐壓，則會在pn接合二極體中，產生突崩潰，生成電洞及電子。被生成的電洞是從低濃度汲極領域DR1經由中濃度汲極領域DR2及高濃度汲極領域DR3來流至汲極端子DE側。另一方面，所被生成的電子是從n型半導體層NL通過n型阱NWL及n型給電領域NR來流至源極端子SE。此時，若著眼於電子的流動，則電子是從n型半導體層NL通過n型阱NWL及n型給電領域NR，但在本實施形態2中，n型給電領域NR會只在源極領域SR的兩端部形成。因此，在本實施形態2中，電子從n型半導體層NL通過n型阱NWL來流入n型給電領域NR的路徑會變長。此情形是若考慮n型半導體層NL及n型阱NWL以及n型給電領域NR所構成pnp雙極電晶體的基極領域的情形，則意味流動於此基極領域的電子的路徑會變長，這是意味pnp雙極電晶體的基極電阻會上昇。因此，若根據本實施形態2，則電子流動的基極電阻會變大，所以電壓降下也變大，pnp雙極電晶體的射極領域與基極領域的電位差容易產生。由此，若根據本實施形態2的靜電保護元件ESD，則pnp雙極電晶體會容易ON動作。
而且，在本實施形態2中，由於成為pnp雙 極電晶體的射極領域的源極領域SR的面積變大，因此當pnp雙極電晶體為ON動作時，來自射極領域的載體(電洞)的注入量會增加。
因此，若根據本實施形態2的靜電保護元件ESD，則可取得：起因於只在源極領域SR的兩端部設置n型給電領域NR所產生基極電阻的增大而pnp雙極電晶體容易ON動作的第1優點，及起因於作為射極領域機能的源極領域SR本身的面積增加所產生載體的注入量的增加而可提升電流放大率的第2優點，此結果，若根據本實施形態2的靜電保護元件ESD，則藉由上述第1優點與第2優點的相乘效果，可減低導通電阻，藉此可提升ESD耐量。
以下，說明有關具體的實驗結果。圖20是表示在本實施形態2的靜電保護元件，及前述實施形態1的靜電保護元件，以及例如只由關聯技術2那樣的二極體所構成的靜電保護元件中，陰極電壓與陰極電流的關係圖表。
在圖20中，橫軸是表示陰極電壓(V)，縱軸是表示陰極電流(A)。而且，●記號是對應於本實施形態2的靜電保護元件，○記號是對應於前述實施形態1的靜電保護元件，×記號是對應於只由pn接合二極體所構成的靜電保護元件。
如圖20所示般，可知在本實施形態2的靜電保護元件中，pnp雙極電晶體動作容易，儘管些微還是會 產生急變返回，且導通電阻也被減低。因此，若根據本實施形態2的靜電保護元件，則比前述實施形態1的靜電保護元件或只由pn接合二極體所構成的靜電保護元件更能提升對應於破壞電流的ESD耐量。
具體而言，如圖20所示般，只由pn接合二極體所構成的靜電保護元件的ESD耐量是198mA，前述實施形態1的靜電保護元件的ESD耐量是242mA。相對的，可知本實施形態2的靜電保護元件的ESD耐量是264mA。由此可知，若根據本實施形態2的靜電保護元件，則相較於只由pn接合二極體所構成的靜電保護元件或前述實施形態1的靜電保護元件，可提升ESD耐量。
另外，含本實施形態2的靜電保護元件的半導體裝置的製造方法是與前述實施形態1大致同樣。不同的點是變更源極領域SR及n型給電領域NR的圖案化來進行導電型雜質的離子注入的點。因此，在本實施形態2中也基本上經過圖11~圖17所示的工程，藉此可製造含本實施形態2的靜電保護元件的半導體裝置。
(實施形態3)
本實施形態3是說明有關高濃度汲極領域DR3不與場絕緣領域STI接觸的構成例。
<實施形態3的靜電保護元件的構成>
本實施形態3的靜電保護元件ESD的構成是與前述 實施形態1的靜電保護元件ESD的構成大致同樣的構成，因此以不同點為中心進行說明。
圖21是表示本實施形態3的靜電保護元件ESD的平面佈局構成圖，圖22是在圖21的A-A線切斷的剖面圖。在圖21及圖22中，本實施形態3的靜電保護元件ESD的特徵是在於低濃度汲極領域DR1及中濃度汲極領域DR2與場絕緣領域STI接觸，另一方面，高濃度汲極領域DR3未與場絕緣領域STI接觸的點。
<實施形態3的效果>
本實施形態3是例如圖21及圖22所示般，高濃度汲極領域DR3不會接觸於場絕緣領域STI。藉此，若根據本實施形態3的靜電保護元件ESD，則可取得以下所示的效果。
例如，若思考起因於靜電雜訊的電流流至靜電保護元件ESD的情況。此情況，一旦高濃度汲極領域DR3與場絕緣領域STI接觸，則電場或電流會集中於場絕緣領域STI的端部，而發生靜電保護元件ESD的破壞。亦即，即使流動於靜電保護元件ESD的其他部分領域的電流為破壞電流以下，像場絕緣領域STI的端部那樣電場或電流集中的領域所流動的電流還是會變大。因此，例如，即使靜電保護元件ESD全體流動的電流為破壞電流以下，像場絕緣領域STI的端部那樣電場或電流集中的領域還是會局部性地流動超過破壞電流的大電流，因為此領 域的熱破壞，靜電保護元件的ESD耐量會受限。亦即，一旦存在像場絕緣領域STI的端部那樣電場或電流集中的領域，則此局部領域會成為弱點，而靜電保護元件ESD全體的ESD耐量降低。
於是，在本實施形態3中，如圖21或圖22所示般，使高濃度汲極領域DR3不會接觸於場絕緣領域STI。藉此，若根據本實施形態3則在場絕緣領域STI的端部之電場及電流的集中會被緩和。藉此，若根據本實施形態3，則可抑制局部性大的電流流動，藉此，可抑制靜電保護元件ESD的熱破壞。亦即，本實施形態3的靜電保護元件ESD是構成高濃度汲極領域DR3不會接觸於局部性電場及電流容易集中的場絕緣領域STI的端部，藉此難發生電流容易流動的弱點。此結果，若根據本實施形態3的靜電保護元件ESD，則因為是弱點難發生的構造，所以即使流動更大的電流，還是難熱破壞，可提升ESD耐量。
以下，說明具體的實驗結果。圖23是表示在本實施形態3的靜電保護元件及前述實施形態1的靜電保護元件中，陰極電壓與陰極電流的關係圖表。
在圖23中，橫軸是表示陰極電壓(V)，縱軸是表示陰極電流(A)。而且，●記號是對應於本實施形態3的靜電保護元件，○記號是對應於前述實施形態1的靜電保護元件。
如圖23所示般，可知前述實施形態1的靜電 保護元件的ESD耐量是242mA，相對的，本實施形態3的靜電保護元件的ESD耐量是351mA。由此，若根據本實施形態3的靜電保護元件，則相較於前述實施形態1的靜電保護元件，可提升ESD耐量。
<實施形態3的半導體裝置的製造方法>
含本實施形態3的靜電保護元件的半導體裝置的製造方法是與前述實施形態1大致同樣。不同的點是如圖24所示般，以能夠離開場絕緣領域STI的方式形成高濃度汲極領域DR3的點。因此，在本實施形態3中也基本上經過圖11~圖16及圖24所示的工程，藉此可製造含本實施形態3的靜電保護元件的半導體裝置。
(實施形態4)
本實施形態4是說明有關組合前述實施形態2的靜電保護元件ESD與前述實施形態3的靜電保護元件ESD的例子。
<實施形態4的靜電保護元件的構成>
本實施形態4的靜電保護元件ESD的構成是形成與前述實施形態1的靜電保護元件ESD的構成大致同樣的構成，因此以不同點為中心進行說明。
圖25是表示本實施形態4的靜電保護元件ESD的平面佈局構成的圖，圖26是在圖25的A-A線切 斷的剖面圖。在圖25及圖26中，本實施形態4的靜電保護元件ESD的特徵有2個。第1特徵點是源極領域SR會延伸於閘極電極GE的延伸方向(y方向)，在源極領域SR的延伸方向的兩端部配置有一對的n型給電領域NR的點。並且，第2特徵點是低濃度汲極領域DR1及中濃度汲極領域DR2會與場絕緣領域STI接觸，另一方面，高濃度汲極領域DR3不會與場絕緣領域STI接觸的點。如此，本實施形態4的靜電保護元件ESD是兼備前述實施形態2的特徵(第1特徵點)，及前述實施形態3的特徵(第2特徵點)。
<實施形態4的效果>
上述第1特徵點是藉由設想源極領域SR及n型給電領域NR的佈局構成，謀求寄生性地存在於pn接合二極體的pnp雙極電晶體的性能提升之技術性思想。另一方面，上述第2特徵點是藉由設想高濃度汲極領域DR3的配置，謀求靜電保護元件ESD的發熱抑制之技術性思想。該等2個的技術性思想是彼此無權衡的關係之獨立的思想，因此像本實施形態4那樣，藉由組合第1特徵點與第2特徵點所產生的相乘效果，可更提升靜電保護元件ESD的ESD耐量。
以下，說明有關具體的實驗結果。圖27是表示在本實施形態4的靜電保護元件及前述實施形態1的靜電保護元件中，陰極電壓與陰極電流的關係圖表。
在圖27中，橫軸是表示陰極電壓(V)，縱軸是表示陰極電流(A)。而且，●記號是對應於本實施形態4的靜電保護元件，○記號是對應於前述實施形態1的靜電保護元件。
如圖27所示般，可知前述實施形態1的靜電保護元件的ESD耐量是242mA，相對的，本實施形態4的靜電保護元件的ESD耐量是380mA。由此，若根據本實施形態4的靜電保護元件，則相較於前述實施形態1的靜電保護元件，可大幅度地提升ESD耐量。
<實施形態4的半導體裝置的製造方法>
含本實施形態4的靜電保護元件的半導體裝置的製造方法是與前述實施形態1大致同樣。不同的點是變更源極領域SR與n型給電領域NR的圖案化來進行導電型雜質的離子注入的點，及如圖24所示般，以能夠離開場絕緣領域STI的方式形成高濃度汲極領域DR3的點。因此，在本實施形態4中也基本上經過圖11~圖16及圖24所示的工程，藉此可製造含本實施形態4的靜電保護元件的半導體裝置。
(實施形態5)
本實施形態5是說明有關例如在被使用於3相馬達的控制的反相器(inverter)電路中適用本發明的靜電保護元件ESD的例子。
圖28是表示被使用在3相馬達的控制之反相器電路的模式性的電路構成的電路圖。在圖28中，反相器電路是具有被串聯於電源電位Vdd與基準電位(GND電位)之間的上臂UA及下臂BA。上臂UA是由IGBT10A及飛輪二極體(free wheel diode)FWD1所構成，下臂BA是由IGBT10B及飛輪二極體FWD2所構成。而且，在上臂UA與下臂BA的連接節點ND連接成為負荷的3相馬達MT。在此3相馬達MT中含有電感L。
另外，實際控制3相馬達MT的反相器電路是具備3個由上述上臂UA及下臂BA所構成的半橋，但在圖28中為了簡單化，顯示1個的半橋。
在構成上臂UA的IGBT10A的閘極電極是連接焊墊PD1，且在IGBT10A的閘極電極與GND電位之間連接本發明的靜電保護元件ESD。並且，IGBT10A的閘極電極是被連接至在高邊(High-Side)側配置有p通道型場效電晶體Qp且在低邊(Low-Side)側配置有n通道型場效電晶體Qn的電路的中間節點(輸出節點)。而且，p通道型場效電晶體Qp的閘極電極，及n通道型場效電晶體Qn的閘極電極是與驅動器IC1電性連接。
同樣，在構成下臂BA的IGBT10B的閘極電極是連接焊墊PD2，且在IGBT10B的閘極電極與GND電位之間連接本發明的靜電保護元件ESD。並且，IGBT10B的閘極電極是被連接至在高邊側配置有p通道型場效電晶 體Qp且在低邊側配置有n通道型場效電晶體Qn的電路的中間節點(輸出節點)。而且，p通道型場效電晶體Qp的閘極電極與n通道型場效電晶體Qn的閘極電極是與驅動器IC2電性連接。
在如此構成的反相器電路中，藉由驅動器IC1之p通道型場效電晶體Qp與n通道型場效電晶體Qn的ON/OFF控制，來控制IGBT10A的ON/OFF。另一方面，藉由驅動器IC2之p通道型場效電晶體Qp與n通道型場效電晶體Qn的ON/OFF控制，來控制IGBT10B的ON/OFF。特別是在反相器電路中，當構成上臂UA的IGBT10A為ON時，構成下臂BA的IGBT10B會被控制成OFF，另一方面，當構成上臂UA的IGBT10A為OFF時，構成下臂BA的IGBT10B會被控制成ON。藉此，直流電力會藉由反相器電路來變換成3相交流電力，可驅動含電感的負荷之3相馬達MT。
在此，本實施形態5中，如圖28所示般，因為設有靜電保護元件ESD，所以即使靜電雜訊被施加於反相器電路，還是可自靜電雜訊保護IGBT10A，IGBT10B，p通道型場效電晶體Qp，n通道型場效電晶體Qn，驅動器IC1及驅動器IC2等的電路要素。特別是若根據本發明的靜電保護元件ESD，則可一邊維持在含電感的電路中能無問題使用的有用性，一邊更提升破壞電流(ESD耐量)，因此可以取得能夠對於在本實施形態5所說明的反相器電路提供高性能的靜電保護元件ESD之優點。
而且，本發明的靜電保護元件ESD是形成與圖28所示的p通道型場效電晶體Qp同樣的構造，具有可一起形成於形成p通道型場效電晶體Qp的半導體基板的優點。具體而言，圖29是表示在同一的半導體基板的積體電路形成領域中形成p通道型場效電晶體Qp，在靜電保護元件形成領域中形成靜電保護元件ESD的構成的剖面圖。
在圖29中，本實施形態5的半導體裝置中，與靜電保護元件ESD一起，具有和靜電保護元件ESD不同機能的積體電路中所含的p通道型場效電晶體Qp也被形成。此時，上述的積體電路是如圖28所示般，成為控制含電感的負荷的電路。而且，此積體電路中所含的p通道型場效電晶體Qp是如圖29所示般，為與靜電保護元件ESD同一構造的半導體元件，藉由源極領域SR與閘極電極GE未被電性連接的構成，構成與靜電保護元件ESD不同機能的半導體元件。亦即，如圖29所示般，靜電保護元件ESD與p通道型場效電晶體Qp是形成同一的半導體元件構造。另一方面，在靜電保護元件ESD中，是源極領域SR，n型阱NWL及閘極電極GE被電性連接的結果，作為寄生性地形成有pnp雙極電晶體的pn接合二極體之機能。相對於此，在p通道型場效電晶體Qp中，是源極領域SR與閘極電極GE未被電性連接的結果，作為源極端子SE與閘極電極GE未被電性連接的通常的開關元件之機能。
如以上般，由於本發明的靜電保護元件ESD是可使用與積體電路中所含的p通道型場效電晶體同一構造來形成，因此可取得一面原封不動利用在半導體基板中形成p通道型場效電晶體的製造工程，一面可在同一的半導體基板中形成靜電保護元件ESD的優點。此結果，不會有追加獨自製造靜電保護元件ESD的工程的情況，換言之，不會有招致製造工程的複雜化的情形，可製造含積體電路及靜電保護元件ESD的半導體裝置。
以上，根據實施形態來具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍實施各種變更。
ESD‧‧‧靜電保護元件
TE1‧‧‧電源端子
TE2‧‧‧接地端子
TE3‧‧‧輸出端子
Q1‧‧‧場效電晶體

Claims (13)

  1. 一種半導體裝置，係包含靜電保護元件，該靜電保護元件具備：(a)源極領域，其係具有被形成於n型半導體層的p型半導體領域；(b)汲極領域，其係與前述源極領域分離，具有被形成於前述n型半導體層的p型半導體領域；(c)n型半導體領域，其係形成於前述n型半導體層，與前述源極領域接觸；(d)閘極絕緣膜，其係形成於前述n型半導體層上；(e)閘極電極，其係形成於前述閘極絕緣膜上，前述源極領域、前述n型半導體領域及前述閘極電極係被電性連接，前述靜電保護元件係具有：(f1)pn接合二極體，其係藉由前述n型半導體層及前述汲極領域所形成，以經由前述n型半導體領域來與前述n型半導體層電性連接的前述源極領域作為陰極領域，以前述汲極領域作為陽極領域；(f2)pnp雙極電晶體，其係以前述源極領域作為射極領域，以前述n型半導體領域及前述n型半導體層作為基極領域，且以前述汲極領域作為集極領域，前述靜電保護元件係作為組合前述pnp雙極電晶體與前述pn接合二極體之半導體元件的機能。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述源極領域係由複數的源極單位領域所構成，前述複數的源極單位領域係於前述閘極電極所延伸的方向以預定間隔配置，分別在具有前述預定間隔的複數的間隙中配置有n型給電領域，前述n型給電領域係與前述n型半導體領域電性連接。
  3. 如申請專利範圍第2項之半導體裝置，其中，前述n型給電領域的雜質濃度係比前述n型半導體領域的雜質濃度更高。
  4. 如申請專利範圍第2項之半導體裝置，其中，前述n型給電領域係構成前述n型半導體領域的一部分。
  5. 如申請專利範圍第1項之半導體裝置，其中，前述源極領域係延伸於前述閘極電極的延伸方向，在前述源極領域的前述延伸方向的兩端部係配置有一對的n型給電領域，前述一對的n型給電領域係與前述n型半導體領域電性連接。
  6. 如申請專利範圍第5項之半導體裝置，其中，前述一對的n型給電領域係構成前述n型半導體領域的一部分。
  7. 如申請專利範圍第1項之半導體裝置，其中，在前述源極領域與前述汲極領域之間的前述n型半導體層係 形成有場絕緣領域。
  8. 如申請專利範圍第7項之半導體裝置，其中，前述汲極領域係具有：(g1)第1雜質濃度的雜質領域；(g2)高濃度雜質領域，其係比前述雜質領域更高雜質濃度，且被前述雜質領域所內包。
  9. 如申請專利範圍第8項之半導體裝置，其中，前述雜質領域係與前述場絕緣領域接觸，前述高濃度雜質領域係不與前述場絕緣領域接觸。
  10. 如申請專利範圍第1項之半導體裝置，其中，前述源極領域係延伸於前述閘極電極的延伸方向，在前述源極領域的前述延伸方向的兩端部係配置有構成前述n型半導體領域的一部分的一對的n型給電領域，在前述源極領域與前述汲極領域之間的前述n型半導體層係形成有場絕緣領域，前述汲極領域係具有：第1雜質濃度的雜質領域，及比前述雜質領域更高雜質濃度，且被前述雜質領域所內包的高濃度雜質領域，前述雜質領域係與前述場絕緣領域接觸，前述高濃度雜質領域係不與前述場絕緣領域接觸。
  11. 如申請專利範圍第1項之半導體裝置，其中，在前述半導體裝置中，與前述靜電保護元件一起，具有和前述靜電保護元件不同機能的積體電路也被形成。
  12. 如申請專利範圍第11項之半導體裝置，其中， 前述積體電路係包含與前述靜電保護元件同一構造的半導體元件，為藉由前述源極領域與前述閘極電極未被電性連接的構成，和前述靜電保護元件機能不同的前述半導體元件。
  13. 如申請專利範圍第11項之半導體裝置，其中，前述積體電路係具有控制含電感的負荷之電路。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3016999A1 (fr) * 2014-01-30 2015-07-31 St Microelectronics Sa Dispositif electronique, en particulier pour la protection contre les decharges electrostatiques
US9692228B2 (en) 2015-06-22 2017-06-27 NOVATEK Microelectronics Corps. ESD protection control circuit and system
CN105374814A (zh) * 2015-10-14 2016-03-02 东南大学 一种高鲁棒性的高压静电放电保护器件
JP6723775B2 (ja) * 2016-03-16 2020-07-15 エイブリック株式会社 半導体装置および半導体装置の製造方法
JP6610508B2 (ja) * 2016-11-09 2019-11-27 株式会社デンソー 半導体装置
TW201843945A (zh) * 2017-03-03 2018-12-16 日商索尼半導體解決方案公司 傳送裝置及通信系統
US10366974B2 (en) * 2017-05-15 2019-07-30 Nxp B.V. Electrostatic discharge (ESD) protection device and method for operating an ESD protection device
JP2019075536A (ja) * 2017-10-11 2019-05-16 株式会社村田製作所 パワーアンプモジュール
US10529704B1 (en) * 2018-10-01 2020-01-07 Globalfoundries Inc. Auxiliary gate antenna diodes

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201244060A (en) * 2011-04-27 2012-11-01 Nuvoton Technology Corp Power management circuit and high voltage device therein

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5604369A (en) * 1995-03-01 1997-02-18 Texas Instruments Incorporated ESD protection device for high voltage CMOS applications
JP3403007B2 (ja) * 1997-06-25 2003-05-06 株式会社東芝 静電破壊保護素子
JP2003318276A (ja) * 2003-04-24 2003-11-07 Rohm Co Ltd 半導体集積回路装置
JP2009010293A (ja) * 2007-06-29 2009-01-15 Nec Electronics Corp 保護回路、発振回路、及び半導体集積回路
JP5315903B2 (ja) * 2007-10-02 2013-10-16 株式会社リコー 半導体装置
JP5443702B2 (ja) * 2008-04-08 2014-03-19 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP5567437B2 (ja) * 2010-09-17 2014-08-06 新日本無線株式会社 半導体装置および集積回路
JP5703790B2 (ja) * 2011-01-31 2015-04-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201244060A (en) * 2011-04-27 2012-11-01 Nuvoton Technology Corp Power management circuit and high voltage device therein

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