JP5443702B2

JP5443702B2 - 半導体装置

Info

Publication number: JP5443702B2
Application number: JP2008099929A
Authority: JP
Inventors: 誠治大竹
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2008-04-08
Filing date: 2008-04-08
Publication date: 2014-03-19
Anticipated expiration: 2028-04-08
Also published as: CN101599508B; US20090250759A1; JP2009253059A; CN101599508A; US8018001B2

Description

本発明は、半導体装置に関し、特に、クランプダイオードを備える半導体装置に関する。

従来、ＭＯＳトランジスタのゲートとドレイン（又はソース）の間に印加される電圧をクランプして、ゲート絶縁膜を保護するためのダイオードとして、ツェナーダイオードが用いられていた。このツェナーダイオードの構造を図４に基づいて説明する。図示のように、Ｐ型の半導体基板５０上にＮ−型半導体層５１が形成されており、このＮ−型半導体層５１の表面にＰ＋型の拡散層５２が形成されている。また、Ｐ＋型の拡散層５２の表面にＮ＋型の拡散層５３が形成されている。

更に、Ｎ−型半導体層５１の表面を覆って絶縁膜５４が形成され、Ｎ＋型の拡散層５３上の絶縁膜５４に開口されたコンタクトホールを通して、Ｎ＋型の拡散層５３に接続されたカソード電極５５が形成されている。また、Ｐ＋型の拡散層５２上の絶縁膜５４に開口されたコンタクトホールを通して、Ｐ＋型の拡散層５２に接続されたアノード電極５６が形成されている。

上記構成において、Ｎ＋型の拡散層５３がカソード、Ｐ＋型の拡散層５２がアノードとなる。そして、カソード電極５５とアノード電極５６との間に逆バイアスを印加していくと、Ｎ＋型の拡散層５３とＰ＋型の拡散層５２とで形成されるＰＮ接合で降伏が起きる。このときの降伏電圧をツェナーダイオードの動作電圧と呼んでいる。

そして、このツェナーダイオードを用いて、ＭＯＳトランジスタのゲートに印加される電圧をクランプすることで、ＭＯＳトランジスタのゲート絶縁膜を保護していた。

尚、ツェナーダイオードを用いたＭＯＳトランジスタ回路については特許文献１に記載されている。
特開２００２−８４１７１号公報

ところで、ＭＯＳトランジスタのゲートに印加される電圧をクランプするクランプダイオードの動作電圧は、ＭＯＳトランジスタのゲート絶縁膜の耐圧以下に設定する必要がある。ゲート絶縁膜の耐圧には、ゲート絶縁膜の絶縁破壊が生じる真性耐圧と、耐圧の経時変化を考慮したＴＤＤＢ耐圧（ゲート絶縁膜中の電界が４ＭＶ／ｃｍ）があるが、クランプダイオードの動作電圧（降伏電圧）は、このＴＤＤＢ耐圧以下に設定することが好ましい。

ゲート絶縁膜を薄くすると、その耐圧も低下するので、それに伴ってクランプダイオードの動作電圧も下げる必要がある。一方、ツェナーダイオードの動作電圧はＰＮ接合の濃度の関係で決まる。そこで、Ｐ＋型の拡散層５２又はＮ＋型の拡散層５３の濃度を上げることで、ツェナーダイオードの動作耐圧を下げることができる。

しかしながら、従来のツェナーダイオードにおいては、Ｐ＋型の拡散層５２又はＮ＋型の拡散層５３の濃度を上げると動作耐圧は下がるが、リーク電流が増加してしまうという問題があった。

本発明の半導体装置は、ソースに電源電圧が印加されたＭＯＳトランジスタ（２０）と、アノード電極（１１）とカソード電極（１０）を有し、前記アノード電極（１１）が前記ＭＯＳトランジスタ（２０）のドレインに接続され、前記カソード電極（１０）が前記ＭＯＳトランジスタ（２０）のゲートに接続され、前記ＭＯＳトランジスタ（２０）のゲートに印加される電圧をクランプするクランプダイオードと、を備える半導体装置であって、前記クランプダイオードは、第２導電型の半導体基板（１）と、前記半導体基板（１）上に形成された第１導電型の半導体層（２）と、前記半導体層（２）の表面に形成された第２導電型の第１の拡散層（５）と、前記第１の拡散層（５）の表面に形成された第１導電型の第２の拡散層（６）と、前記半導体層（２）と前記半導体基板（１）との境界に形成された第１導電型の埋め込み拡散層（４）と、前記カソード電極（１０）は前記第２の拡散層（６）に接続され、前記アノード電極（１１）は前記半導体層（２）及び前記第１の拡散層（５）とを短絡しており、前記クランプダイオードの動作電圧が前記ＭＯＳトランジスタ（２０）のゲート絶縁膜のＴＤＤＢ耐圧以下に設定されており、前記クランプダイオードに、該クランプダイオードの動作電圧に達する逆バイアス電圧が印加されると、前記第２の拡散層（６）から前記第１の拡散層（５）の中に広がった空乏層（１２）が前記半導体層（２）に到達することによりパンチスルーが生じるように構成されたことを特徴とする。

本発明によれば、クランプダイオードにおいて、リーク電流を抑制しながら、その動作電圧を下げることが可能になる。また、このクランプダイオードをＭＯＳトランジスタのゲート絶縁膜の保護素子として用いた場合に、ゲート絶縁膜の薄膜化に伴って、動作電圧を下げることができると共に、消費電力を低減することが可能になる。

以下、本発明の実施形態による半導体装置について図面を参照して説明する。図１は、本発明の実施形態による半導体装置の断面図である。Ｐ型の半導体基板（例えば、シリコン基板）１上にＮ−型の半導体層２がエピタキシャル成長により形成されている。

また、Ｎ−型の半導体層２の表面から半導体基板１に到達してＰ＋型の分離層３が形成されている。このＰ＋型の分離層３は、半導体基板１の表面に垂直な方向から見ると、リング状になっており、Ｐ＋型の分離層３で囲まれたＮ−型の半導体層２の領域が、電気的に分離された島領域となっている。Ｐ＋型の分離層３は、拡散により形成されるが拡散時の熱処理量を小さくするために、図示のように上下拡散により形成することが好ましい。

前記島領域において、半導体基板１とＮ−型の半導体層２の境界に、Ｎ−型の半導体層２より高濃度のＮ＋型の埋め込み拡散層４が形成されることが好ましい。これは、Ｎ−型の半導体層２の領域を低抵抗化するために設けられ、半導体基板１に導入されたＮ型不純物が前記エピタキシャル成長時にＮ−型の半導体層２の中に上方拡散されることで形成される。これにより、動作耐圧におけるクランプダイオードの抵抗成分を低減し、クランプダイオードのクランプ特性を向上させることができる。

前記島領域のＮ−型の半導体層２の表面には、Ｐ−型の拡散層５が形成されている。このＰ−型の拡散層５の表面に、Ｐ−型の拡散層５より浅いＮ＋型の拡散層６が形成されている。このＮ＋型の拡散層６がクランプダイオードのカソードになる。更に、Ｐ−型の拡散層５の表面には、Ｎ＋型の拡散層６に隣接して、Ｐ−型の拡散層５より浅く、高濃度のＰ＋型の拡散層７が形成されている。Ｐ＋型の拡散層７は、Ｐ−型の拡散層５に電極を接続する際のコンタクト抵抗を下げるための拡散層である。

Ｐ−型の拡散層５に隣接したＮ−型の半導体層２の表面には、Ｎ＋型の拡散層８が形成されている。Ｎ＋型の拡散層８は、Ｐ−型の拡散層５に電極を接続する際のコンタクト抵抗を下げるための拡散層である。

そして、Ｎ−型の半導体層２の表面を覆って絶縁膜９が形成されている。Ｎ＋型の拡散層６上の絶縁膜９にはコンタクトホールが開口され、このコンタクトホールを通して、
Ｎ＋型の拡散層６と電気的に接続された、クランプダイオードのカソード電極１０が形成されている。

また、Ｐ＋型の拡散層７及びＮ＋型の拡散層８上の絶縁膜９には、それぞれコンタクトホールが開口され、各コンタクトホールを通して、Ｐ＋型の拡散層７とＮ＋型の拡散層８とを接続する配線１１が形成されている。この配線１１がクランプダイオードのアノード電極になる。この配線１１により、Ｎ−型の半導体層２とＰ−型の拡散層５とが短絡されることになる。これにより、Ｐ−型の拡散層５の電位はＮ−型の半導体層２の電位（アノード電位）と同じになり、不定状態になることはない。

尚、絶縁膜９は、ＬＯＣＯＳ酸化膜とその上に形成されたＢＰＳＧ等の層間絶縁膜とで形成してもよい。この場合、ＬＯＣＯＳ酸化膜は、Ｎ＋型の拡散層６、Ｐ＋型の拡散層７及びＮ＋型の拡散層８を除く、Ｎ−型の半導体層２の表面に形成され、前記コンタクトホールは層間絶縁膜に形成されることになる。

上記クランプダイオード構造は、縦型のＮＰＮ型バイポーラトランジスタにおいて、コレクタとベースを短絡したものと同等である。即ち、Ｎ＋型の拡散層６がエミッタ、Ｐ−型の拡散層５がベース、Ｎ−型の半導体層２がコレクタに対応する。

上記構成のクランプダイオードの電流対電圧特性（Ｉ−Ｖカーブ）を図２に示す。同図において、横軸は電圧Ｖ、縦軸は電流Ｉである。ここで、電圧Ｖはクランプダイオードを逆バイアスしたときの電圧であり、カソード電極１０と配線１１（アノード電極）との間に印加される電圧である。電流Ｉはクランプダイオードに流れる電流、つまりカソード電極１０から配線１１（アノード電極）に流れる電流である。本発明のクランプダイオードのＩ−Ｖカーブは実線で、従来のツェナーダイオードのＩ−Ｖカーブを一点鎖線で示してある。

図２に示すように、従来のツェナーダイオードは動作耐圧を動作耐圧１から動作耐圧２に下げるとリーク電流が増加してしまう。ここで、リーク電流とは、動作耐圧より低い、逆バイアス電圧印加時に流れる電流のことである。これに対して、本発明のクランプダイオードでは、動作耐圧を下げてもリーク電流の増加が抑制されていることが分かる。

以下、その理由について説明する。従来のツェナーダイオードにおいては、動作耐圧を下げるためにＰＮ接合の濃度を上げるため、この濃度が上がることでリーク電流が増加してしまう。これに対して、本発明のクランプダイオードは、Ｎ＋型の拡散層６からＰ−型の拡散層５の中に広がった空乏層１２がＰ−型の拡散層５の下方のＮ−型の半導体層２に到達することによって生じるパンチスルーを利用している。パンチスルーが生じると、電流はＮ−型の半導体層２から低抵抗のＮ＋型の埋め込み拡散層４を経由してＮ＋型の拡散層８に流れ込む。（図１中の破線矢印を参照）

即ち、パンチスルーが起こる電圧が動作耐圧になるが、パンチスルーは、Ｎ＋型の拡散層６の下方のＰ−型の拡散層５の濃度と幅により決定されると考えられる。そうすると、Ｎ＋型の拡散層６の下方のＰ−型の拡散層５の幅をある程度小さくしておけば、Ｐ−型の拡散層５の濃度を抑えながら、動作耐圧を下げることが可能である。これにより、リーク電流が抑制されていると考えられる。

次に、上述のクランプダイオードを利用した出力回路を図３に基づいて説明する。図示のように、電源と接地の間にＮチャネル型ＭＯＳトランジスタ２０、２１が直列に接続されている。Ｎチャネル型ＭＯＳトランジスタ２０、２１の相互接続点（Ｎチャネル型ＭＯＳトランジスタ２０のドレイン）が出力端子ＯＵＴであり、この出力端子ＯＵＴに負荷２２が接続されている。負荷２２は、例えばモータである。Ｎチャネル型ＭＯＳトランジスタ２０のゲートには前段回路２３からのスイッチング信号が印加される。

また、Ｎチャネル型ＭＯＳトランジスタ２０のソースには電源電圧ＶＣＣが印加される。スイッチング信号がＨレベルの時にＮチャネル型ＭＯＳトランジスタ２０はオンし、スイッチング信号がＬレベルの時にＮチャネル型ＭＯＳトランジスタ２０はオフする。

前記スイッチング信号のＨレベルの電圧が高過ぎるとＮチャネル型ＭＯＳトランジスタ２０のゲート絶縁膜が劣化するか、破壊してしまう。そこで、Ｎチャネル型ＭＯＳトランジスタ２０のゲートとドレインの間に、上記のクランプダイオードを接続してＮチャネル型ＭＯＳトランジスタ２０のゲートとドレインの間に印加される電圧をクランプしている。ここで、本実施形態のクランプダイオードのカソード電極１０がゲートに接続され、配線１１（アノード電極）がドレインに接続される。

Ｎチャネル型ＭＯＳトランジスタ２０、２１は、負荷２２を高速に駆動するために、低抵抗でオンすることが求められる。そこで、Ｎチャネル型ＭＯＳトランジスタ２０、２１のオン抵抗を下げる（つまり、電流能力を上げる）ために、ゲート絶縁膜の膜厚を薄くする。それに伴って、クランプダイオードの動作耐圧を下げることが必要になる。例えば、ゲート絶縁膜の膜厚が１７ｎｍの場合、真性耐圧は１７Ｖであり、ＴＤＤＢ耐圧は７．２Ｖである。ゲート絶縁膜の膜厚が７ｎｍに薄膜化されると、真性耐圧は７Ｖ、ＴＤＤＢ耐圧は３．６Ｖに低下する。従って、この場合、クランプダイオードの動作耐圧は３．６Ｖ以下に設定する必要がある。本実施形態のクランプダイオードによれば、リーク電流を抑制しながら、動作耐圧を下げることができるので、上記のような出力回路のゲート保護素子として好適である。

なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、上記実施形態においては、クランプダイオード構造は、縦型のＮＰＮ型バイポーラトランジスタにおいて、コレクタとベースを短絡したものと同等であるが、各拡散層等の導電タイプを逆にして、縦型のＰＮＰ型バイポーラトランジスタにおいて、コレクタとベースを短絡したものにしても良い。

かかる構成においては、Ｎ−型の半導体層２、Ｎ＋型の埋め込み拡散層４、Ｐ−型の拡散層５、Ｎ＋型の拡散層６，８、Ｐ＋型の拡散層７の導電タイプが逆になる。また、上記実施形態のクランプダイオードは、出力回路のＭＯＳトランジスタのゲート絶縁膜を保護するために用いられているが、一般のクランプ回路に広く適用することができる。

本発明の実施形態による半導体装置を示す断面図である。クランプダイオードの電流対電圧特性を示す図である。本発明の実施形態によるクランプダイオードを用いた出力回路を示す図である。従来の半導体装置を示す断面図である。

符号の説明

１Ｐ型の半導体基板２Ｎ−型の半導体層３Ｐ＋型の分離層３
４Ｎ＋型の埋め込み拡散層５Ｐ−型の拡散層
６Ｎ＋型の拡散層７Ｐ＋型の拡散層８Ｎ＋型の拡散層
９絶縁膜１０カソード電極１１配線
２０、２１Ｎチャネル型ＭＯＳトランジスタ
２２負荷２３前段回路

Claims

ソースに電源電圧が印加されたＭＯＳトランジスタ（２０）と、
アノード電極（１１）とカソード電極（１０）を有し、前記アノード電極（１１）が前記ＭＯＳトランジスタ（２０）のドレインに接続され、前記カソード電極（１０）が前記ＭＯＳトランジスタ（２０）のゲートに接続され、前記ＭＯＳトランジスタ（２０）のゲートに印加される電圧をクランプするクランプダイオードと、を備える半導体装置であって、
前記クランプダイオードは、第２導電型の半導体基板（１）と、前記半導体基板（１）上に形成された第１導電型の半導体層（２）と、前記半導体層（２）の表面に形成された第２導電型の第１の拡散層（５）と、前記第１の拡散層（５）の表面に形成された第１導電型の第２の拡散層（６）と、前記半導体層（２）と前記半導体基板（１）との境界に形成された第１導電型の埋め込み拡散層（４）と、前記カソード電極（１０）は前記第２の拡散層（６）に接続され、前記アノード電極（１１）は前記半導体層（２）及び前記第１の拡散層（５）とを短絡しており、前記クランプダイオードの動作電圧が前記ＭＯＳトランジスタ（２０）のゲート絶縁膜のＴＤＤＢ耐圧以下に設定されており、前記クランプダイオードに、該クランプダイオードの動作電圧に達する逆バイアス電圧が印加されると、前記第２の拡散層（６）から前記第１の拡散層（５）の中に広がった空乏層（１２）が前記半導体層（２）に到達することによりパンチスルーが生じるように構成されたことを特徴とする半導体装置。