CN103165681B - 钳位二极管及其制造方法 - Google Patents

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Abstract

本申请公开了一种钳位二极管,在P型外延上生长有N型埋层,在所述N型埋层上形成有高压P型阱;在高压P型阱的两侧形成有同N型埋层连通的重掺杂N型引线层;高压P型阱上部的中间处形成有P型阱,高压P型阱上部同P型阱两侧相邻接分别形成有N型阱;P型阱中间部分上方形成有P型重掺杂区作为阳极有源接触区,N型阱中间部分上方形成有N型重掺杂区作为阴极有源接触区,N型阱外侧的高压P型阱上分别形成有P型重掺杂区作为P型隔离环有源接触区。本申请还公开了一种钳位二极管的制造方法。本申请使钳位二极管能实现自隔离功能,即当器件工作在正向导通区域时,可以提供一个大的驱动电流完成一个正向降压的功能并基本不形成对衬底的电流注入。

Description

钳位二极管及其制造方法
技术领域
本申请涉及半导体技术,特别涉及一种钳位二极管及其制造方法。
背景技术
钳位二极管被广泛的应用在集成电路中,起到钳位电压的作用,如ESD(Electro-Staticdischarge,静电释放)保护回路中的器件等等。通常这些电路对于钳位二极管的钳位电压的精度要求很高,对钳位电压的面内分布、器件时间依存性、温度依存性、漏电等等指标都有很高的要求。
常见的钳位二极管的纵向界面如图1所示,其结构是在P型硅衬底上生成N型阱区,在N型阱区上形成有源区和隔离场区(通常是浅沟槽绝缘区,STI),在N型阱区内分别形成重掺杂的N型有源区N+和重掺杂的P型有源区P+,所有有源区上方覆盖有金属硅化物。
常见的钳位二极管的反向击穿通常发生在NP结的侧面和底面,通常底面的击穿会比较均匀,而NP结的侧面击穿受限于有源区和隔离场区(通常是浅沟槽绝缘区,STI)交界处形成不好(通常是由于STI工艺会在有源区和隔离场区的边界上产生缺陷)而在硅片面内不均匀。
通常的钳位二极管其有源区上都覆盖有金属硅化物以降低其电阻,而在有源区和有源区和隔离场区交界处有源区上的金属硅化物通常就是漏电的主要来源,其本质上还是STI(浅沟槽绝缘)工艺在有源区和绝缘区形成不够理想造成的。而金属硅化物恰恰降低了有源区和绝缘区交界处的电阻,使其成为器件反向漏电的主要来源。
钳位二极管由于二极管的特性,只能工作在反向击穿区域,当电路某个部分出现异常情况,使得钳位二极管处于正向开启的状态时,该器件就会对衬底注入大量的电流,注入衬底大量电流会对整个芯片内其它的器件的工作状态产生巨大的影响,甚至引起芯片的烧毁。
发明内容
本申请要解决的技术问题是使钳位二极管实现自隔离功能,当工作在正向导通区域时,可以提供一个大的驱动电流并基本不形成对衬底的电流注入,当工作在反向工作区,击穿电压的偏差很小。
为解决上述技术问题,本申请提供了一种钳位二极管,
在P型硅衬底上生长有P型外延,在所述P型外延上生长有N型埋层,在所述N型埋层上形成有高压P型阱;
在所述高压P型阱的两侧形成有同所述N型埋层连通的重掺杂N型引线层作为N型隔离环有源接触区;
所述高压P型阱上部的中间处形成有P型阱,所述高压P型阱上部同所述P型阱两侧相邻接分别形成有N型阱;
所述P型阱中间部分上方形成有P型重掺杂区作为阳极有源接触区,所述N型阱中间部分上方形成有N型重掺杂区作为阴极有源接触区,所述N型阱外侧的高压P型阱上分别形成有P型重掺杂区作为P型隔离环有源接触区。
所述P型阱同其两侧的N型阱的交界处上方,即所述P型阱中间部分上方的P型重掺杂区同两侧N型阱中间部分上方的N型重掺杂区之间形成有P型轻掺杂区,所述P型轻掺杂区的上方没有金属硅化物,而其他各有源接触区上方覆盖有金属硅化物。
所述高压P型阱、所述P型阱、所述P型轻掺杂区、所述P型重掺杂区的P型杂质浓度依次增大;
所述N型阱、所述N型埋层、所述重掺杂N型引线层、所述N型重掺杂区的N型杂质浓度依次增大。
所述P型轻掺杂区的P型杂质浓度,使得P型轻掺杂区与N型重掺杂区间的PN结在反向工作时处于齐纳击穿区。
为解决上述技术问题,本申请还提供了一种钳位二极管的制造方法,包括以下步骤:
一.在P型衬底上生长P型外延,在P型外延上选择生长N型埋层,在N型埋层上生成高压P型阱,在高压P型阱上形成有效隔离的有源区和场氧;
二.利用离子注入工艺,在高压P型阱上部的中间处注入P型杂质形成P型阱,在高压P型阱上部同所述P型阱两侧相邻接分别注入N型杂质形成N型阱;
三.利用离子注入工艺,在所述高压P型阱两侧的N型埋层上注入重掺杂N型杂质形成重掺杂N型引线层作为N型隔离环有源接触区,在所述N型阱中间部分上方注入重掺杂N型杂质形成N型重掺杂区作为阴极有源接触区,在所述P型阱中间部分上方注入重掺杂P型杂质形成P型重掺杂区作为阳极有源接触区,在阴极有源接触区同阳极有源接触区之间的N型阱同P型阱交界区域上方注入轻掺杂的P型杂质形成P型轻掺杂区;
四.在硅片表面淀积氧化层;
五.将P型轻掺杂区之外的各有源接触区上方的氧化层去除;
六.在硅片表面淀积金属层并进行高温退火从而在P型轻掺杂区之外的各有源接触区上方形成金属硅化物,然后去除金属层。
本申请的钳位二极管,其P型与N型结被轻掺杂高能注入的高压P型阱与P型重掺杂区构成的接地保护P型隔离环所包围并与四周的N型区域相隔离,器件整体通过N型埋层与P型衬底相隔离,通过重掺杂N型引线层将与侧向的P型区域相隔离,形成了自隔离型的钳位二极管;通过调节P型轻掺杂区的掺杂浓度,能使得该器件在击穿时处于齐纳击穿区,从而改善该器件的温度依存性,提高器件的长期可靠性。本发明的钳位二极管,当工作在正向导通区域时,可以提供一个大的驱动电流,完成一个正向降压的功能,而基本不形成对衬底的电流注入,对芯片中其它器件基本无影响,当工作在反向工作区,其温度系数几乎会零,击穿电压的偏差很小,可以提供一个长期稳定、可靠的电压。
附图说明
为了更清楚地说明本申请的技术方案,下面对本申请所需要使用的附图作简单的介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是常见的钳位二极管的纵向界面图;
图2是本发明的钳位二极管一实施例的纵向界面图;
图3是钳位二极管衬底电流注入比示意图。
具体实施方式
下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。应当理解,此处所描述的优选实施例仅用于说明和解释本申请,并不用于限定本申请。并且在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互组合。基于本申请中的实施例,本领域普通技术人员所获得的所有其他实施例,都属于本申请保护的范围。
实施例一
钳位二极管的纵向界面如图2所示,
在P型硅衬底1上生长有P型外延2,在所述P型外延2上生长有N型埋层3,在所述N型埋层3上形成有高压P型阱4;
在所述高压P型阱4的两侧形成有同所述N型埋层3连通的重掺杂N型引线层(Nsink)31作为N型隔离环有源接触区;
所述高压P型阱4上部的中间处形成有P型阱41,所述高压P型阱4上部同所述P型阱41两侧相邻接分别形成有N型阱42;
所述P型阱41中间部分上方形成有P型重掺杂区P+作为阳极有源接触区;
所述N型阱42中间部分上方形成有N型重掺杂区N+作为阴极有源接触区,所述N型阱42外侧的高压P型阱4上分别形成有P型重掺杂区P+作为P型隔离环有源接触区;
所述高压P型阱4上形成的所述P型重掺杂区P+同其内侧的所述N型阱42及其上方的所述N型重掺杂区N+间,以及同其外侧的所述重掺杂N型引线层31间,形成有场氧6;
所述P型阱41同其两侧的N型阱42的交界处上方,即所述P型阱41中间部分上方的P型重掺杂区P+同两侧N型阱42中间部分上方的N型重掺杂区N+之间形成有P型轻掺杂区PLDD;
所述P型轻掺杂区PLDD的上方为绝缘介质层(如氧化层)而不是金属硅化物,各有源接触区上方覆盖有金属硅化物7。
所述高压P型阱、所述P型阱、P型轻掺杂区PLDD、所述P型重掺杂区的P型杂质浓度依次增大,P型轻掺杂区PLDD的P型杂质浓度在1E12/cm2~5E12/cm2之间;
所述N型阱、所述N型埋层、所述重掺杂N型引线层、所述N型重掺杂区的N型杂质浓度依次增大。
图2所示钳位二极管,由P型阱41中间部分上方的P型重掺杂区P+、P型阱41同两侧的N型阱42的交界处上方的P型轻掺杂区PLDD、以及P型阱41形成阳极;由N型阱42及其中间部分上方的N型重掺杂区N+形成阴极;P型轻掺杂区PLDD是低掺杂的P型高阻区,其上没有覆盖有金属硅化物7,而整个器件的其它有源接触区都覆盖有金属硅化物7。
该钳位二极管的P型与N型结被轻掺杂高能注入的高压P型阱4与N型阱42外侧的高压P型阱4上的P型重掺杂区P+构成的接地保护P型隔离环所包围,从而使钳位二极管的阴极与周围的N型区域相隔离。
整个钳位二极管被N型埋层3与重掺杂N型引线层(Nsink)31构成的N型隔离环所包围,形成自隔离型的钳位二极管器件,N型埋层3将整个器件与P型衬底1相隔离,重掺杂N型引线层(Nsink)31将整个器件与侧向的P型区域相隔离,从而减小了钳位二极管在正向导通工作区域工作时阳极对衬底的注入电流,可以提供一个大的驱动电流完成一个正向降压的功能并基本不形成对衬底的电流注入。
该钳位二极管通过调节P型轻掺杂区PLDD的P型杂质浓度,使得P型轻掺杂区与N型重掺杂区间的PN结在反向工作时处于齐纳击穿区,而当PN结反向击穿处于齐纳击穿区时,其温度系数会变得很小,从而能保证钳位二极管在反向工作区域时其反向击穿电压的稳定性,提高了器件的长期可靠性。
该钳位二极管,阳极(由P型阱41中间部分上方的P型重掺杂区P+、P型阱41同两侧的N型阱42的交界处上方的P型轻掺杂区PLDD、以及P型阱41组成)同阴极(由N型阱42及其中间部分上方的N型重掺杂区N+组成)的PN结交界处在P型轻掺杂区PLDD与N型重掺杂区N+,以及P型阱41与N型阱42,PN结都是只在有源区内,而PN结反向击穿的界面主要发生在P型轻掺杂区PLDD与N型重掺杂区N+,从图2可见,该PN结界面由于远离有源区和场氧绝缘区的交界处,从而使钳位二极管的反向击穿电压不会受场氧绝缘区边界质量问题的影响,从本质上排除了场氧绝缘区形成不够理想造成的漏电问题,能减小器件反向漏电,所以该钳位二极管的反向击穿电压在硅片面内的分布是均匀的。同时通过工艺上调节P型轻掺杂区PLDD的杂质浓度,使得P型轻掺杂区PLDD与N型重掺杂区N+间的PN结在反向工作时处于齐纳击穿区,能减小钳位二极管反向击穿电压的面内偏差。
该钳位二极管,当处于正向工作时,PN结处于正向导通状态,其阳极能输出较大的电流,而整个压降能控制在一个很稳定的状态,同时通过在其N型隔离环的重掺N型引线层31施加一个正电压,当该正电压比阳极电位高时,大部分的由阳极注入到衬底1的电流就会被N型埋层3与高压P型阱4的反偏PN结所挡住,而不会注入到衬底1,从而不会对芯片上的其它器件的工作产生影响。钳位二极管衬底电流注入百分比((衬底电流/阳极电流)%)如图3所示,可见常见的钳位二极管的衬底电流注入比A远大于本发明的钳位二极管当重掺N型引线层施加的正电压比阳极电位低时的衬底电流注入比B、当重掺N型引线层施加的正电压比阳极电位高时的衬底电流注入比C。
实施例二
实施例一的钳位二极管的制造方法,包括以下步骤:
一.在P型衬底1上生长P型外延2,在P型外延2上选择生长N型埋层3,在N型埋层3上生成高压P型阱4,在高压P型阱4上形成有效隔离的有源区和场氧6;
二.利用离子注入工艺,在高压P型阱4上部的中间处注入P型杂质形成P型阱41,在高压P型阱4上部同所述P型阱41两侧相邻接分别注入N型杂质形成N型阱42;
三.利用离子注入工艺,在所述高压P型阱4两侧的N型埋层3上注入重掺杂N型杂质形成重掺杂N型引线层(Nsink)31作为N型隔离环有源接触区,在所述N型阱42中间部分上方注入重掺杂N型杂质形成N型重掺杂区N+作为阴极有源接触区,在所述P型阱41中间部分上方注入重掺杂P型杂质形成P型重掺杂区P+作为阳极有源接触区,在阴极有源接触区同阳极有源接触区之间的N型阱42同P型阱41交界区域上方注入轻掺杂的P型杂质形成P型轻掺杂区PLDD;
四.在硅片表面淀积氧化层;
五.将P型轻掺杂区之外的各有源接触区上方的氧化层去除;
六.在硅片表面淀积金属(如钛)层并进行高温退火从而在P型轻掺杂区之外的各有源接触区上方形成金属硅化物,而P型轻掺杂区PLDD上由于有氧化层无法生成金属硅化物,然后去除金属层;其它各有源接触区上覆盖的金属硅化物,用于降低有源接触区的接触电阻。
本申请的钳位二极管,其P型与N型结被轻掺杂高能注入的高压P型阱与P型重掺杂区构成的接地保护P型隔离环所包围并与四周的N型区域相隔离,器件整体通过N型埋层与P型衬底相隔离,通过重掺杂N型引线层将与侧向的P型区域相隔离,形成了自隔离型的钳位二极管;通过调节P型轻掺杂区的掺杂浓度,能使得该器件在击穿时处于齐纳击穿区,从而改善该器件的温度依存性,提高器件的长期可靠性。本发明的钳位二极管,当工作在正向导通区域时,可以提供一个大的驱动电流,完成一个正向降压的功能,而基本不形成对衬底的电流注入,对芯片中其它器件基本无影响,当工作在反向工作区,其温度系数几乎会零,击穿电压的偏差很小,可以提供一个长期稳定、可靠的电压。
以上所述仅为本申请的较佳实施例而已,并不用以限制本申请,凡在本申请的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本申请保护的范围之内。

Claims (6)

1.一种钳位二极管,其特征在于,
在P型硅衬底上生长有P型外延,在所述P型外延上生长有N型埋层,在所述N型埋层上形成有高压P型阱;
在所述高压P型阱的两侧形成有同所述N型埋层连通的重掺杂N型引线层作为N型隔离环有源接触区;
所述高压P型阱上部的中间处形成有P型阱,所述高压P型阱上部同所述P型阱两侧相邻接分别形成有N型阱;
所述P型阱中间部分上方形成有P型重掺杂区作为阳极有源接触区,所述N型阱中间部分上方形成有N型重掺杂区作为阴极有源接触区,所述N型阱外侧的高压P型阱上分别形成有P型重掺杂区作为P型隔离环有源接触区。
2.根据权利要求1所述的钳位二极管,其特征在于,
所述P型阱同其两侧的N型阱的交界处上方,即所述P型阱中间部分上方的P型重掺杂区同两侧N型阱中间部分上方的N型重掺杂区之间形成有P型轻掺杂区,所述P型轻掺杂区的上方没有金属硅化物,而其他各有源接触区上方覆盖有金属硅化物。
3.根据权利要求2所述的钳位二极管,其特征在于,
所述高压P型阱、所述P型阱、所述P型轻掺杂区、所述P型重掺杂区的P型杂质浓度依次增大;
所述N型阱、所述N型埋层、所述重掺杂N型引线层、所述N型重掺杂区的N型杂质浓度依次增大。
4.根据权利要求2或3所述的钳位二极管,其特征在于,
所述P型轻掺杂区的P型杂质浓度,使得P型轻掺杂区与N型重掺杂区间的PN结在反向工作时处于齐纳击穿区。
5.根据权利要求1所述的钳位二极管,其特征在于,
所述高压P型阱上形成的所述P型重掺杂区,同其内侧的所述N型阱及其上方的所述N型重掺杂区间,以及同其外侧的所述重掺杂N型引线层间,形成有场氧。
6.一种钳位二极管的制造方法,其特征在于,包括以下步骤:
一.在P型衬底上生长P型外延,在P型外延上选择生长N型埋层,在N型埋层上生成高压P型阱,在高压P型阱上形成有效隔离的有源区和场氧;
二.利用离子注入工艺,在高压P型阱上部的中间处注入P型杂质形成P型阱,在高压P型阱上部同所述P型阱两侧相邻接分别注入N型杂质形成N型阱;
三.利用离子注入工艺,在所述高压P型阱两侧的N型埋层上注入重掺杂N型杂质形成重掺杂N型引线层作为N型隔离环有源接触区,在所述N型阱中间部分上方注入重掺杂N型杂质形成N型重掺杂区作为阴极有源接触区,在所述P型阱中间部分上方注入重掺杂P型杂质形成P型重掺杂区作为阳极有源接触区,在阴极有源接触区同阳极有源接触区之间的N型阱同P型阱交界区域上方注入轻掺杂的P型杂质形成P型轻掺杂区;
四.在硅片表面淀积氧化层;
五.将P型轻掺杂区之外的各有源接触区上方的氧化层去除;
六.在硅片表面淀积金属层并进行高温退火从而在P型轻掺杂区之外的各有源接触区上方形成金属硅化物,然后去除金属层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486474B (zh) * 2015-08-31 2019-06-04 立锜科技股份有限公司 瞬时电压抑制元件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1482680A (zh) * 2002-09-10 2004-03-17 萨尔诺夫公司 硅-锗技术的静电放电保护硅控整流器
CN101599508A (zh) * 2008-04-08 2009-12-09 三洋电机株式会社 半导体装置
CN101807598A (zh) * 2010-03-17 2010-08-18 浙江大学 一种pnpnp型双向可控硅

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW475250B (en) * 2001-03-14 2002-02-01 Taiwan Semiconductor Mfg ESD protection circuit to be used in high-frequency input/output port with low capacitance load
KR100648276B1 (ko) * 2004-12-15 2006-11-23 삼성전자주식회사 역방향 다이오드가 구비된 수직형 디모스 소자
JP2006190837A (ja) * 2005-01-06 2006-07-20 Renesas Technology Corp フルアイソレーションダイオード
US7626243B2 (en) * 2006-08-04 2009-12-01 Advanced Analogic Technologies, Inc. ESD protection for bipolar-CMOS-DMOS integrated circuit devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1482680A (zh) * 2002-09-10 2004-03-17 萨尔诺夫公司 硅-锗技术的静电放电保护硅控整流器
CN101599508A (zh) * 2008-04-08 2009-12-09 三洋电机株式会社 半导体装置
CN101807598A (zh) * 2010-03-17 2010-08-18 浙江大学 一种pnpnp型双向可控硅

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Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

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Applicant before: Shanghai Huahong NEC Electronics Co., Ltd.

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