CN1482680A - 硅-锗技术的静电放电保护硅控整流器 - Google Patents

硅-锗技术的静电放电保护硅控整流器 Download PDF

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科尼利厄斯・克里斯琴・拉斯
科尼利厄斯·克里斯琴·拉斯
保罗・约瑟夫・默根斯
马库·保罗·约瑟夫·默根斯
阿默
约翰·阿默
・切斯瓦夫・乔・维亚克
菲利普·切斯瓦夫·乔·维亚克
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Abstract

一种静电放电(ESD)保护装置(102)具有硅控整流器(SCR)(103)用以保护集成电路(IC)(100)的电路。硅控整流器(103)包括设置在基板(203)上的N－搀杂层(208)以及设置在N－搀杂层(208)上的第一P搀杂区(214)。至少一区形成阴极(124)的N+搀杂区(216)是设置在P－搀杂区上方且耦合接地(112)。该至少一第一N+搀杂区(216)、第一P－搀杂区(214)及N－搀杂层(208)形成硅控整流器(103)的垂直NPN晶体管(131)。形成阳极(122)的第二P搀杂区(212)耦合至保护垫(104)。第二P搀杂区(212)是设置在N－搀杂层(208)上方，且相对在第一P搀杂区(214)是横向设置且彼此电隔离。第二P搀杂区(212)、N－搀杂层(208)及第一P搀杂区(214)形成硅控整流器(103)的横向PNP晶体管(132)。

Description

硅-锗技术的静电放电保护硅控整流器
相关申请的交叉参考
本申请要求申请日为2001年9月11日的美国临时申请第60/318,550号，以及申请日为2002年9月10日的美国申请第10/238,699号的权益，这两件申请的内容以引用方式并入本文。
技术领域
本发明通常涉及静电放电(ESD)保护电路领域，更具体地，涉及可用在ESD保护电路中的硅控整流器(SCR)结构。
背景技术
利用高频信号的技术，例如移动电话及其它无线装置的技术，目前将硅锗(SiGe)结合在集成电路(IC)中。硅锗技术让芯片制造商能满足模拟/射频设计要求，例如晶体管速度，同时维持高的晶体管电流增益。将硅锗层引至硅层(例如N-外延层)上方在其间形成异质结。因此，异质结双极晶体管(HBT)可被形成并与芯片上的功能电路，例如互补金属氧化物半导体(CMOS)电路集成。换言之，HBT用作功能射频电路，其中硅锗层可以用于制造高速晶体管，该高速晶体管可用在射频用途中。
半导体装置例如具有SiGe HBT晶体管的IC对接触ESD事件可能产生的高电压敏感。这样，静电放电(ESD)保护电路对集成电路来说是必要的。ESD事件通常是由于高电压电位(通常是数千伏特)的放电所导致的，从而ESD事件导致短的持续时间(通常是100毫微秒)的高电流(数安培)的脉冲。
最近研究表明功能异质结双极晶体管还有一些固有的ESD保护能力。例如，在一项公开报导中显示功能HBT即使未带有任何ESD保护电路，在晶体管的两个端子(例如基极-集电极、基极-发射极等)之间也具有可测量的固有的ESD保护特性。对于这种研究的详细理解，读者可参考公开文献题为″外延-基极硅-锗异质结双极晶体管的静电放电特性″，其作者为S.Voldman等人，电过应力/静电放电研讨会议录2000，EOS-22，239-250页，IEEE目录编号00TH8476、ISBN-1-58537-018-5。
但功能异质结双极晶体管的固有的ESD保护能力有限，以致于无法对功能电路充分地提供ESD保护(箝压及电流容量)。例如，发射极-基极结只能处理非常有限的ESD电流直至出现摧毁性故障。一个理由是ESD应力电流必须从基极结点流至激活的基极-发射极结。因此电流将在极薄(例如50纳米)的SiGe层中流动，该SiGe层将基极结点连接至激活的晶体管区。这导致过早地出现故障以及在装置端子处的显著的电压积聚，使得该装置不适合用于任何ESD用途，例如，当发射极接地时HBT的基极连接至输入端子的情况下保护射频接收器输入端的ESD用途。
这种低电流ESD故障的另一项理由也可归因于又长又窄的基极多晶硅连接，该连接在实际射频晶体管布局中变得很必要。沿着这些基极多晶硅连接，电阻升高，同时在ESD期间的电压下降，这点是不容许的。因此，本领域需要利用硅锗技术改进半导体技术制作的ESD保护装置。
发明内容
到目前为止，现有技术有关的缺点可由本发明的静电放电(ESD)保护装置克服，静电放电保护装置具有硅控整流器(SCR)用来保护集成电路(IC)的电路。SCR包含垂直NPN晶体管以及横向PNP晶体管。
在一个具体实施例中，N-搀杂(例如轻度搀杂或N-外延)层设置在基板上方，第一P搀杂区设置在N-外延层上方。第一N+搀杂区设置在P-搀杂区上且耦合接地。第一N+搀杂区、第一P-搀杂区及N-外延层形成SCR的垂直NPN晶体管，这里第一N+搀杂区形成SCR的阴极。
第二P搀杂区被耦合至保护衬垫(pad)。第二P搀杂区形成SCR的阳极，且被设置在N-外延层上方，且相对于第一P搀杂区是横向放置、且与第一P搀杂区电隔离。第二P搀杂区、N-外延层及第一P搀杂区形成SCR的横向PNP晶体管。触发装置可耦合至SCR的门(gate)。例如外部的芯片上的触发装置可耦合至SCR门，其中触发装置位于同一IC上，但触发装置未与SCR共享任何组成部件。可选地，集成的触发装置可耦合至SCR的门，其中触发装置位在同一IC上，且与SCR至少共享一个组成部件。
在一具体实施例中，第一P-搀杂区是由硅锗(SiGe)晶格制成。这样，垂直NPN晶体管是异质结双极晶体管(HBT)，其在基极(SiGe层)与集电极(N-外延硅)间有低的结电容。结合本发明的垂直HBT的SCR适合用于保护在高频应用下工作的电路，例如无线装置中的电路。
附图说明
图1A及1B显示本发明的SCR ESD保护装置的具体实施例的示意图；
图2显示图1A及1B的SCR ESD保护装置的第一具体实施例的剖面图；
图3显示图1A及1B的SCR ESD保护装置的第二具体实施例的顶视图；
图4显示图1A及1B的SCR ESD保护装置的第三具体实施例的剖面图；
图5A及5B显示本发明的触发装置的第一具体实施例的剖面图；
图6显示本发明的触发装置的第二具体实施例的剖面图；
图7显示本发明的触发装置的第三具体实施例的剖面图；
图8A-8C显示图6及7所示触发装置的具体实施例的示意图；以及
图9显示图1B的SCR ESD保护装置耦合至分路二极管的示意图。
为了有助于理解，在可能时使用相同参考标号来表示各图中共同的元件。
具体实施方式
下述工艺步骤及结构并未构成制造集成电路(ICs)的完整制造流程。反而因本发明可结合目前本领域中使用的集成电路制造技术实施，故包括部分共同的实施工艺步骤对于辅助理解本发明是必要的。表示制造期间的部分IC的截面及布局的附图未照比例绘制，而是绘制成可辅助了解本发明的各项特性。此外，若有可能，附图包括有关集成电路的P型及N型搀杂区的电路(例如SCR电路)的示意图。
图1A及1B显示本发明的SCR ESD保护装置102的具体实施例的示意图。示意图A及B中的各个具体实施例说明性地显示部分集成电路(IC)100，该部分集成电路(IC)100具有受保护的电路(功能电路)101及耦合至受保护电路101的衬垫104的SCR ESD保护装置102。虽然示意图中说明性地显示单个衬垫104及SCR ESD保护装置102，但本领域的技术人员将明白，若需要，另外的ESD保护装置102可耦合至用于IC 100功能电路101的其它衬垫(例如I/O衬垫)104。
ESD保护装置102包含耦合在衬垫104与接地112之间的SCR 103，外部的芯片上的触发装置105耦合至SCR 103。触发装置105及SCR 103一起用作集成电路(IC)100的电路(亦即功能电路)101的静电放电保护装置102。特别地，SCR 103结合触发装置105，保护IC电路101不受在IC电路101的衬垫104处可能出现的静电放电(ESD)。当被导通时，SCR103的功能是作为分路(shunt)，以重新导引来自衬垫104的任何ESD电流经由SCR 103的阳极122及阴极124直至接地112。触发装置105导通，即，″触发″SCR 103，以快速地耗散这种过电压ESD状况。
注意，就衬垫104、接地112及保护电路101方面而言，SCR 103的配置对于图1A及1B所示的两个具体实施例皆相同。图1A与1B的示意图间的差别只是触发装置105与SCR 103的耦合。
参照图1A的例示性示意图，SCR保护装置102包括PNP晶体管QP 132及NPN晶体管QN 131。具体地，SCR 103的阳极122连接至衬垫104，以及视情况需要连接至电阻器RN142的第一端。电阻器RN 142用于抑制低电流时的不期望的触发。此外，阳极122耦合至PNP晶体管QP 132的发射极108，PNP晶体管QP 132平行于分路电阻器RN 142。视情况需要，多个串联二极管DS(图中未显示)可耦合在PNP晶体管QP 132的阳极122与发射极108之间。串联连接的二极管DS(典型是1-4个二极管)视情况需要提供，以提高为满足闩锁(latch-up)规格时可能需要的SCR 103的保持电压。
第一节点134包括PNP晶体管QP 132的基极、电阻器RN 142的另一端、及NPN晶体管QN 131的集电极。此外，PNP晶体管QP 132的集电极连接至NPN晶体管QN 131的基极，及连接至电阻器RP 141的一端，电阻器RP 141的一端形成第二节点136。电阻器RP 141的另一端连接至第三节点124，第三节点124耦合接地112。电阻器RP 141被用来抑制在低电流例如漏电电流时不期望的触发。此外，NPN晶体管QN 131的发射极也连接至接地的第三节点124且是功能上用作SCR 103的阴极。
本领域的技术人员明白电阻器141及142能控制接地112的总电阻，从而，控制SCR 103的触发及保持电流。此外，任何来自触发装置105的漏电电流皆可经通过这个电阻器141的路径而被分路接地112。
图1A的示意图中的触发装置105是外部的芯片上的触发装置105，触发装置105耦合在第一节点134与接地112间。特别地，触发装置105耦合至PNP晶体管QP 132的基极，PNP晶体管QP 132的基极通常被称为103的第二门G2。在1B所示另一具体实施例中，触发装置105耦合在衬垫104与第二节点136间。具体地，触发装置105耦合至NPN晶体管QN 131的基极，NPN晶体管QN 131的基极通常被称为SCR 103的第一门G1。在任一具体实施例中，由于触发装置105在结构上不具有任何组成部件与SCR 103的组成部件集成(即通过共享)，故触发装置105被视为SCR103的″外部″。本发明的又一方面是提供一种SCR，该SCR经利用HBT结构的外部芯片上的触发二极管的各种实施例而触发，如就图5-9所讨论的。注意，SCR的触发也可能通过使用内部触发机构进行，例如通过形成在N-外延层与第一P-搀杂(P-基极)区之间的结的击穿来进行，如下图2所示。
显示SCR的结构及搀杂材料的各具体实施例是就图2-4显示及讨论的。例如，本发明的SCR的一项创造性特征是结构上包含横向双极晶体管以及垂直双极晶体管的形成物以形成SCR 103。本发明的另一创造性特征是有关硅锗(SiGe)技术在SCR 103中的利用以形成垂直异质结双极晶体管(HBT)。
图2显示图1A及1B的SCR ESD保护装置的第一具体实施例的剖面图。图2的示意图表示SCR 103的组成部件，该图对应于图1A及1B中的示意的具体实施例。即，图2举例说明及讨论由横向双极晶体管及垂直双极晶体管形成的SCR。注意触发装置105未显示在图2的剖面图中。
特别地，横向双极晶体管是由PNP晶体管QP 132组成，而垂直双极晶体管是由NPN晶体管QN 131组成。SCR保护装置103包括搀杂层堆栈，该堆栈搀杂层包括P-型基板203、掩埋N-搀杂层(后文称作″掩埋层N-型″(BLN)205、N-搀杂层(例如轻度搀杂或N-外延层)208以及至少一个N+槽区206。SCR ESD保护装置还包含第一P搀杂区214、至少一个第二P搀杂区212、第一N+搀杂多晶硅区216、至少一个第二N+搀杂区210。
在硅P-基板203上形成重度N-搀杂(例如2×1019原子/厘米-3)从而形成高度导电的BLN 205。轻度N-搀杂层208(例如1016至1017原子/厘米-3，后文称为″N-外延″层208)形成在BLN 205上方。N-外延层208的横向隔离是由深槽隔离(DTI)环219提供。换言之，深槽是环绕激活的装置区蚀刻的，且其充满隔离氧化物如二氧化硅(SiO2)等。
深高度N-搀杂区(亦即N+槽区)2061及2062(合称为N+槽区206)是通过将搀杂浓度约1018原子/厘米-3的N-型搀杂剂植入而形成在DTI 219附近。这样，轻度N-搀杂层208形成在BLN 205上方以及N-槽区206之间。N+槽区206用来形成从N+扩散区210向下至BLN 205的电阻连接。
浅槽隔离(STI)218用来分隔被指定用于形成(例如植入/扩散)高度搀杂区(例如第二N+及P+搀杂区210、212)的各区，如图2所示。特别地，浅槽被蚀刻在特定区中，绝缘体材料(例如二氧化硅(SiO2)等)沉积在浅槽中。区210及212还可通过本领域公知的其它有利于SCR操作的技术分隔，例如示于申请日为2001年11月5日的共同让予的美国专利申请第10/007,833号，将其以引用方式并入文中。
如图2所示，SCR 103最好是对称形成，使得阴极124基本上位于形成阳极122的两个P+区2121与2122间的中间位置，其中每个P+阳极区122位于阴极124的两侧。最好采用对称作为一种节省IC 100的面积的技巧，从而提供更是小型的产品(implementation)以及更少面积管理成本(overhead)，而不只提供单个大型P+区212来作为阳极122。此外，对称性虑及促成电流流动增高的更有效的几何布局。
注意N+及P+植入及退火步骤是在STI区形成后进行，以分别形成高度搀杂N+及P+区210及212。植入是经由N+及P+的分立的光罩(photomask)提供，以使搀杂剂只穿透IC 100的专属区。参照图4，显示环绕阴极区216、第一门区226、阳极区212及第二门区210的各区域在处理期间是由绝缘的STI材料所覆盖的。
植入期间，第二N+区(N+扩散区)2101及2102(合称为第二N+区210)设置在各个N-槽区206之上，形成第二门G2 134。此外，第二P+区(P+扩散区)2121及2122(合称为第二P+区212)设置在N-外延层208上方以形成阳极122。如图2中所示，STI 218使第二N+区210与第二P+区212分隔且电隔离，以及使第二P+区212与第一P+区214分隔且电隔离。
垂直NPN晶体管QN 131是由形成在N-外延层208上方的第一P搀杂区214以及形成在第一P搀杂区214上方的第一N+多晶硅区216形成的。特别地，第一N+多晶硅区(N+发射极)216及第一P搀杂区214分别形成垂直NPN晶体管QN 131的发射极及基极。此外，N-外延层208、N-槽区206及BLN 205一起形成垂直NPN晶体管QN 131的集电极。第一N+多晶硅区(发射极)216如同其名称所隐含的，通常是一种N+搀杂多晶硅材料，这种材料还形成SCR 103的阴极124。
图3显示图1A及1B的SCR ESD保护装置的第二具体实施例的顶视图。图3显示SCR组成部件的多种可能布局的一个具体实施例，该布局通过将SCR晶体管基极宽度减至最小来节省在IC 100上的面积以及提升性能。图3中所示的许多方面可应用到图2及4中所示的各具体实施例。例如阴极124是由多个第一N+多晶硅区(例如2161至2163合称为N+区216)形成，第一N+多晶硅区是线性地散置在第一P搀杂区214的上方。此外，由P+多晶硅区226形成的触发门G1是散置于第一P搀杂区214之上且与第一P搀杂区214上方的多个第二N+多晶硅区216排成一行。
同理，阳极122可由多个第二P+多晶硅区(图中未显示)线性地散置在N-外延层208上方来形成。此外，由第二N+搀杂区210所形成的触发门G2还可包含多个第二N+搀杂区(图中未显示)，该多个第二N+搀杂区散置于N-外延层208上方且与多个第二P+多晶硅区排成一行。
参照图2，横向PNP晶体管QP 132是由至少一个第二P+搀杂区(例如2121与2122合称为212)、N-外延区208集合有BLN 205、及第一P搀杂区214组成。第二P+搀杂区212、N-外延层208集合有BLN 205及第一P搀杂区214分别形成横向PNP晶体管QP 132的发射极、基极及集电极。第二P+搀杂区212通常为P+搀杂多晶硅材料，但在可选的具体实施例中，第二P+搀杂区212是由P+搀杂硅锗材料制成的，容后详述。注意第一P搀杂区214用作形成横向PNP晶体管QP 132集电极、以及垂直NPN晶体管QN 131基极的双重功能。同理，N-外延层208与BLN 205一起用作双重功能，即形成垂直NPN晶体管QN 131的集电极、以及横向PNP晶体管QP 132的基极。
第一门G1 136由至少一个P+基极多晶硅区226形成，P+基极多晶硅区226分别置于第一P搀杂区214上方。在图2及3中所示的具体实施例中，第一门136说明性地显示包含多个位于第一N+阴极多晶硅区216两侧的P+基极多晶硅区(例如区2261及2262)。
例如，参照图3，第一门区2261及2262分别被邻近设置且被设置在多个第一N+发射极多晶硅区216的各区之间。即，第一门区2261及2262分别被设置在第一N+发射极区2161与2162之间，以及设置在第一N+发射极多晶硅区2162与2163之间。提供与N+发射极/阴极多晶硅区216排成一行的多个散置的第一门区226允许阳极区(亦即第二P+搀杂区212)的位置更接近阴极，以便为了更快速地导通SCR 103可缩小横向尺寸LN，其细节将参照图2在下面进一步讨论。
绝缘区2241及2242(例如二氧化硅(SiO2))使第一N+发射极多晶硅区216与第一门136的P+基极多晶硅区226隔离。特别地，绝缘区2241及2242设置在第一P搀杂区214上方且设置在第一N+发射极多晶硅区216与P+多晶硅区2261及2262间。注意第一N+发射极多晶硅区216也形成在部分绝缘区2241及2242上方。此外，位于绝缘区2241及2242之间的部分第一N+发射极多晶硅区216在其间界定一窗口(亦即″发射极开口″)230，容后详述。
视情况需要，硅化物层220形成在第一N+多晶硅区216(阴极)、第一门区226(G1)、第二门区210(G2)以及第二P+区212(阳极)的上方。特别地，金属层(例如使用钴、钛等)被沉积在IC 100表面上。在加热处理期间，在金属与硅(″硅化物″)之间形成高度导电性合金。硅化物层220用作在高度搀杂区(216、210、212及226)与它们分别相应的金属结点间的导电结合，这些金属结点在SCR 103的阳极122、阴极124、第一门136及第二门134处提供外部连接。
为了完成本发明的SCR的处理，称作层间电介质(ILD)250(以虚线绘制)的氧化物层沉积在搀杂区上方。进行蚀刻处理以形成接触孔，接触孔随后充满金属以形成金属结点。数个接触孔可成行位于发射极开口230上方以增加最大电流。注意在阳极122(亦即第二P+区212)上方的接触孔总数与阴极124(亦即第一N+多晶硅区216)中的接触孔总数大致匹配。
在图2的一具体实施例中，全部P型及N型区(210、212、214及216)由只有硅的晶格结构形成。特别地，第一及第二搀杂区214及212具有约1021原子/厘米-3的搀杂浓度。第一N+多晶硅区(发射极)216及第二N+区(第二门)210以及P+多晶硅区226具有约1021原子/厘米-3的搀杂浓度。BLN层205的搀杂浓度约是1019原子/厘米-3，N+槽区206的搀杂浓度约是1020原子/厘米-3，以及N-外延层208的搀杂浓度是1016至1017原子/厘米-3，此乃保护装置103的最低搀杂浓度。
在图2的第二具体实施例中，第一P搀杂区214包含硅锗(SiGe)晶格结构。特别地，第一P搀杂区214是由硅及锗形成。其浓度随着层的深度逐渐增加，由0％增加至高达约10-13％的尖峰浓度。硅浓度相应地由100％降至约90-87％。此外，SiGe搀杂约1019原子/厘米-3的硼。保护装置102的其余各层及其余各区与前文讨论的相同。硅锗晶格结构的利用特别地适合用于在射频应用操作下的电路，例如无线芯片及装置。
SiGe HBT(亦即垂直NPN晶体管131)的实施具有极低结电容，这使得SCR适合用在高频(RF)，因为SCR 103的寄生结电容可通过具有低的结电容及同时提供极高的ESD硬度而减至最小。具体地，基极与集电极间的结区(亦即SiGe P搀杂区214以及N-外延区208)是由发射极开口界定的，因而被减至最低。此外，N-外延层208(集电极)与标准的非外延半导体处理工艺相比是极为轻度搀杂。典型的结电容是每平方微米面积是0.7毫微微法拉(相对比P+/N-阱每平方微米面积的1.6毫微微法拉每平方微米)。对于其它寄生电容例如BLN与P基板间的寄生电容以及装置的侧壁(DTI)的寄生电容，所有电容值已经减至最低以满足对功能HBT装置的高频要求。
在图2第三具体实施例中，第一及第二P搀杂区214及212每一个都是由SiGe制成，而且搀杂有浓度约1019厘米-3的硼。第一与第二P搀杂区214与212的接合形成允许更容易地制造处理，因而降低成本。此外，该第三具体实施例的性能基本上与第二具体实施例的相同，在第二具体实施例中，第二P搀杂区212只由硅基的晶格结构形成。
本发明的一个目的是提高SCR 103的导通速度。缩短SCR 103的导通时间可通过由两项优于现有技术的特殊差异来实现，现有技术的SCR103是由一对横向双极晶体管制成。优于现有技术的一项差异是SCR103中的晶体管QN 131及QP 132的各自的基极区的尺寸缩小，其影响SCR103的导通时间，以及影响晶体管131及132的电流增益β。晶体管电流的增益β的增高有助于确保提供足够的电流来正向偏压各晶体管QN131及QP 132的基极，因而快速而可靠地激励SCR 103。
在图2中，长度LP及LN分别表示垂直NPN晶体管QN 131及横向PNP晶体管QP 132的基极长度。在第一P+搀杂区214包含硅及锗的结晶结构的具体实施例中，NPN晶体管QN 131的基极长度LP是15-50纳米。
基极长度LN是从第二P+区212的边缘211到发射极开口230所测量的长度。如前文讨论，发射极开口230是被界定作为位于第一P+区214下方的未由绝缘材料(例如二氧化硅)224所覆盖的N-外延层。发射极开口230的大小决定电流流动的横截面。在一具体实施例中，PNP晶体管QP 132的基极长度LN是1.0至2.0微米。
SCR的导通时间与各个晶体管QN 131及QP 132的组合导通时间有关。双极晶体管131及132的导通时间与其各自的基极的宽度的平方成正比。因此，因NPN双极晶体管的基极宽度(LP)已经通过垂直NPN晶体管QN 131被缩小，故SCR的导通时间也比有一对横向形成的晶体管的SCR的导通时间大为缩短。
此外，对于利用硅锗晶格结构于垂直NPN晶体管QN 131基极的具体实施例，SiGe异质结晶体管允许独立地控制电子及空穴。结果，可改进总的增益-频宽乘积(fmax)，总的增益-频宽乘积(fmax)的特征是工作的最高频率。总的增益-频宽乘积(fmax)可通过两种制造方法改良。第一制法是在均匀基极中提供高锗浓度，而第二方法是在分级基极层提供低锗浓度。
第一制法中，基极层中的电阻率大大减少。特别地，在NPN晶体管QN 131的基极-发射极界面的异质结减少空穴注入发射极，故维持高电流增益。通过发射极-集电极传送时间所测量的装置的速度等于常规的双极晶体管的速度，但因基极层的扩展电阻大减，故增益-频宽乘积大增。这种第一制法最适合用于电力应用。
第二制法中(分级基极层的低锗浓度)，锗从在NPN晶体管QN 131的发射极-基极结处的极低浓度变化至在集电极-基极结处约10％。这种情况下，电流增益仅略受影响。但由于在基极上锗浓度梯度所产生的自建电场，所以通过发射极-集电极传送时间所测量的装置速度增高。此外，基极宽度调变(由集电极-基极电压变化所造成的基极-集电极耗尽层的调变)消失，但因集电极-基极界面是异质结，故高电流增益的降落增加。因此这种第二制法最适合用于小信号应用。后述技术的缺点是基极层中电阻较高。故所述现有技术装置中的ESD能力相对较低。
图4显示图1A及1B的SCR ESD保护装置的第三具体实施例的剖面图。图4所示具体实施例与图2的具体实施例相同，但除了省除BLN 205区及N+槽区，及N-井406形成在N-外延层208上方之外。
特别地，N-外延层208形成在P-基板203上方，N-井406扩散入N-外延层208中，且由DTI 219横向隔离。N-井406具有N-搀杂浓度约是1018原子/厘米-3，该浓度低于BLN 205的浓度。第一P搀杂区214、第二P搀杂区212、第二N+搀杂区210及第一N+搀杂区216如前文就图2所讨论的，是形成在N-井406上方。进一步注意，第一及第二P搀杂区214及212可以只包含硅搀杂材料或SiGe，亦如前文就图2所讨论的。
省去BLN 205、含括N-井406，可防止在SCR 103的分散横向PNP晶体管QP 132中的电流增益的可能劣化。特别地，因BLN 205的高搀杂浓度所造成电流增益的劣化，可能抵消通过BLN 205的低电阻电流路径的优点。因此扩散的N-井406形成横向PNP晶体管132的基极(以及垂直NPN晶体管132的集电极)，而电流增益β极少降低。
进一步需注意，在图2-4的一个可选的具体实施例中，也可以实施非对称布局。在非对称布局中，只利用单个第二P+搀杂区212(例如2121)，以及形成第一门的单个第二N+搀杂区210、和形成第二门的单个P基极多晶硅区226。因此，由P+区2121所界定的阳极122大于对称的具体实施例，因为阳极122中的接触孔的数目须基本上匹配阴极124中的接触孔的数目。此外，绝缘材料制成的DTI环形成在STI区下方，大致位在第二P+基极多晶硅区2262所形成的位置。因此，环右侧的任何组成部件皆从SCR 103省去。本发明的非对称SCR的ESD保护性能就电流增益以及SCR导通时间而言，可媲美较佳的对称性的SCR布局的性能。
本具体实施例的SCR提供带有分布的(即，横向)PNP晶体管QP 132的垂直NPN晶体管QN 131。垂直NPN晶体管的基极长度LP缩小，以及从发射极至集电极的垂直电流降低，与具有分布式(亦即横向)NPN及PNP晶体管的SCR相比较，垂直NPN晶体管的电流增益、电流及导通时间增加。
在NPN晶体管131的基极包含硅锗时，SCR 103是通过由BLN 205及P-基板203结所形成的反相二极管而与P-基板203垂直隔离，以及通过DTI 219而与P-基板203横向隔离。因此，在对用在射频应用中的IC所通常遇到的各种情况下，SCR 103可用作ESD保护装置，例如无线装置。在这种射频电路中，信号可能摆荡而高于正电源电压，或低于负电源电压。与P-基板203隔离的保护装置在两种情况下皆有利，因为只有这种保护装置才能满足这样的电路需求，即，当发生信号的上冲或下冲时并无任何导电路径对电源或接地线打开。
此外，注意，在某些ESD保护应用中，门可完全被省去，或基于欲保护的IC 100的电路，可只要求有单门或二门(亦即门G1或G2)。例如参照图1A，当在衬垫104处发生抗ESD事件的保护时，只有第二门G2136用于触发SCR 103。这样，无需形成第一门G1的P+多晶硅基极区226。由于经NPN晶体管131的SiGe基极214的横向(触发)电流流动，只利用第二门G2 134避免使用第一门G1 136时可能出现的任何电压加热(potential heating)问题。
同理，参照图1B，只使用第一门G1 134来触发SCR 103。这样，无需形成第二门G2的N+区210及N+槽区206。去掉未使用的门而提供ESD保护装置102的更为小型的布局。此外，触发门G1 136是将触发电流注入高度有效HBT基极区的短而直接的办法，而且与使用第二门G2 134来触发横向PNP晶体管132比较，可降低SCR 103的触发速度。
但门G1及G2 134及136还可用来被实施以提供与各个单独的触发装置105的连接。具体地，在有些情况下，各个门可用来触发SCR 103，并保护不发生不同类型的ESD事件。这些ESD事件可以包括发生在特定衬垫处的正的或负的ESD事件、发生在功能电路101的不同组成部件处的ESD事件等。
如前述，在SCR 103的又一另外的具体实施例中，可完全去掉触发门。去掉二门可让IC布局更为小型，因为不再需要N+槽区506、N+G2区510及P+基极多晶硅522。在SCR的触发电压可由N-外延层与P-基极层(SiGe)间的异质结的地雪崩击穿决定的情况下，可省去二门G1及G2。
图5A及5B显示二极管触发装置105的第一具体实施例的剖面图。如前述，SCR通过外部芯片上触发装置105导通(亦即″触发″)。由于SCR103以及触发装置105皆未有任何集成的或共享的组成部件，故触发装置105是位于SCR的外侧。图5-9所讨论的触发装置被用在SCR具体实施例，该SCR具体实施例利用硅锗晶格结构于第一P搀杂区214中。换言之，图5-9的触发装置105可用于垂直NPN晶体管131是异质结双极晶体管(HBT)的情况。
示例性的触发装置105(图5A及5B中的)是异质结二极管(HBD)触发装置105，其利用异质结晶体管(HBT)的集电极(C)至基极(B)击穿。特别地，HBD触发装置105包括一堆栈搀杂层，如前文就SCR 103的讨论，该堆栈搀杂层包括P-型基板203、掩埋N-搀杂区(后文称作″掩埋层N-型″(BLN))505、N-外延层508以及至少一N+槽区506。HBD触发装置105还包含硅锗搀杂区514、至少一N+扩散区510以及至少一P+多晶硅基极区522。
触发装置105的结构在许多方面类似于SCR 103的结构。特别地，在硅P-基板203上形成高度导电性BLN 505。N-外延层508形成在BLN 205上。N-外延层508的横向隔离是由深槽隔离(DTI)519例如二氧化硅(SiO2)等的环圈来提供。
深的高度N-搀杂区(亦即N+槽区5061及5062(合称是N+槽区506))是通过如前文就SCR 103所讨论的植入N-型搀杂剂而形成在DTI 519附近。这样，N-外延层508形成在BLN 205上方并在N+槽区506之间。N+槽区506用来形成从N+扩散区510向下至BLN 505的低电阻的连接。浅槽隔离(STI)518用来分开各区，如前文就SCR 103的讨论，分开的各区被指定用于高度搀杂区(例如N+扩散区510以及SiGe P-搀杂区514)的形成(例如植入)。
注意，N+植入及退火步骤是在STI区形成后进行，以形成高度搀杂N+区510。在植入期间，N+扩散区5101及5102(合称为N+扩散区510)是提供在各个N+槽区506上方，N+槽区506形成异质结二极管的阴极532(相当于HBT的集电极结点)。
在图5A及5B中，STI区5181及5182隔开N+扩散5101，而STI区5183及5184隔开N+扩散区5102。此外，N-外延层区509是保持在STI区5182与5183之间。此外，硅锗P搀杂区514是广泛地沉积在N-外延层区509上方且毗邻STI区5182及5183。
在图5A中，P+基极多晶硅区522是形成在P搀杂区514上方，P搀杂区514集合形成HBD 105的阳极534(相当于HBT的基极结点)。在图5A的一个具体实施例中，P+基极多晶硅区522被置于P搀杂区514上方及N-外延层508上方的中间的位置。换言之，阳极534与激活的SiGe P搀杂区514上方直接接触。
在图5B中，P+基极多晶硅区522被分成两个区5221及5222，每个P+基极多晶硅区522横向地形成在P搀杂区514上，并且横向地形成在SiGeP搀杂区514下方的STI 518的上方。换言之，由于P基极多晶硅区5221及5222被置于激活的硅锗P搀杂区514的横向位置，故阳极534与激活的结间接接触。在任一具体实施例中，需注意高度搀杂区(N+扩散区及P+基极多晶硅区510及522)可选择为硅化物520，如前文就SCR 103的讨论。
注意，在所示的触发装置布局中不存在有发射极结点区。省去发射极结点区，让垂直电流流经电镀、结点、硅化物层520及P+基极多晶硅区522，然后流入薄的SiGe基极层514。换言之，SiGe p搀杂区(基极)514形成HBD 105的阳极，而N+扩散区5101及5102、N+槽区5061及5062以及N-外延层508共同形成HBD 105的阴极，进一步注意的是，高度搀杂BLN 505、N+槽区506及N+扩散区510(包括硅化物层520)确保低电阻连接至阴极端子532。
触发二极管105的反相击穿是发生在设置在其下方的SiGe P-基极与N-外延层区509之间的P-N结。通常，HBD的击穿电压是6至9伏特。在ESD事件期间，一旦达到击穿电压阈值，则触发二极管105导通，并提供触发电流给SCR 103的门极(134或136)，其触发SCR 103。
还要注意，因为N-外延层508是轻度搀杂(例如搀杂浓度约1016至1017原子/厘米-3)，故结电容极低。N-外延层508中的低度搀杂允许二极管的耗尽层进一步延伸入N-外延层的硅。耗尽层宽度加大导致较低的结电容。
在图5A及5B的另一具体实施例中，N-井区507(以虚线绘制)形成在N-外延层508中。具体地，N-井507形成在SiGe P搀杂区514的下方。特别地，N-井507在DTI区519间在N+扩散区510的下方横向伸展。因此，不再需要N+槽区506。通过提高结的N-端的搀杂浓度(例如1018原子/厘米-3)，提供N-井507以进一步降低触发电压。搀杂浓度较高将造成耗尽层宽度缩小，在该耗尽层宽度中电压随着电场强度的增高而下降。后者导致较高的雪崩乘法因子以及较低的击穿电压。
图8A-8C显示图6和图7所示的触发装置的具体实施例的例示性示意图。特别地，各示意图显示耦合到SCR的触发装置105，它们共同形成ESD保护装置102，ESD保护装置102保护IC 100的功能电路101。此外，外部芯片上电阻器802从在节点136处的触发装置105耦合接地112。
图6显示本发明的触发装置105的第二具体实施例的剖面图。图8A显示带有变短的基极-发射极的异质结的双极晶体管HBT 105的集电极-基极二极管。图8B显示带有开放基极的集电极-发射极装置。图6中所示的结构根据基极端子如何进行外部连接而可以用于图8A及8B中所示的任一种配置中。
特别地，图6显示利用异质结双极晶体管(HBT)的集电极-发射极击穿的SiGe SCR的触发装置105。图6在结构上与图5B中所示的相同，除了N+发射极区602形成于SiGe P搀杂区514上方及在P基极多晶硅区5221与5222间之外。更具体地，绝缘层624形成在N+发射极区602与P基极多晶硅区5221与5222间。这样，如同前文就SCR 103的讨论，发射极开口630是界定在N+发射极区602的下方以及在绝缘层624的边缘以内。
将N+发射极区602与触发装置105结合的一项优点是降低触发电压。此外，由于内部电流放大以及从发射极至集电极的垂直电流流动，N+发射极区602提供固有的更为坚固的触发组件。注意，集电极被连接到ESD保护电路中的较高电位，而基极及发射极皆是耦合至HBT SCR103的较低电位(例如门G1 136)。
图6的一个可选具体实施例中，N-井604(以虚线显示)是以如就图5A及5B所述的类似的方式提供。N-井604提供在N-外延层508的内侧，通过以前文就图5A及5B所讨论的相同的方式，提高在结的N-端处的搀杂浓度(例如1018原子/厘米-3)以进一步降低触发电压。
如前面所讨论的，图6中所示的结构可以具有外部耦合至发射极的基极(图8A)或是浮动的(floating)(图8B)。发射极(图8A及8B)被连接在带有集电极-基极击穿(图5A及5B)的结构的优点是触发装置更是坚固，讨论如前。缩短基极-发射极(图8A)结果导致击穿，从而ESD保护电路102的触发电压通常是6至9伏特。浮动基极(图8B)导致通常是4至7伏特的较低击穿电压。根据特定用途的期望的触发电压，可选择适当的版本(图8A或8B)。
图7显示本发明的触发装置105的第二具体实施例的截面图，图8C显示带有开放集电极的发射极-基极二极管，如图7所示。
参照图7，发射极-基极二极管触发装置105是利用异质结双极晶体管(HBT)的基极-发射极击穿的SiGe SCR。特别地，如前文就图5及图6的其它触发装置的具体实施例的讨论，BLN 505及N-外延层508被设置在P-基板203上方。
SiGe P-基极层514形成在N-外延层508上方，但在STI 518形成过程中提供的绝缘材料形成在N-外延层508上方，因而将SiGe P-基极层514与N-外延层508隔离。这样，HBT的基极至集电极结从触发装置105中省去。因此，触发装置105包含形成在N+发射极区602与SiGe P-基极层514之间的基极-发射极二极管。
图7的具体实施例具有低于图5A、5B、6、8A及8B中的任一具体实施例的击穿电压。图7的低击穿电压是由于由高度P搀杂SiGe基极区514以及高度搀杂的N+发射极区602形成异质结。如前文讨论，搀杂程度提高造成击穿电压降低。图7的触发装置的发射极至基极击穿电压通常是4至6伏特。
提供一种在结构上包括与横向PNP晶体管结合的垂直NPN晶体管131的SCR 103，这缩短SCR 103的导通时间。具体地，与具有分布式(亦即横向)NPN晶体管的SCR相比，由于在垂直NPN晶体管131中流动的高电流，SCR的性能改善。此外，使用硅-锗晶格制造垂直NPN晶体管131的基极允许SiGe SCR 103用于高频用途例如无线装置。特别地，P-搀杂SiGe基极对位于其下方的低度搀杂N-外延集电极区提供极低结电容，该区非常适用于RF用途。
触发装置105还可使用SiGe技术制造。具体地，异质结二极管耦合至SCR的门，使得异质结二极管的反相击穿电压界定对SCR的触发电压。虽然异质结触发装置对高频应用来说是优选的，但本领域的技术人员明白其它触发装置也可被耦合到本发明SCR 103以触发SCR。
注意，图5A、5B、6及7的HBD装置在用作ESD-SCR的触发装置的这个方面已经讨论了。但HBD装置本身也可用作ESD保护装置。换言之，二极管可应用在分路(shunt)具有″相反极性″的ESD脉冲。相反的极性意思是连接至保护电路的衬垫接收相对于地的负ESD脉冲。在这种情况下，二极管(而不是，例如SCR)将提供导电路径以安全地放电ESD事件。
图9显示图1B SCR ESD保护装置耦合至分路二极管902的示意图。图9显示使用分路二极管902用于分路有相反极性的ESD脉冲。图9的示意图与图1B的示意图相同，从而触发装置105是一个二极管，分路二极管902耦合至SCR 103的阳极122以及衬垫104，以及耦合接地112。具体地，触发二极管105的阴极经电阻器141耦合接地112，而触发二极管105的阳极耦合至衬垫104。此外，分路二极管902的阴极直接耦合接地112，而分路二极管的阳极是耦合至(pad)104。
图9中此类型应用的优选具体实施例是HBD装置500，如图5A中所示。图5A中所示的具体实施例显示提供最低可能正向启通-电阻(on-resistance)的直接阳极(基极)结点，这使其可适合用作分路组件。与利用限制电流流经那里的间接阳极(基极结点)的现有技术相反，图5A的直接阳极(基极)结点允许在异质结获得最大电流。注意，在图5B、6及7中所示的其它HBD二极管也可用作ESD分路装置，但这些具体实施例较更适合作为SCR的触发装置。由于电阻较高及电流能力较低，这些其它的HBD二极管提供较低的性能，但作为触发装置，它们具有通常较低的击穿电压的优点。
虽然此处已经详细显示及说明结合本发明启示的各个具体实施例，但本领域的技术人员易于在属于这种启教示范围内做出多种其它变化的具体实施例。

Claims (10)

1、一种具有硅控整流器(SCR)(103)的静电放电(ESD)保护装置(102)，包含：
一基板(203)；
一N-搀杂层(208)，其设置在基板上方；
一第一P搀杂区(214)，其设置在该N-搀杂层上方；
至少一第一N+搀杂区(216)，其形成一阴极(124)，该至少一第一N+搀杂区位在第一P搀杂区上方且耦合接地(112)，其中该至少一第一N+搀杂区、第一P-搀杂区及N-搀杂层形成SCR的垂直NPN晶体管(131)：以及
至少一第二P搀杂区(212)，其形成该SCR的阳极(122)，且适合耦合至一保护衬垫(104)，该至少一第二P搀杂区设置在N-搀杂层上方，且相对于第一P搀杂区是横向设置，以及与第一P搀杂区是电隔离，其中该至少一第二P搀杂区、N-搀杂层及第一P搀杂区形成SCR的横向PNP晶体管(132)。
2、根据权利要求1的ESD保护装置，其中该第一P搀杂区包含一种P搀杂硅-锗材料。
3、根据权利要求1或2的ESD保护装置，其中该至少一第二P搀杂区包含硅-锗材料。
4、根据权利要求1或2的ESD保护装置，进一步包含一电耦合至第一P搀杂区的第一门(136)。
5、根据权利要求4的ESD保护装置，其中该第一门包含至少一P+多晶硅区(226)。
6、根据权利要求1或2的ESD保护装置，进一步包含一电性耦合至N-搀杂层的第二门(134)。
7、根据权利要求6的的ESD保护装置，其中该第二门包含至少一个设置在N-搀杂层上方的第二N+搀杂区(210)。
8、一种具有异质结二极管的静电放电(ESD)保护装置(102)，包含：
一设置在基板上方的N-搀杂层(508)；
一设置在N-搀杂层上方的P搀杂区(514)，其中该N-搀杂层及P搀杂区形成垂直PN二极管；
至少一P+多晶硅区(522)，其是形成在形成二极管的阳极(534)的P搀杂区上方，其中该至少一P+多晶硅区是形成在P搀杂区的位在N-搀杂层上方部分的正上方；
至少一N+搀杂区(510)，其是设置在N-搀杂层(508)上方且形成二极管的阴极(532)；以及
浅槽隔离(STI)，其是形成在该至少一N+搀杂区与P搀杂区之间；以及
一深槽隔离(DTI)环，其是与N-搀杂层横向隔开。
9、一种静电放电(ESD)保护装置，包含：
一硅控整流器(SCR)(103)，其具有一适合耦合至保护电路(101)的衬垫(104)的阳极(122)，以及一适合耦合接地(112)的阴极(124)，该SCR进一步包含多个搀杂区(203、208、214、216)，其中该搀杂区的至少之一包含硅-锗材料。
10、根据权利要求9的ESD保护装置，其中该SCR进一步包含：
一第一垂直晶体管(131)；
一耦合至第一垂直晶体管的第二横向晶体管(132)；以及
其中该第一垂直晶体管及该第二横向晶体管分别形成SCR的阳极及阴极。
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