CN105633073A - 竖直集成的半导体器件和制造方法 - Google Patents

竖直集成的半导体器件和制造方法 Download PDF

Info

Publication number
CN105633073A
CN105633073A CN201510824114.2A CN201510824114A CN105633073A CN 105633073 A CN105633073 A CN 105633073A CN 201510824114 A CN201510824114 A CN 201510824114A CN 105633073 A CN105633073 A CN 105633073A
Authority
CN
China
Prior art keywords
semi
conducting layers
type
region
igct
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510824114.2A
Other languages
English (en)
Other versions
CN105633073B (zh
Inventor
A·施门
D·佐杰卡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN105633073A publication Critical patent/CN105633073A/zh
Application granted granted Critical
Publication of CN105633073B publication Critical patent/CN105633073B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H01L29/66371—Thyristors structurally associated with another device, e.g. built-in diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1027—Thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
    • H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Abstract

本申请涉及竖直集成的半导体器件和制造方法。根据各种实施例的竖直集成的半导体器件可以包括：第一半传导层；第二半传导层，被布置在所述第一半传导层之上；第三半传导层，被布置在所述第二半传导层之上；以及电旁路，被耦合在所述第一半传导层与所述第二半传导层之间。

Description

竖直集成的半导体器件和制造方法
技术领域
各种实施例涉及竖直集成的半导体器件和用于制造竖直集成的半导体器件的方法。
背景技术
在半导体技术中会需要保护器件来提供针对静电放电(ESD)的保护。在当前使用的保护器件之中，晶闸管可以具有有利的特性。在本领域中当前使用基于横向集成的器件的ESD概念以及基于竖直集成的器件的概念。与横向集成的器件相比，竖直集成的器件可以具有特定的优势。然而，竖直集成的器件可以通过在彼此上方形成一个或多个层来制造，该一个或多个层包括半导体材料，例如掺杂或未掺杂的半导体材料，例如掺杂或未掺杂的硅。
发明内容
根据各种实施例，一种竖直集成的半导体器件可以包括：第一半传导层；第二半传导层，被布置在所述第一半传导层之上；第三半传导层，被布置在所述第二半传导层之上；以及电旁路，被耦合在所述第一半传导层与所述第二半传导层之间。
附图说明
在附图中，贯穿不同的视图，相同的参考标号通常指代相同的部分。附图不一定按比例绘制，而是通常强调图示本发明的原理。在以下描述中，参照以下附图描述本发明的各种实施例，其中：
图1示出包括晶闸管和旁路二极管的当前可用的ESD保护器件；
图2示出包括晶闸管和旁路二极管的当前可用的ESD保护器件；
图3A和图3B分别在示意图中示出根据各种实施例的ESD保护器件和等效电路；
图4示出根据各种实施例的制造竖直集成的半导体器件的方法的示意流程图；
图5A至图5F分别在示意横截面图中示出根据各种实施例的在处理过程中的竖直集成的半导体器件；
图6示出根据各种实施例的用于制造半导体器件的方法的示意流程图；
图7A至图7H分别在示意横截面图中示出根据各种实施例的在处理过程中的半导体器件；
图8在示意横截面图中示出根据各种实施例的竖直集成的半导体器件；
图9A至图9E分别在示意横截面图中示出根据各种实施例的在处理过程中的半导体器件；
图10A至图10F分别在示意横截面图中示出根据各种实施例的半导体器件；以及
图11在示意横截面图中示出根据各种实施例的竖直的半导体器件。
具体实施方式
下面的详细描述参照附图，附图通过图示的方式示出了其中可以实施本发明的具体细节和实施例。这些实施例以充分的细节被描述，以使得本领域技术人员能够实施本发明。可以利用其它实施例，并且可以在不脱离本发明的范围的情况下进行结构、逻辑和电气上的改变。各种实施例并非一定相互排斥，因为一些实施例可以与一个或多个其它实施例组合以形成新的实施例。结合方法描述各种实施例并且结合器件描述各种实施例。然而，可以理解到的是，结合方法描述的实施例可以类似地应用于器件，并且反之亦然。
这里使用用语“示例性”来意指“作为示例、实例或说明”。这里被描述为“示例性”的任何实施例或设计不一定被认为是相对于其它实施例或设计是优选或有利的。
术语“至少一个”和“一个或多个”可以理解为包括大于或等于一的任何整数数目，即，一、二、三、四、……等等。术语“多个”可以理解为包括大于或等于二的任何整数数目，即，二、三、四、五、……等等。
这里用于描述形成在侧面或表面“之上”的例如层的特征的用语“之上”可以被用来意指例如层的特征可以“直接形成在所指的侧面或表面上”，例如与所指的侧面或表面直接接触。这里用于描述形成在侧面或表面“之上”的例如层的特征的用语“之上”可以被用来意指例如层的特征可以“间接形成在所指的侧面或表面上”，其中在所指的侧面或表面与所形成的层之间布置有一个或多个附加层。
以类似的方式，这里用于描述布置在另一特征之上的特征例如“覆盖”侧面或表面的层的用语“覆盖”可以被用来意指例如该层的特征可以布置在所指的侧面或表面之上并且与之直接接触。这里用于描述布置在另一特征之上的特征例如“覆盖”侧面或表面的层的用语“覆盖”可以被用来意指例如该层的特征可以布置在所指的侧面或表面之上并且与之间接接触，其中在所指的侧面或表面与所覆盖的层之间布置有一个或多个附加层。
关于在载体中和/或在载体(例如衬底、晶片或半导体工件)上或者邻近载体而“在横向上”提供的结构(或结构元件)的“横向”延伸所使用的用语“横向”这里可以被用来意指沿着载体的表面的延伸或位置关系。这意味着载体的表面(例如衬底的表面、晶片的表面或工件的表面)可以用作基准、通常称为主处理表面。此外，关于结构(或结构元件)的“宽度”所使用的术语“宽度”这里可以被用来意指结构的横向延伸。此外，关于结构(或结构元件)的高度所使用的术语“高度”这里可以被用来意指结构沿着与载体的表面垂直(例如与载体的主处理表面垂直)的方向的延伸。关于层的“厚度”所使用的术语“厚度”这里可以被用来意指与其上沉积层的支撑件(材料或材料结构)的表面垂直的层的空间延伸。如果支撑件的表面平行于载体的表面(例如平行于主处理表面)，则沉积在支撑件的表面上的层的“厚度”可以与层的高度相同。此外，“竖直”结构可以被称为在与横向方向垂直的方向(例如垂直于载体的主处理表面)上延伸的结构，并且“竖直”延伸可以被称为沿着与横向方向垂直的方向的延伸(例如垂直于载体的主处理表面的延伸)。
各种实施例提供具有电旁路路径(也称为电旁路或电短路)的竖直集成的半导体器件。在一些实施例中，电旁路路径可以旁路pn结，其中该pn结可以由在n型掺杂半传导层之上形成的p型掺杂半传导层提供，或者备选地，由在p型掺杂半传导层之上形成的n型掺杂半传导层提供。这些半传导层可以形成在载体之上(例如晶片之上)，或者在另一层之上，例如在另一半传导层之上或在金属层之上。此外，pn结可以由在n型掺杂半传导载体(例如n型掺杂晶片)之上形成的p型掺杂半传导层提供，或者备选地，由在p型掺杂半传导载体之上形成(例如在p型掺杂载体之上形成)的n型掺杂半传导层提供。
电旁路路径可以通过金属或金属合金提供，其中所述金属或金属合金可以与待旁路的半传导层接触，或者电旁路路径可以是起到电导体作用的重掺杂半导体材料。根据各种实施例，pn结可以通过金属或金属合金或任何其它金属材料进行旁路。金属可以提供与一个或多个半传导层和/或与半传导载体的欧姆接触。根据各种实施例，可以使用例如通过化学气相沉积(CVD)和/或物理气相沉积(PVD)所沉积的碳、钛、钨、锗、镍、钴、铁、铑、钌、铂、铱、铜、金、银、钽、氮化钛，用于将pn结旁路。
根据各种实施例，半传导层也可以被称为半导体层。此外，半传导材料也可以被称为半导体材料，并且半传导载体也可以被称为半导体载体。
根据各种实施例，半导体载体(例如半导体衬底、半导体晶片等)可以由各种类型的半导体材料制成，包括硅、锗、III族或V族或其它类型的半导体材料，包括例如聚合物，但在另外的实施例中，也可以使用其它合适材料。在一个实施例中，晶片衬底由(掺杂的或未掺杂的)硅制成，在备选实施例中，晶片衬底为绝缘体上硅(SOI)晶片。作为备选，可以使用任何其它合适的半导体材料用于晶片衬底，例如半导体化合物材料，诸如砷化镓(GaAs)、磷化铟(InP)，但也可以使用任何合适的三元半导体化合物材料或四元半导体化合物材料，诸如铟镓砷(InGaAs)。
各种实施例提供可以非常强健的ESD保护元件。根据各种实施例，ESD保护基于竖直晶闸管概念。各种实施例提供具有高保持电流和低正向电阻的晶闸管。这可以例如通过在晶闸管的至少一个pn结中提供电短路例如金属来实现。根据各种实施例，可以提供ESD保护的晶闸管电路作为竖直半导体器件，其中晶闸管的pn结可以通过分别包括掺杂半传导材料的多个层来提供。根据各种实施例，晶闸管的pn结可以被掩埋在载体的表面下方并且可以通过沟槽来提供电旁路(也被称为电短路)，所述沟槽从载体的表面形成到载体中并且填充有金属，所述金属将pn结旁路。根据各种实施例，将pn结旁路可以包括至少将耗尽区旁路，所述耗尽区由相反掺杂的半传导层或相反掺杂的半传导区域产生。
根据各种实施例，晶闸管在其触发例如击穿之后的保持电流相对较高，从而可以防止闭锁。可以经由在晶闸管的p/n基极处的电阻来调整保持电流。由于高保持电流，可以防止待保护的系统提供对于保持在闭锁条件下所需的电流，从而在ESD事件之后晶闸管立即再次进入阻塞状态(截止状态)。
由于系统变得甚至更敏感，诸如接口高速数据传输线(例如USB3.1、USB3.0、Thunderbolt、HDMI等)，所以需要提供抵抗静电放电的保护元件，所谓的ESD保护。为此，保护元件可以仅允许非常低的过电压。这可以通过低动态固有电阻和电压快速恢复(snapback)(快速恢复、负电阻)来实现。
当前可用于硅技术中的ESD概念之一依赖于具有竖直旁路二极管的横向晶闸管。图1示出在硅技术中当前可用的ESD保护元件100的横截面视图(左侧)和等效电路(右侧)，ESD保护元件100包括横向晶闸管110(例如横向pnpn晶闸管110)和竖直旁路二极管120(例如与横向晶闸管110并联耦合的竖直np二极管120)。横向晶闸管110和竖直旁路二极管120可以形成在p型衬底101中和/或p型衬底101上。横向晶闸管110可以包括三个pn结(例如pn-np-pn)。如图1所示，横向晶闸管110可以包括p型区域111(也被称为阳极区域)、n型区域112、p型区域113和n型区域114(也被称为阴极区域)，p型区域111可以通过横向晶闸管110的第一电极111a被电接触，n型区域112可以用作横向晶闸管110的基极区域，p型区域113可以用作横向晶闸管110的另一基极区域，n型区域114可以通过横向晶闸管110的第二接触102被电接触。横向晶闸管110的第二接触102可以被连接到接地(GND)电位和/或可以将接地(GND)电位提供给p型衬底101。
此外，竖直旁路二极管120可以包括p型区域121(也被称为阳极区域)和n型区域122(也被称为阴极区域)，它们可以形成竖直旁路二极管120的pn结。竖直旁路二极管120可以经由另一n型区域123(该另一n型区域123可以比n型区域122更高掺杂)连接到竖直旁路二极管120的第一电极123c并且经由p型衬底101连接到接地(GND)电位，例如与连接到横向晶闸管110的n型区域114的同一接触102连接。
如已经描述的，接地(GND)电位可以经由电接触102(也称为电极)而施加到衬底101。接地(GND)电位可以施加到横向晶闸管110的n型区域114。此外，接地(GND)电位可以经由另一p型区域115(该另一p型区域115可以比p型区域113更高掺杂)而施加到横向晶闸管110的p型区域113。输入/输出(I/O)接触103可以耦合到横向晶闸管110的p型区域111并且连接到竖直旁路二极管120的另一n型区域123。换言之，两个电极123c和111a(例如竖直旁路二极管120的阴极123c和横向晶闸管110的阳极111a)可以耦合到正好同一输入/输出(I/O)接触103。因而，竖直旁路二极管120可以与横向晶闸管110并联耦合在输入/输出(I/O)与接地(GND)之间，如在等效电路中所示的。
ESD保护元件100可以进一步包括被布置在n型区域112与p型衬底101之间的n型区域104。被布置在n型区域112与p型衬底101之间的n型区域104与p型衬底101可以形成齐纳二极管130，齐纳二极管130被耦合在接地电位(GND)与横向晶闸管110的n型区域112之间。
此外，横向晶闸管110的n型区域112与竖直旁路二极管120的n型区域122可以是外延生长层的一部分，或者可以通过外延生长的n型掺杂层来提供，例如n型掺杂硅层。因此，横向晶闸管110和竖直旁路二极管120可以通过隔离沟槽105而彼此电隔开。n型区域104、113和123可以具有比n型区域112和122更高的掺杂浓度。p型区域111、115和121可以具有比p型衬底101和p型区域113更高的掺杂浓度。
分别接触电极123c、111a的半导体材料可以被高掺杂以避免与电极123c、111a形成肖特基接触，并且例如竖直旁路二极管120的另一n型区域123的半导体材料可以与电极123c形成欧姆接触，和/或横向晶闸管110的另一p型区域115可以与接触102形成欧姆接触。
图1所示的配置会具有下列缺陷中的一个或多个：与基于竖直晶闸管的ESD保护元件相比，会限制动态电阻和ESD强健性；与基于竖直晶闸管的ESD保护元件相比，开关时间会更长。与竖直器件相比，横向器件会消耗晶片或裸片的更大区域。换言之，与竖直器件相比，横向器件会需要晶片或裸片上的更大的有源区域。
当前可用的另一ESD概念依赖于竖直晶闸管，其中旁路二极管同样横向地连接到前侧，例如图2所示。图2示出了ESD保护元件200的横截面视图(左侧)和等效电路(右侧)，ESD保护元件200包括竖直晶闸管210和旁路二极管220。旁路二极管220可以包括p型区域221(也称为阳极区域)和n型区域222(也称为阴极区域)，它们可以形成旁路二极管220的pn结。旁路二极管220可以经由另一n型区域223(该另一n型区域223可以比n型区域222更高掺杂)连接到ESD保护元件200的第一接触203，或换言之，可以连接到输入/输出(I/O)接触203。旁路二极管220、例如旁路二极管220的p型区域221可以同样经由一个或多个附加p型区域而(例如横向地)连接到ESD保护元件200的前侧，使得旁路二极管220可以连接到例如在ESD保护元件200的第二接触202处施加的接地(GND)电位。
如图2所示，旁路二极管220和竖直晶闸管210可以形成在n型衬底201中和/或形成在n型衬底201上。n型衬底201可以通过附加n型区域206、207而连接到ESD保护元件200的第二接触202、例如连接到接地(GND)电位。
此外，ESD保护元件200的竖直晶闸管210可以包括三个pn结(例如pn-np-pn)。如图2所示，竖直晶闸管210可以包括p型区域211(也称为阳极区域)，p型区域211可以通过另一p型区域211a(该另一p型区域211a可以比p型区域211更高掺杂)电连接到第一接触203。此外，n型衬底201可以提供竖直晶闸管210的n型区域201。竖直晶闸管210可以进一步包括n型区域212和p型区域213，n型区域212可以用作竖直晶闸管210的基极区域，p型区域213可以用作竖直晶闸管的另一基极区域。竖直晶闸管210可以包括另一n型区域204；该另一n型区域204可以比n型区域212更高掺杂。
图2所示配置会具有下列缺陷中的一个或多个：ESD保护元件200由于从前侧连接旁路二极管220而可以具有在正向方向上的高电阻；并且晶闸管可以具有会引起低保持电流的高基极电阻。
此外，竖直晶闸管210的n型区域211和竖直旁路二极管220的n型区域222可以是外延生长层的一部分或可以通过外延生长的n型掺杂层例如n型掺杂硅层来提供。因此，竖直晶闸管210和竖直旁路二极管220可以通过隔离沟槽205彼此电隔开。n型区域204、223和207可以具有比n型区域212和222更高的掺杂浓度。p型区域211a、225可以具有比p型区域211、224更高的掺杂浓度。
根据各种实施例，与接触202、203直接接触的半导体材料可以被高掺杂以避免形成肖特基势垒或肖特基接触。
通常，如图1和图2所示，当前可用的ESD保护元件100、200在前侧处会需要附加金属化，用于旁路二极管或用于晶闸管，以操作ESD保护元件100、200。
各种实施例提供具有掩埋pn短路的基于晶闸管的ESD保护元件。术语“pn短路”可以包括或可以指代在p型导电区域(例如p掺杂区域)与n型导电区域(例如n掺杂区域)之间的低欧姆连接，使p掺杂区域与n掺杂区域之间的pn结旁路。低基极电阻以及低旁路二极管电阻可以借助于pn短路来实现。
根据各种实施例，在竖直晶闸管概念中的用于调整保持电流的电阻可以被掩埋在外延层下方，同时附加二极管可以被并联耦合。根据各种实施例，该二极管的pn结可以被旁路。根据一些实施例，该旁路可以通过至少一个沟槽来实现，该沟槽被填充有具有非常低(或实际上与所使用的半导体材料无法相比)电阻的材料(例如金属)。根据一些实施例，pn结可以借助于金属插塞来旁路。
图3A和图3B分别示出根据各种实施例的ESD保护元件300的横截面图(右侧)和等效电路(左侧)，该ESD保护元件300包括竖直晶闸管310和竖直旁路二极管320。等效电路与横截面图重叠，用于图示通过相应地配置ESD保护元件300的区域而提供的组件。ESD保护元件300可以包括至少一个pn短路，例如在竖直晶闸管310的pn结中的至少一个pn短路以及在竖直旁路二极管320下方的pn结中的至少一个pn短路。根据各种实施例，可以通过n型半传导衬底301和形成在n型半传导衬底301之上的n型半传导层301n，例如通过在n型硅衬底301之上形成的外延生长的n型掺杂硅层301n，提供竖直晶闸管310和竖直旁路二极管320二者。然而，竖直晶闸管310和竖直旁路二极管320可以在任何其它合适半导体材料中提供。ESD保护元件300可以包括在n型半传导层301n与n型半传导衬底301之间的p型半传导层301p(例如通过离子注入或任何其它合适掺杂技术或者通过沉积外延p型半传导层301p来形成)。此外，ESD保护元件300可以包括在ESD保护元件300的前侧处的第一接触303(例如第一接触焊盘303，例如输入/输出(I/O)端子303)(第一接触303面向例如n型半传导层301n)和在ESD保护元件300的背侧处的例如面向n型半传导衬底301的例如用于施加接地(GND)电位的第二接触302(例如第二接触焊盘302)。第二接触302可以是背侧接触焊盘或可以是背侧金属化的一部分，例如与n型半传导衬底301直接接触。第一接触303可以是前侧接触焊盘或可以是前侧金属化的一部分，其中在第一接触303与n型半传导层301n之间可以提供电绝缘层或电绝缘层堆叠。如图3所示，可以在n型半传导层301n与第一接触303之间形成氧化物层303o(或任何其它合适电绝缘层)和钝化层303p(例如包括电绝缘玻璃或任何其它电绝缘材料)。
根据各种实施例，竖直旁路二极管320可以包括p型区域321和n型区域322，二者可以形成竖直旁路二极管320的pn结。竖直旁路二极管320可以经由另一n型区域323(该另一n型区域323可以比n型区域322更高掺杂)连接到ESD保护元件300的第一接触303，或换言之，连接到输入/输出(I/O)接触303。竖直旁路二极管320的n型区域322可以通过一个或多个电极303v电连接到第一接触303，该一个或多个电极303v延伸穿过提供在n型半传导层301n与第一接触303之间的电绝缘层或层堆叠(例如穿过氧化物层303o并穿过钝化层303p)。竖直旁路二极管320的另一n型区域323与接触另一n型区域323的一个或多个电极303v可以被配置为形成一个或多个欧姆接触。
竖直旁路二极管320，例如竖直旁路二极管320的p型区域321，可以(例如竖直地穿过n型半传导衬底301)连接到ESD保护元件300的背侧。因此，ESD保护元件300可以包括一个或多个电短路333，例如一个或多个pn短路333，使例如由竖直旁路二极管320的p型区域321与n型半传导衬底301形成的pn结旁路(或换言之，使耗尽区旁路)。pn短路333可以通过以下来提供：形成穿过n型半传导层301n并穿过p型半传导层301p到n型半传导衬底301中的沟槽或沟槽结构，并利用导电材料填充沟槽，导电材料例如金属或金属合金，例如包括钨、铜和/或铝。
根据各种实施例，使用至少一个pn短路333可以允许在竖直晶闸管或晶体管(包括多于一个的pn结)附近有效地集成竖直二极管(例如竖直旁路二极管320)(仅包括一个pn结)。
根据各种实施例，ESD保护元件300的竖直晶闸管310可以包括例如提供在n型半传导层301n中的第一p型区域311，其中竖直晶闸管310的第一p型区域311可以通过一个或多个电极303v电连接到第一接触303，该一个或多个电极303v延伸穿过提供在n型半传导层301n与第一接触303之间的电绝缘层或层堆叠(例如穿过氧化物层303o并穿过钝化层303p)。此外，竖直晶闸管310的第一p型区域311以及接触第一p型区域311的一个或多个电极303v可以被配置为形成一个或多个欧姆接触。
根据各种实施例，竖直晶闸管310可以包括例如作为n型半传导层301n的一部分而提供的n型区域312，其中n型区域312和第一p型区域311可以提供竖直晶闸管310的第一pn结。此外，竖直晶闸管310可以包括例如作为p型半传导层301p的一部分而提供的第二p型区域313，其中n型区域312和第二p型区域313可以提供竖直晶闸管310的第二pn结。此外，第二p型区域313和n型半传导衬底301可以提供竖直晶闸管310的第三pn结。
根据各种实施例，ESD保护元件300可以包括另一n型区域304(例如可任选地)；该另一n型区域304可以比竖直晶闸管310的n型区域312更高掺杂。根据各种实施例，该另一n型区域304和第二p型区域313可以提供齐纳二极管330。齐纳二极管330可以经由一个或多个pn短路333而电连接到第二接触302，例如电连接到接地(GND)电位，如图3所示。
此外，竖直晶闸管310的n型区域312以及竖直旁路二极管320的n型区域322可以是外延生长的n型半传导层301n的两个部分，或者可以由外延生长的n型半传导层301n提供，例如由n型掺杂硅层提供。因此，竖直晶闸管310和竖直旁路二极管320可以通过一个或多个隔离沟槽305而彼此电隔开。n型区域323和304可以具有比n型区域312和322更高的掺杂浓度(或换言之，n型区域323和304可以具有比n型半传导层301n更高的掺杂浓度)。
根据各种实施例，n型半传导衬底301(或任意类型的合适n型掺杂载体301)可以具有小于例如100μm的厚度。这里根据各种实施例提供的ESD保护元件300可以被配置为具有从前侧(例如从第一接触303)流到背侧(例如流到第二接触302)的(图示为竖直的)电流的竖直器件。
根据各种实施例，通过形成填充有低欧姆导电材料的沟槽，例如通过在沟槽中沉积衬垫例如包括钛和/或氮化钛并随后利用金属例如钨填充沟槽，可以在ESD保护元件300中提供pn短路333。此外，电极303v(或换言之，过孔303v或接触金属化)可以包括钨。
如图3A所示，隔离沟槽305可以延伸穿过n型半传导层301n到p型半传导层301p中。此外，根据各种实施例，一个或多个隔离沟槽305可以延伸穿过n型半传导层301n到竖直旁路二极管320的p型区域321中，如图3B所示，其中一个或多个另外的隔离沟槽305可以延伸到竖直晶闸管310的另一n型区域304中，而并不延伸到例如竖直晶闸管310的第二p型区域313。根据各种实施例，将竖直旁路二极管320与竖直晶闸管310彼此电隔开的隔离沟槽305可以延伸到n型半传导衬底301中或可以不延伸到n型半传导衬底301中。
图3A和图3B分别图示了由彼此并联耦合在I/O端子303与接地(GND)端子302之间的竖直n-p二极管和竖直p-n-p-n晶闸管提供的ESD保护元件300。然而，ESD保护元件300可以以相反的掺杂，例如利用竖直p-n二极管和竖直n-p-n-p晶闸管来类似地提供。
图4图示了根据各种实施例的制造竖直集成的半导体器件的方法400的示意流程图，其中该方法400可以包括：在410，在第一半传导层之上形成第二半传导层；在420，在第二半传导层之上形成第三半传导层；在430，形成穿过第二半传导层和第三半传导层而到达第一半传导层的沟槽；以及在440，在沟槽中沉积导电材料，其中沟槽中的导电材料在第一半传导层与第二半传导层之间形成电短路(也称为电旁路)。
图5A以示意横截面图图示了根据各种实施例的在处理过程中的竖直集成的半导体器件，例如在已经执行方法400的工艺410和420之后，例如在第一半传导层501之上形成第二半传导层503并在第二半传导层503之上形成第三半传导层505之后。根据各种实施例，竖直集成的半导体器件可以包括形成层堆叠的至少三层501、503和505，每个层包括半导体材料或由半导体材料构成。此外，第一半传导层501可以为半导体载体501(例如其一部分)，例如半导体衬底501、半导体晶片501或半导体工件501。第一半传导层501可以包括掺杂半导体材料，例如p型掺杂或n型掺杂的半导体材料。第一半传导层501的半导体材料可以是在半导体技术中处理的硅或任意其它半导体材料。第二半传导层503可以包括掺杂的半导体材料，例如p型掺杂或n型掺杂的半导体材料。第二半传导层503的半导体材料可以是在半导体技术中处理的硅或任何其它半导体材料。第三半传导层505可以包括掺杂的半导体材料，例如p型掺杂或n型掺杂的半导体材料。第三半传导层505的半导体材料可以是在半导体技术中处理的硅或任何其它半导体材料。
根据各种实施例，第二半传导层503可以通过化学气相沉积(CVD)或物理气相沉积(PVD)而沉积在第一半传导层501之上(例如沉积在半导体载体501或任何类型的半传导层501之上)。根据各种实施例，第二半传导层503可以通过例如CVD或PVD外延地沉积在第一半传导层501之上。根据各种实施例，第三半传导层505可以通过例如CVD或PVD外延地沉积在第二半传导层503之上。因此，第一半传导层501可以是硅层501或硅载体501，第二半传导层503可以是硅层503，并且第三半传导层505也可以是硅层505。备选地，可以在载体(未示出)之上外延地生长所有三个半传导层501、503和505。
根据各种实施例，第一半传导层501可以包括p型掺杂硅，第二半传导层503可以包括n型掺杂硅，并且第三半传导层505可以包括p型掺杂硅。备选地，第一半传导层501可以包括n型掺杂硅，第二半传导层503可以包括p型掺杂硅，并且第三半传导层505可以包括n型掺杂硅。
图5B以示意横截面图图示了根据各种实施例的在处理过程中的竖直集成的半导体器件，例如在已经执行方法400的工艺410、420和430之后，例如在第一半传导层501之上形成第二半传导层503、在第二半传导层502之上形成第三半传导层505、并形成穿过第二半传导层503和第三半传导层505而到达第一半传导层501(例如到达第一半传导层501中，如所示)的至少一个沟槽507之后。
该至少一个沟槽507可以通过在半导体技术中使用的构图工艺来形成，例如通过光刻并通过刻蚀，例如干法刻蚀。因此，可以在第三半传导层505之上提供经构图的掩膜层，其限定该至少一个沟槽507的位置。根据各种实施例，形成沟槽507(例如在方法400的工艺430)可以包括至少刻蚀(或换言之，部分地去除)第二半传导层503和第三半传导层505。此外，形成沟槽507(例如在方法400的工艺430)可以包括刻蚀(或换言之，部分地去除)第一半传导层501、第二半传导层503和第三半传导层505。
图5C在示意横截面图中示出根据各种实施例的在处理过程中的竖直集成的半导体器件，例如在已经执行工艺410、420、430和440之后，例如在第一半传导层501之上形成第二半传导层503、在第二半传导层503之上形成第三半传导层505、形成至少一个沟槽507并在沟槽507中沉积导电材料509之后，该至少一个沟槽507穿过第二半传导层503和第三半传导层505而到达第一半传导层501，其中沟槽507中的导电材料509至少形成在第一半传导层501与第二半传导层503之间的电旁路。
根据各种实施例，第一半传导层501和第二半传导层503可以是形成pn结的相反掺杂的半传导层，其中沟槽507中的导电材料509将pn结电桥接或电旁路(或换言之，沟槽507中的导电材料509将pn结的耗尽区电桥接或电旁路)。
根据各种实施例，半传导层501、503和505可以允许形成竖直二极管并在竖直二极管附近形成竖直晶体管，其中半传导层501、503和505可以提供用于竖直晶体管的两个pn结和用于竖直二极管的两个pn结，其中用于竖直二极管的两个pn结中的一个pn结可以通过沟槽507中的导电材料509来电旁路。
根据各种实施例，半传导层501、503和505可以允许形成竖直二极管并在竖直二极管附近形成竖直晶闸管，其中半传导层501、503和505可以提供用于竖直晶闸管的至少两个pn结(另外的掺杂区域可以通过掺杂或反掺杂来提供)和用于竖直二极管的两个pn结，其中用于竖直二极管的两个pn结中的一个pn结可以通过沟槽507中的导电材料509来电旁路。根据各种实施例，半传导层501、503和505可以允许形成竖直晶体管和在竖直晶体管附近的竖直晶闸管。
根据各种实施例，导电材料509可以包括至少一种金属，例如铜、铝、钨、钛、镍等，或至少一个金属合金，例如铜/铝合金或任何其它导电(例如金属)合金。
根据各种实施例，至少一个沟槽507可以至少部分地填充有导电材料509，例如如图5C所示。此外，例如图5D所示，至少一个沟槽507可以完全填充有导电材料509。然而，例如图5E所示，至少一个沟槽的侧壁可以部分地覆盖有电绝缘材料511，用于防止在第二半传导层503与第三半传导层505之间的电短路。这例如可以允许更容易的处理。
根据各种实施例，形成沟槽507(例如在方法400的工艺430中)可以包括：将沟槽507形成到第一深度，使得沟槽穿过第三半传导层505而到达第二半传导层503；利用电绝缘材料覆盖沟槽507的一个或多个侧壁；随后，使沟槽延伸到第二深度，使得所延伸的沟槽穿过第二半传导层503而到达第一半传导层501。根据各种实施例，电绝缘材料511可以包括硼硅玻璃，然而根据各种实施例可以使用其他绝缘材料。备选地，根据各种实施例，形成沟槽507(例如在方法400的工艺430中)可以包括：将沟槽507形成为第一深度，使得该沟槽穿过第三半传导层505而到达第二半传导层503；利用掺杂剂源覆盖沟槽507的一个或多个侧壁(例如，利用高掺杂或过掺杂材料或利用起到掺杂剂源作用的任何材料，例如高掺杂氧化物或高掺杂玻璃)；将来自掺杂剂源的掺杂剂扩散到第三半传导层505中，由此在第三半传导层505中产生pn结；以及随后，使沟槽延伸到第二深度，使得所延伸的沟槽穿过第二半传导层503而到达第一半传导层501。可任选地，可以在将掺杂剂扩散到第三半传导层505中之后去除掺杂剂源。如果沟槽507被填充有金属，则通过扩散的掺杂剂而在第三半传导层505中提供的pn结可以将第三半传导层505与沟槽507中的金属电隔开。
此外，例如图5F所示，例如通过执行顺形沉积工艺，例如镀覆、原子层沉积(ALD)或CVD工艺(例如原子层CVD或低压CVD)，可以使仅至少一个沟槽507的一个或多个侧壁覆盖有导电材料509，例如金属或金属合金。
根据各种实施例，在另一导电材料509可以被沉积到沟槽507中之前，可以将衬垫例如钛衬垫沉积到沟槽507中。
此外，根据各种实施例，导电材料509或者在各种实施例中的衬垫材料可以被选择，使得可以与半传导层501、503和505中的至少一个的半传导材料形成欧姆接触。备选地，导电材料509或者在各种实施例中的衬垫材料可以被选择，使得可以与半传导层501、503和505中的至少一个的半传导材料形成肖特基接触。
根据各种实施例，第二半传导层503可以具有高阻抗或高电阻，因此沟槽507中的导电材料509可以将第二半传导层503电旁路。第二半传导层503可以包括例如低掺杂或未掺杂的半传导材料，例如低掺杂或未掺杂的硅。在这种情况下，第一半传导层501和第二半传导层503可以是相同掺杂类型的，其中在第一半传导层501和第二半传导层503之间不形成pn结。
图6图示了根据各种实施例的用于制造半导体器件的方法600(例如工艺流程600)的示意流程图，其中方法600可以包括：在610，形成从载体(例如半导体晶片)的表面到载体中的沟槽(例如深沟槽)，由此桥接载体中的掩埋pn结；在620，利用金属至少部分地填充沟槽，以提供将载体中的掩埋pn结电旁路的掩埋pn短路；在630，利用绝缘层覆盖金属；以及在640，提供电连接以操作器件，使得掩埋pn结和掩埋pn短路可以电激活。
根据各种实施例，用于制造半导体器件的工艺流程可以包括：在晶片前侧之上沉积电绝缘层(例如氧化物层)；对电绝缘层进行构图(例如执行氧化物开口)(例如应用光刻)；在晶片材料(例如包括硅或由硅构成的晶片材料)中刻蚀沟槽(例如深沟槽)，由此桥接掩埋注入层(例如掩埋层或掩埋pn结)；在晶片前侧的表面之上沉积金属，由此利用金属(例如钨)填充沟槽并提供掩埋pn短路；从晶片前侧的整个表面去除沉积的材料；利用绝缘层覆盖(例如留在沟槽中的)金属；对晶片前侧进行平坦化；以及提供电连接以操作半导体器件，使得掩埋pn短路可以电激活。
接下来，图7A至图7H分别在示意横截面图中示出根据各种实施例的在处理过程中或在制造过程中的半导体器件700。
在(例如初始)处理阶段，如根据各种实施例的图7A所示，载体701(例如半导体晶片701、芯片701、裸片701或半导体工件701)可以包括布置在载体701的半导体材料中的至少掩埋区域701b。载体701可以包括衬底区域701a，该衬底区域701a包括p型或n型掺杂的半传导材料。载体701可以进一步包括外延生长区域701c，该外延生长区域701c包括p型或n型掺杂的半传导材料。外延生长区域701c可以包括与衬底区域701a相同的半传导材料以及与衬底区域701a相同的掺杂类型，例如p型掺杂硅或n型掺杂硅。掩埋区域701b可以布置在衬底区域701a与外延生长区域701c之间。备选地，掩埋区域701b可以形成在包括区域701a、701c的单片晶片中。
可任选地，可以在载体701中形成隔离沟槽705，隔离沟槽705例如竖直地延伸穿过外延生长区域701c到掩埋区域701b中。掩埋区域701b可以包括p型或n型半传导材料。根据各种实施例，掩埋区域701b可以包括与衬底区域701a和/或外延生长区域701c相同的半传导材料以及与衬底区域701a和/或外延生长区域701c相同的掺杂类型或相反的掺杂类型，例如p型掺杂硅或n型掺杂硅。掩埋区域701b可以是低掺杂区域，或换言之，可以具有高电阻。
根据各种实施例，电隔离703o、703p可以形成在载体701的表面701s之上，该表面701s可以例如是载体701的主处理表面。根据各种实施例，氧化物层703o可以沉积在载体701的表面701s之上，例如提供用于场效应结构的场氧化物(FOX)，例如用于晶体管或晶闸管的场氧化物(FOX)。此外，氧化物层703o可以由钝化层703p覆盖，钝化层703p例如电绝缘层，例如包括硼磷硅玻璃(BPSG)。掩埋区域可以例如通过离子注入来形成。
在进一步的处理阶段，如图7B所示，根据各种实施例，可以对载体701的表面701s处的电隔离703o、703p进行构图；或换言之，可以对电隔离703o、703p进行开孔。因此，可以在电隔离703o、703p之上形成经构图的掩膜层706，例如经构图的抗蚀剂层706。可以通过使用经构图的掩膜层706以及例如刻蚀工艺例如干法刻蚀来部分地去除电隔离703o、703p。由此，可以部分地露出载体701的表面701s。
在进一步的处理阶段，如根据各种实施例的图7C所示，可以在载体701中形成沟槽707，该沟槽707例如竖直地延伸穿过外延生长区域701c并穿过掩埋区域701b到衬底区域701a中。换言之，沟槽707可以桥接掩埋区域701b。沟槽707可以通过刻蚀例如干法刻蚀或深反应离子刻蚀来形成。根据各种实施例，沟槽707可以是在载体701中延伸例如大于10μm(例如从载体701的表面701s测量)的深沟槽。该沟槽可以被形成到载体701的半导体材料中。
在进一步的处理阶段，如根据各种实施例的图7D所示，可以在载体701之上沉积金属709，该金属709例如完全地覆盖电隔离703o、703p并填充沟槽707。可任选地，在沉积金属709之前可以在载体701之上沉积衬垫；该衬垫顺形地覆盖露出的表面。
如图7D例示性地图示的，根据各种实施例，沟槽707中的金属709可以提供掩埋电短路，例如桥接或旁路掩埋区域701b(例如低掺杂掩埋区域701b)或者桥接或旁路由载体701中的掩埋区域701b所产生的一个或多个pn结(取决于载体701中的区域701a、701b、701c的相应掺杂)。
在进一步的处理阶段，如图7E所示，根据各种实施例，可以去除覆盖电隔离703o、703p的金属709的部分。可以从载体701的整个前侧去除金属709；或换言之，金属可以仅留在沟槽707中。
在进一步的处理阶段，如图7F所示，根据各种实施例，可以在载体701之上沉积另一电绝缘层711，另一电绝缘层711例如包括硼磷硅玻璃(BPSG)或由硼磷硅玻璃(BPSG)构成。另一电绝缘层711可以覆盖沟槽707中的金属709以及电隔离703o、703p。
在进一步的处理阶段，如图7G所示，根据各种实施例，可以对载体701进行平坦化，或换言之，可以例如通过化学机械抛光(CMP)来对载体前侧进行平坦化。
在进一步的处理阶段，如图7H所示，根据各种实施例，可以提供电连接703v和接触焊盘703(例如I/O端子703)以操作半导体器件700，例如以将电流引到载体701的区域701a、701b、701c中。半导体器件700可以被配置为竖直半导体器件700，其中电流从半导体器件700(或载体701)的前侧700f流到背侧700b。
隔离沟槽705可以例如将第一pn结770(例如通过相反掺杂的区域701b、701c提供)与电旁路(例如沟槽707中的金属709)隔开，使得第一pn结770不被旁路。然而，电旁路(例如沟槽707中的金属709)可以将第二pn结780(例如通过相反掺杂的区域701a、701b提供)电旁路或电短路。
图8在示意横截面图中示出根据各种实施例的竖直半导体器件800。图8还示出半导体器件800中由多个掺杂半传导区域和/或掺杂半传导层提供的组件的等效电路。根据各种实施例，竖直半导体器件800可以包括例如第一二极管810和与第一二极管810并联耦合的两个二极管820，该两个二极管820可以包括第二二极管和齐纳二极管，该第二二极管和齐纳二极管可以彼此串联耦合例如反串联耦合。竖直半导体器件800可以包括载体801(例如晶片801)，其中载体801可以包括衬底区域801a(例如第一层801a)、在衬底区域801a之上形成的第一外延层801b(例如第二层801b)以及在第一外延层801b之上形成的第二外延层801c(例如第三层801c)。衬底区域801a可以是n型高掺杂的(n+)，第一外延层801b可以是n型低掺杂的(n-)，第二外延层801c可以是p型低掺杂的(p-)。为了形成二极管，可以在载体801中提供另外的n型高掺杂(n+)区域和另外的p型高掺杂(p+)区域。
竖直半导体器件800可以包括在竖直半导体器件800的前侧800f处的第一电接触803(例如I/O端子、前侧接触焊盘或前侧金属化)和在竖直半导体器件800的背侧800b处的第二电接触802(例如背侧接触焊盘或背侧金属化)，例如用于将竖直半导体器件800耦合到接地(GND)电位。
第一二极管810和第二二极管820可以分别通过一个或多个电极803v耦合到第一电接触803(例如通过过孔或通过接触金属化)，其中一个或多个电极803v可以例如竖直地延伸穿过布置在第一电接触803与第二外延层801c之间的电绝缘层803o、803p(例如穿过氧化物层803o和提供在氧化物层803o之上的钝化层803p)。
竖直半导体器件800可以包括隔离沟槽805和电短路809(例如填充有金属809的沟槽)，其中提供隔离沟槽805和电短路809使得可以针对第一二极管810旁路包括n型低掺杂半传导材料(n-)的第一外延层，从而第一二极管810以低电阻耦合到第二接触802。图示地，可以通过电短路809来将低掺杂半传导区域旁路。隔离沟槽805可以例如允许对与第一二极管810并联耦合的两个二极管820进行适当功能调节。根据各种实施例，至少一个隔离沟槽805可以延伸穿过第一外延层801b和第二外延层801c到衬底区域801a中。
下面，图9A至图9E分别在示意横截面图中示出根据各种实施例的在处理过程中或在制造过程中的半导体器件900。在(例如初始)处理阶段，如图9A所示，根据各种实施例，载体901(例如半导体晶片、芯片或裸片)可以至少包括布置在载体901的半导体材料中的掩埋区域901b。载体901可以包括衬底区域901a，该衬底区域901a包括p型或n型掺杂的半传导材料。载体901可以进一步包括外延生长区域901c，该外延生长区域901c包括p型或n型掺杂的半传导材料。外延生长区域901c可以包括与衬底区域901a相同的半传导材料以及相同的掺杂类型，例如p型掺杂硅或n型掺杂硅。掩埋区域901b可以被布置在衬底区域901a与外延生长区域901c之间。备选地，掩埋区域901b可以形成在包括区域901a、901c的单片载体901中。备选地，载体901可以包括至少部分地覆盖掩埋区域901b的多晶硅区域901c或包括任何类型的半导体材料的区域901c。
根据各种实施例，载体901可以提供用于形成竖直半导体器件900的层结构，其中载体901可以包括第一层901a或第一区域901a、在第一层901a或第一区域901a之上形成的第二层901b或第二区域901b、以及在第二层901b或第二区域901b之上形成的第三层901c或第三区域901c。第一层901a或第一区域901a可以是n型高掺杂的(n+)，第二层901b或第二区域901b可以是p型高掺杂的(p+)，第三层901c或第三区域901c可以是n型低掺杂的(n-)。备选地，第一层901a或第一区域901a可以是p型高掺杂的(p+)，第二层901b或第二区域901b可以是n型高掺杂的(n+)，第三层901c或第三区域901c可以是p型低掺杂的(p-)。此外，可以根据需要，针对待提供在载体901中的特定组件(例如一个或多个二极管、一个或多个晶体管、或者一个或多个晶闸管)提供相应掺杂类型和掺杂浓度的其它组合，例如参考图10A至图10F。
根据各种实施例，电隔离903o、903p可以在载体901的表面901s之上形成，该表面901s例如可以是载体901的主处理表面。根据各种实施例，氧化物层903o可以沉积在载体901的表面901s之上，例如提供用于场效应结构的场氧化物(FOX)，例如用于晶体管或晶闸管。此外，氧化物层903o可以由钝化层903p覆盖，钝化层903p例如电绝缘层，例如包括硼磷硅玻璃(BPSG)，如已经描述的那样。
在进一步的处理阶段，如图9B所示，根据各种实施例，可以在载体901中形成至少一个沟槽907(例如多个沟槽907)，其中至少一个沟槽907可以例如竖直地延伸穿过第三层901c或第三区域901c到第二层901b或第二区域901b中。换言之，至少一个沟槽907可以形成有第一深度，使得它到达掩埋层901b中。至少一个沟槽907可以通过第一刻蚀例如干法刻蚀或深反应离子刻蚀来形成。根据各种实施例，至少一个沟槽907可以是例如在载体901中延伸大于10μm(例如从载体901的表面901s测量)的深沟槽。至少一个沟槽907可以形成到载体901的半导体材料中。根据各种实施例，至少一个沟槽907可以在横向上围绕载体901的区域。
根据各种实施例，可以在载体901之上沉积电绝缘材料940(例如硅氧化物，例如硼磷硅玻璃)，其中电绝缘材料940可以覆盖至少一个沟槽907的一个或多个侧壁。电绝缘材料940可以使用例如ALD或LPCVD而顺形地沉积，或者在载体可以包括硅的情况下，使用炉工艺来从载体901的硅来生长硅氧化物。随后，例如可以通过至少第二刻蚀，将至少一个沟槽907更深地驱动到衬底901中，该第二刻蚀例如干法刻蚀或深反应离子刻蚀。由此，可以在沟槽被更深地刻蚀到载体901中之前去除在该至少一个沟槽的底部处的电绝缘材料940。在第二刻蚀之后，至少一个沟槽907可以例如竖直地延伸穿过第三层901c或第三区域901c、穿过第二层901b或第二区域901b而到第一层901a或第一区域901a中。换言之，至少一个沟槽907可以形成有穿过掩埋层901b的第二深度，使得它向下延伸到第一层901a或第一区域901a或者延伸到第一层901a或第一区域901a中。图示地，至少一个沟槽907可以桥接掩埋层901b，如图9C所例示性图示的。
备选地，根据各种实施例，可以将掺杂剂源材料940(例如高掺杂材料)沉积在载体901之上，其中掺杂剂源材料940可以覆盖至少一个沟槽907的一个或多个侧壁。例如可以使用ALD、LPCVD或任何其它沉积工艺来顺形地沉积掺杂剂源材料940。此外，可以执行退火或热处理，以将来自掺杂剂源材料940的掺杂剂扩散到第三层901c或第三区域901c中。在第三层901c或第三区域901c为n型掺杂的情况下，掺杂剂源材料940可以包括p型掺杂剂材料，并且在第三层901c或第三区域901c为p型掺杂的情况下，掺杂剂源材料940可以包括n型掺杂剂材料。由此，可以在至少一个沟槽907附近提供电隔离pn结(例如在阻塞方向)。随后，例如可以通过至少第二刻蚀，例如干法刻蚀或深反应离子刻蚀，将至少一个沟槽907更深地驱动到衬底901中。此外，可以在将掺杂剂扩散到第三层901c或第三区域901c中之后且在将至少一个沟槽907更深地刻蚀到载体901中之前，可以去除剩余的掺杂剂源材料940。在第二刻蚀之后，至少一个沟槽907可以例如竖直地延伸穿过第三层901c或第三区域901c、穿过第二层901b或第二区域901b到第一层901a或第一区域901a中。换言之，至少一个沟槽907可以形成有穿过掩埋层901b的第二深度，使得它向下延伸到第一层901a或第一区域901a或者延伸到第一层901a或第一区域901a中。图示地，至少一个沟槽907可以桥接掩埋层901b，如图9C例示性地图示。
此外，至少一个沟槽907可以至少部分地填充有金属909或金属材料909，如在图9D中已经描述和例示性图示的。如在图9D进一步例示性图示的，根据各种实施例，沟槽907中的金属909可以提供掩埋电短路，例如将第二层或第二区域901b桥接或旁路(例如低掺杂掩埋区域901b)或者将在载体901中生成的一个或多个pn结桥接或旁路(取决于半传导层901a、901b和901c或半传导区域901a、901b和901c的相应掺杂)。
如在图9D进一步例示性图示的，根据各种实施例，可以在载体901之上沉积另一电绝缘层911，例如包括硼磷硅玻璃(BPSG)或在半导体技术中处理的任何其它电绝缘材料，或者由硼磷硅玻璃(BPSG)或在半导体技术中处理的任何其它电绝缘材料构成。另一电绝缘层911可以覆盖沟槽907中的金属909以及电隔离903o、903p。此外，例如通过化学机械抛光(CMP)，可以将载体901平坦化，或者换言之，可以将载体前侧平坦化。
在进一步的处理阶段，如图9E所示，根据各种实施例，可以提供电连接903v(例如电极)和至少一个接触焊盘903(例如I/O端子903)以操作半导体器件900，例如以将电流引到载体901的层901a、901b和901c或区域901a、901b和901c。半导体器件900可以被配置为竖直半导体器件900，其中电流从半导体器件900(或载体901)的前侧900f流到背侧900b。
根据各种实施例，可以提供其它掺杂半传导区域950、960以至少电接触第三层901c(或第三区域901c)，例如以取决于第三层901c或第三区域901c的掺杂类型和其它掺杂半传导区域950、960的掺杂类型，来与第三层901c(或第三区域901c)形成pn结或形成欧姆接触。
如图9E例示性图示的，半导体器件900可以被配置为竖直半导体器件900，其中竖直半导体器件900可以包括在半导体器件900的前侧900f处的第一电接触903(例如I/O端子、前侧接触焊盘或前侧金属化)以及在竖直半导体器件900的背侧900b处的另一电接触(例如背侧接触焊盘或背侧金属化)，例如用于将竖直半导体器件900耦合到接地(GND)。
根据各种实施例，可以提供半导体器件，其中半导体器件可以包括如这里所描述的掩埋在晶片、芯片或载体中的电短路。因此半导体器件可以具有低电容，从而半导体器件可以为高速半导体器件或可以用作高速半导体器件，例如开关、发射器、接收器、收发器。此外，半导体器件可以例如以竖直技术在同一衬底中提供最佳旁路二极管和最佳晶闸管。此外，根据各种实施例，可以通过金属来旁路pn结或耗尽区，该金属与pn结的p型区域和n型区域形成欧姆接触。可以以竖直技术来提供pn结。通过在金属与半传导材料之间的界面处使用附加的高掺杂半传导区域，可以防止肖特基接触的形成。
根据各种实施例，可以经由晶片键合技术提供如这里所述的掩埋的电短路或掩埋的电旁路。
接下来，图10A至图10F分别在示意横截面图中示出根据各种实施例的半导体器件1000，其中半导体器件1000可以包括多个半传导层(例如两个半传导层1001a、1001b，三个半传导层1001a、1001b、1001c，或多于三个半传导层)和至少一个电短路，该至少一个电短路将多个半传导层中的至少一个层旁路或将由多个半传导层生成的至少一个pn结旁路。根据各种实施例，为了将至少一个pn结旁路，可以通过金属来提供电旁路1009。为了将具有高电阻(例如低掺杂的半传导层)的层旁路，可以通过金属(例如钨、铝、铜等)或通过高掺杂的半导体材料(例如通过高掺杂的多晶硅)来提供电旁路1009。
在图中也图示了掺杂类型和掺杂浓度，其中n+表示具有比用n表示的半传导层更高的n型掺杂浓度的半传导层，其中n表示具有比用n-表示的半传导层更高的n型掺杂浓度的半传导层，并且其中n-表示具有比用n--表示的半传导层更高的n型掺杂浓度的半传导层。
图11示意性地图示了集成在载体1100中的竖直晶闸管1100t和竖直二极管1100d。竖直晶闸管1100t可以包括四个半传导区域1101a、1101b、1101c和1101d，该四个半传导区域提供竖直晶闸管1100t的相应pn-np-pn结。竖直晶闸管1100t的三个区域1101a、1101b、1101c可以通过载体1100的三个层1100a、1100b、1100c来提供或可以是这三个层的一部分。
根据各种实施例，竖直二极管1100d可以通过载体1100的三个层1100a、1100b、1100c集成到载体1100中。载体1100的三个层1100a、1100b、1100c可以提供或可以包括提供第一pn结和第二pn结的三个半传导区域1102a、1102b和1103c。通过提供如这里所述的电短路1109(例如金属旁路)，在载体1100中提供仅具有一个pn结(由半传导区域1102b和1103c提供)的竖直二极管1100d。
根据各种实施例，竖直二极管1100d可以包括阳极区域1102b和阴极区域1102c。此外，竖直晶闸管1100t可以包括阳极区域1101d和阴极区域1101a以及在阳极区域1101d和阴极区域1101a之间的两个基极区域1101b和1101c。
根据各种实施例，竖直晶闸管1100t的阳极区域1101d和竖直二极管1100d的阴极区域1102c可以电耦合到第一端子(例如在载体1100的前侧处)。此外，竖直晶闸管1100t的阴极区域1101a和竖直二极管1100d的阳极区域1102b可以电耦合到第二端子(例如在载体1100的背侧处)。竖直二极管1100d的阳极区域1102b可以经由电短路1109和n型区域1102a而耦合到第二端子。
根据各种实施例，例如通过在竖直晶闸管1100t的两个基极区域1101b和1101c之间形成附加的n型高掺杂区域，如这里已经描述的，可以将附加齐纳二极管集成到竖直晶闸管1100t中。
类似地，竖直二极管1100d和竖直晶闸管1100t可以以相反掺杂机制来配置。
根据各种实施例的竖直集成的半导体器件可以包括：第一半传导层；布置在第一半传导层之上的第二半传导层；布置在第二半传导层之上的第三半传导层；以及耦合在第一半传导层与第二半传导层之间的电短路。
在一个或多个实施例中，第一半传导层与第二半传导层可以是相同导电类型的。
在一个或多个实施例中，第一半传导层与第二半传导层可以是相反导电类型的。
在一个或多个实施例中，第二半传导层可以直接布置在第一半传导层上。
在一个或多个实施例中，电短路可以包括具有例如在约20℃的温度下测量的小于或等于约1mΩ·cm(毫欧姆厘米)的特定电阻率的导电材料。
在一个或多个实施例中，导电材料可以包括或可以为金属或金属合金中的至少一种。
在一个或多个实施例中，金属或金属合金可以选自如下材料组，所述材料组包括钨、铜、铝、包括上述材料中的至少一种材料的合金。在一个或多个实施例中，金属或金属合金可以选自如下材料组，所述材料组包括：具有约5.6·10-3mΩ·cm的特定电阻率(例如在约20℃的温度下测量)的钨，具有约1.7·10-3mΩ·cm的特定电阻率(例如在约20℃的温度下测量)的铜，具有约2.8·10-3mΩ·cm的特定电阻率(例如在约20℃的温度下测量)的铝，具有范围从约1.6·10-3mΩ·cm到约1·10-2mΩ·cm的特定电阻率的包括上述材料中的至少一种材料的合金。
在一个或多个实施例中，导电材料可以包括掺杂多晶硅或者可以是具有大于或等于约1020cm-3(原子/cm3)的掺杂浓度的掺杂多晶硅。
在一个或多个实施例中，电短路可以包括或可以是至少部分地被填充有导电材料的沟槽。
在一个或多个实施例中，电短路可以包括或可以是金属插塞。
在一个或多个实施例中，沟槽可以与第一半传导层和第二半传导层中的至少一个的侧壁相邻。
在一个或多个实施例中，沟槽可以与第一半传导层的侧壁相邻并且与第二半传导层的侧壁相邻。
在一个或多个实施例中，沟槽可以与第三半传导层的侧壁相邻。
在一个或多个实施例中，沟槽的至少一个侧壁的上部部分可以覆盖有绝缘材料。
在一个或多个实施例中，沟槽的至少一个侧壁的至少一部分可以覆盖有衬垫。
在一个或多个实施例中，衬垫可以包括金属或可以由金属制成，金属例如钛和/或氮化钛。
在一个或多个实施例中，第一半传导层可以掺杂有例如在从约3·1018cm-3到约1·1020cm-3的范围内的大于或等于约3·1018cm-3(原子/cm3)或3·1019cm-3(原子/cm3)的掺杂浓度。
在一个或多个实施例中，第二半传导层可以掺杂有例如在从约5·1012cm-3到约1·1019cm-3的范围内的大于或等于约5·1012cm-3(原子/cm3)或1·1018cm-3(原子/cm3)的掺杂浓度。
在一个或多个实施例中，第三半传导层可以掺杂有例如在从约1·1015cm-3到约5·1019cm-3的范围内的大于或等于约1·1015cm-3(原子/cm3)、1·1016cm-3(原子/cm3)、1·1018cm-3(原子/cm3)或3·1019cm-3(原子/cm3)的掺杂浓度。
在一个或多个实施例中，器件可以进一步包括布置在第一半传导层与第二半传导层之间的第四半传导层。
在一个或多个实施例中，第一半传导层、第二半传导层和第四半传导层可以是相同导电类型的，并且第四半传导层可以具有比第一半传导层和第二半传导层中的至少一个更低的掺杂浓度。
在一个或多个实施例中，第四半传导层可以掺杂有例如在从约1·1012cm-3到约1·1019cm-3的范围内的大于或等于约1·1012cm-3(原子/cm3)或5·1013cm-3(原子/cm3)的掺杂浓度。
在一个或多个实施例中，电短路可以包括布置在第一半传导层与第二半传导层之间的金属层。
在一个或多个实施例中，器件可以包括二极管，其中第二半传导层包括二极管的阳极区域，并且第三半传导层包括二极管的阴极区域。
在一个或多个实施例中，第一半传导层和第三半传导层可以是n型半传导层，并且第二半传导层可以是p型半传导层。
在一个或多个实施例中，器件可以包括晶闸管，其中第一半传导层包括晶闸管的阴极区域，第二半传导层包括晶闸管的第一基极区域，并且第三半传导层包括晶闸管的第二基极区域中的至少一部分。
在一个或多个实施例中，第一半传导层和第三半传导层可以是n型半传导层，并且第二半传导层可以是p型半传导层。
在一个或多个实施例中，器件可以进一步包括布置在第三半传导层之上并且包括晶闸管的阳极区域的p型半传导层。
在一个或多个实施例中，包括晶闸管的阳极区域的p型半传导层可以具有例如在从约3·1018cm-3到约1·1021cm-3的范围内的小于或等于约1·1021cm-3(原子/cm3)的掺杂浓度。
在一个或多个实施例中，p型半传导层可以具有在从约0.1μm到约2μm的范围内的厚度。
在一个或多个实施例中，器件可以进一步包括布置在第二半传导层与第三半传导层之间的第四半传导层，该第四半传导层包括晶闸管的第二基极区域的至少一部分。
在一个或多个实施例中，第一半传导层可以具有在从约5μm到约80μm的范围内的厚度。
在一个或多个实施例中，第二半传导层可以具有在从约0.1μm到约10μm的范围内的厚度。
在一个或多个实施例中，第三半传导层可以具有在从约0.1μm到约10μm的范围内的厚度。
在一个或多个实施例中，器件可以包括二极管和与二极管并联耦合的晶闸管，其中第一半传导层包括晶闸管的阴极区域，第二半传导层包括二极管的阳极区域和晶闸管的第一基极区域，并且第三半传导层包括二极管的阴极区域和晶闸管的第二基极区域的至少一部分。
在一个或多个实施例中，器件可以进一步包括布置在第二半传导层与第三半传导层之间的第四半传导层，第四半传导层包括晶闸管的第二基极区域的至少一部分。
在一个或多个实施例中，第一半传导层和第三半传导层可以是n型半传导层，并且第二半传导层可以是p型半传导层。
在一个或多个实施例中，器件可以进一步包括布置在第三半传导层之上并且包括晶闸管的阳极区域的p型半传导层。
根据各种实施例的竖直集成的半导体器件可以包括：第一半传导层；布置在第一半传导层之上的第二半传导层；布置在第二半传导层之上的第三半传导层；以及将第一半传导层耦合到第二半传导层的电旁路。
根据各种实施例的竖直集成的半导体器件可以包括：晶闸管，与晶闸管并联耦合的二极管；将二极管和晶闸管中的至少一个的pn结旁路的电短路。
在一个或多个实施例中，器件可以进一步包括衬底，其中电短路被掩埋在该衬底中。
在一个或多个实施例中，电短路可以包括被填充有导电材料的沟槽。
在一个或多个实施例中，导电材料可以包括或可以是金属或金属合金中的至少一种。
在一个或多个实施例中，器件可以进一步包括第一半传导层、第二半传导层和第三半传导层，该第一半传导层包括晶闸管的阴极区域，该第二半传导层布置在第一半传导层之上并且包括二极管的阳极区域和晶闸管的第一基极区域，该第三半传导层包括二极管的阴极区域和晶闸管的第二基极区域的至少一部分，其中电短路将第一半传导层与第二半传导层之间的pn结旁路。
根据各种实施例的竖直集成的半导体器件可以包括：布置在彼此之上的两个(例如掩埋的)低欧姆半传导层，其中两个低欧姆半传导层没有公共界面；布置在两个低欧姆半传导层之间的(例如掩埋的)高欧姆半传导层；将两个低欧姆半传导层彼此耦合并桥接高欧姆半传导层的电旁路。在一个或多个实施例中，两个低欧姆半传导层可以掺杂有大于或等于1018cm-3的掺杂浓度，并且高欧姆半传导层可以掺杂有小于1018cm-3的掺杂浓度。在一个或多个实施例中，两个低欧姆半传导层可以掺杂有大于或等于1019cm-3的掺杂浓度，并且高欧姆半传导层可以掺杂有小于1019cm-3的掺杂浓度。在一个或多个实施例中，两个低欧姆半传导层可以掺杂有大于或等于1020cm-3的掺杂浓度，并且高欧姆半传导层可以掺杂有小于1020cm-3的掺杂浓度。在一个或多个实施例中，两个低欧姆半传导层可以具有小于1mΩ·cm的特定电阻率，并且高欧姆半传导层可以具有大于1mΩ·cm的特定电阻率。
在一个或多个实施例中，电旁路可以包括或可以是金属插塞。
根据各种实施例的制造竖直集成的半导体器件的方法可以包括：在第一半传导层之上形成第二半传导层；在第二半传导层之上形成第三半传导层；形成穿过第二半传导层和第三半传导层而到达第一半传导层的沟槽；在沟槽中沉积导电材料，其中沟槽中的导电材料形成在第一半传导层与第二半传导层之间的电短路。
在一个或多个实施例中，形成沟槽可以包括：将沟槽形成到第一深度，使得沟槽穿过第三半传导层而到达第二半传导层；利用电绝缘材料覆盖沟槽的一个或多个侧壁；随后使沟槽延伸到第二深度，使得延伸的沟槽穿过第二半传导层而到达第一半传导层。
在一个或多个实施例中，形成沟槽可以包括：将沟槽形成到第一深度，使得沟槽穿过第三半传导层而到达第二半传导层；利用包括掺杂剂的材料覆盖沟槽的一个或多个侧壁，使掺杂剂从材料扩散到第三半传导层中；以及随后使沟槽延伸到第二深度，使得延伸的沟槽穿过第二半传导层而到达第一半传导层。
在一个或多个实施例中，电绝缘材料可以包括或可以是硼硅玻璃。
在一个或多个实施例中，形成沟槽可以包括至少刻蚀第二半传导层和第三半传导层。
在一个或多个实施例中，形成沟槽可以包括刻蚀第一半传导层、第二半传导层和第三半传导层。
在一个或多个实施例中，导电材料可以包括或可以是金属或金属合金中的至少一种。
在一个或多个实施例中，形成第二半传导层可以包括外延地生长第二半传导层。
在一个或多个实施例中，形成第三半传导层可以包括外延地生长第三半传导层。
根据各种实施例的制造竖直集成的半导体器件可以包括：竖直晶闸管，包括由三个半传导层提供的第一pn结和第二pn结；竖直二极管结构，包括由三个半传导层提供的第三pn结和第四pn结；以及电旁路，将竖直晶闸管的第二pn结或竖直二极管结构的第四pn结中的至少一个旁路。
根据各种实施例的制造竖直集成的半导体器件可以包括：布置在彼此之上的两个低欧姆半传导层；布置在两个低欧姆半传导层之间的高欧姆半传导层，其中高欧姆半传导层将两个低欧姆半传导层彼此隔开；以及电旁路，将两个低欧姆半传导层彼此耦合并桥接高欧姆半传导层。
尽管已经参照特定实施例特别地示出和描述了本公开的各个方面，但本领域技术人员应理解到，这里可以进行形式和细节上的各种改变，而不脱离由所附权利要求限定的本公开的精神和范围。本公开的范围因而由所附权利要求指示，并且因而旨在涵盖落入权利要求的等同含义和范围内的所有改变。

Claims (20)

1.一种竖直集成的半导体器件，包括：
第一半传导层；
第二半传导层，被布置在所述第一半传导层之上；
第三半传导层，被布置在所述第二半传导层之上；
电旁路，被耦合在所述第一半传导层与所述第二半传导层之间。
2.根据权利要求1所述的器件，其中所述第一半传导层和所述第二半传导层是相同导电类型的。
3.根据权利要求1所述的器件，其中所述第一半传导层和所述第二半传导层是相反导电类型的。
4.根据权利要求1所述的器件，其中所述第二半传导层被直接布置在所述第一半传导层上。
5.根据权利要求1所述的器件，其中所述电旁路包括具有小于或等于1mΩ·cm的特定电阻率的导电材料。
6.根据权利要求5所述的器件，其中所述导电材料包括金属或金属合金中的至少一种。
7.根据权利要求6所述的器件，其中所述金属或金属合金选自包括以下项的材料组：钨、铜、铝、含上述材料中的至少一种的合金。
8.根据权利要求5所述的器件，其中所述导电材料包括具有大于或等于1020cm-3的掺杂浓度的掺杂多晶硅。
9.根据权利要求5所述的器件，其中所述电旁路包括被至少部分地填充有所述导电材料的沟槽。
10.根据权利要求9所述的器件，其中所述沟槽与所述第一半传导层和所述第二半传导层中的至少一者的侧壁相邻。
11.根据权利要求1所述的器件，其中所述第一半传导层被掺杂有大于或等于1018cm-3的掺杂浓度。
12.根据权利要求1所述的器件，其中所述第二半传导层被掺杂有大于或等于1012cm-3的掺杂浓度。
13.根据权利要求1所述的器件，其中所述第三半传导层被掺杂有大于或等于1015cm-3的掺杂浓度。
14.根据权利要求1所述的器件，其中所述电旁路包括被布置在所述第一半传导层与所述第二半传导层之间的金属层。
15.根据权利要求1所述的器件，包括晶闸管，其中所述第一半传导层包括所述晶闸管的阴极区域，所述第二半传导层包括所述晶闸管的第一基极区域，并且所述第三半传导层包括所述晶闸管的第二基极区域的至少一部分。
16.根据权利要求15所述的器件，还包括p型半传导层，被布置在所述第三半传导层之上并且包括所述晶闸管的阳极区域。
17.根据权利要求15所述的器件，还包括与所述晶闸管并联耦合的二极管，其中所述第二半传导层包括所述二极管的阳极区域，并且其中所述第三半传导层包括所述二极管的阴极区域。
18.一种竖直集成的半导体器件，包括：
两个低欧姆半传导层，被布置在彼此之上；
高欧姆半传导层，被布置在所述两个低欧姆半传导层之间，其中所述高欧姆半传导层将所述两个低欧姆半传导层彼此隔开；以及
电旁路，将所述两个低欧姆半传导层耦合到彼此并桥接所述高欧姆半传导层。
19.根据权利要求18所述的器件，其中所述两个低欧姆半传导层被掺杂有大于或等于1019cm-3的掺杂浓度，并且其中所述高欧姆半传导层被掺杂有小于1019cm-3的掺杂浓度。
20.一种制造竖直集成的半导体器件的方法，所述方法包括：
在第一半传导层之上形成第二半传导层；
在所述第二半传导层之上形成第三半传导层；
形成穿过所述第二半传导层和所述第三半传导层而到达所述第一半传导层的沟槽；以及
在所述沟槽中沉积导电材料，其中所述沟槽中的所述导电材料形成在所述第一半传导层与所述第二半传导层之间的电旁路。
CN201510824114.2A 2014-11-25 2015-11-24 竖直集成的半导体器件和制造方法 Active CN105633073B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/552,567 2014-11-25
US14/552,567 US9515177B2 (en) 2014-11-25 2014-11-25 Vertically integrated semiconductor device and manufacturing method

Publications (2)

Publication Number Publication Date
CN105633073A true CN105633073A (zh) 2016-06-01
CN105633073B CN105633073B (zh) 2019-10-18

Family

ID=55914344

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510824114.2A Active CN105633073B (zh) 2014-11-25 2015-11-24 竖直集成的半导体器件和制造方法

Country Status (4)

Country Link
US (2) US9515177B2 (zh)
KR (2) KR101834047B1 (zh)
CN (1) CN105633073B (zh)
DE (1) DE102015120417B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524296A (zh) * 2017-09-19 2019-03-26 英飞凌科技股份有限公司 掺杂方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3054722B1 (fr) 2016-07-26 2018-08-17 Stmicroelectronics (Rousset) Sas Structure de protection d'un circuit integre contre les decharges electrostatiques
US9799647B1 (en) 2016-08-22 2017-10-24 International Business Machines Corporation Integrated device with P-I-N diodes and vertical field effect transistors
DE102016118709B3 (de) * 2016-10-04 2018-01-25 Infineon Technologies Ag Schutzvorrichtung vor elektrostatischer entladung und elektronische schaltvorrichtung
KR102303403B1 (ko) * 2017-09-29 2021-09-16 주식회사 키 파운드리 쇼트키 배리어 다이오드
US10930637B2 (en) * 2018-09-06 2021-02-23 Amazing Microelectronic Corp. Transient voltage suppressor
EP3857608A4 (en) 2018-10-09 2022-09-21 Micron Technology, Inc. DEVICE FORMATION METHODS AND ASSOCIATED DEVICES, AND ELECTRONIC SYSTEMS
US20200227402A1 (en) * 2019-01-16 2020-07-16 Semiconductor Components Industries, Llc Zener diodes and methods of manufacture

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2461207A1 (de) * 1974-12-23 1976-06-24 Licentia Gmbh Thyristor
US6130458A (en) * 1996-03-28 2000-10-10 Kabushiki Kaisha Toshiba Power IC having SOI structure
CN1482680A (zh) * 2002-09-10 2004-03-17 萨尔诺夫公司 硅-锗技术的静电放电保护硅控整流器
DE102007018367A1 (de) * 2007-04-18 2008-10-30 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US20090218558A1 (en) * 2008-02-28 2009-09-03 Jun-Beom Park Semiconductor device and method of forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828101A (en) * 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
DE10126309B4 (de) * 2001-05-30 2007-09-06 Infineon Technologies Ag Rückwärtssperrendes Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
US6891207B2 (en) * 2003-01-09 2005-05-10 International Business Machines Corporation Electrostatic discharge protection networks for triple well semiconductor devices
WO2005065385A2 (en) 2003-12-30 2005-07-21 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7453119B2 (en) * 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
KR100607413B1 (ko) * 2005-04-27 2006-08-01 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
JP5052807B2 (ja) * 2006-03-29 2012-10-17 古河電気工業株式会社 半導体装置及び電力変換装置
KR100876957B1 (ko) * 2006-10-20 2009-01-07 삼성전자주식회사 노어형 불 휘발성 메모리 소자 및 이를 형성하기 위한 형성방법
DE102007006853B4 (de) * 2007-02-12 2018-05-09 Infineon Technologies Ag ESD-Schutzvorrichtung und elektrische Schaltung mit derselben
JP2012038934A (ja) * 2010-08-06 2012-02-23 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
US8669611B2 (en) * 2012-07-11 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
US9196568B2 (en) * 2013-10-01 2015-11-24 Infineon Technologies Ag Arrangement and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2461207A1 (de) * 1974-12-23 1976-06-24 Licentia Gmbh Thyristor
US6130458A (en) * 1996-03-28 2000-10-10 Kabushiki Kaisha Toshiba Power IC having SOI structure
CN1482680A (zh) * 2002-09-10 2004-03-17 萨尔诺夫公司 硅-锗技术的静电放电保护硅控整流器
DE102007018367A1 (de) * 2007-04-18 2008-10-30 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
US20090218558A1 (en) * 2008-02-28 2009-09-03 Jun-Beom Park Semiconductor device and method of forming the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524296A (zh) * 2017-09-19 2019-03-26 英飞凌科技股份有限公司 掺杂方法
CN109524296B (zh) * 2017-09-19 2024-04-02 英飞凌科技股份有限公司 掺杂方法

Also Published As

Publication number Publication date
DE102015120417B4 (de) 2020-02-27
KR101834047B1 (ko) 2018-03-02
KR20160062706A (ko) 2016-06-02
US20160149021A1 (en) 2016-05-26
KR101950637B1 (ko) 2019-02-20
CN105633073B (zh) 2019-10-18
KR20180026682A (ko) 2018-03-13
US9911822B2 (en) 2018-03-06
US9515177B2 (en) 2016-12-06
US20170047423A1 (en) 2017-02-16
DE102015120417A1 (de) 2016-05-25

Similar Documents

Publication Publication Date Title
KR101950637B1 (ko) 수직 집적 반도체 디바이스 및 제작 방법
US7754540B2 (en) Method of forming a SiGe DIAC ESD protection structure
US9019667B2 (en) Protection device and related fabrication methods
US8134219B2 (en) Schottky diodes
CN106898657B (zh) 半导体元件
US11233045B2 (en) Transient voltage suppression device and manufacturing method therefor
CN109786471A (zh) 一种瞬态电压抑制器及其制作方法
US12119412B2 (en) Semiconductor vertical Schottky diode and method of manufacturing thereof
EP2827373B1 (en) Protection device and related fabrication methods
CN110911500B (zh) 半导体装置
US8664080B2 (en) Vertical ESD protection device
CN103050424A (zh) 半导体器件的保护环
CN108987389B (zh) 一种电流保护芯片及其制作方法
CN113257807B (zh) 一种低电容双向瞬态电压抑制器结构及其制作方法
US9054155B2 (en) Semiconductor dies having substrate shunts and related fabrication methods
US20220223683A1 (en) Integrated guard structure for controlling conductivity modulation in diodes
WO2022155080A1 (en) Integrated guard structure for controlling conductivity modulation in diodes
CN116169139A (zh) 半导体结构及其制备方法
CN117317011A (zh) 一种功率半导体器件及其制作方法
CN117317009A (zh) 一种沟槽型半导体器件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant