KR102303403B1 - 쇼트키 배리어 다이오드 - Google Patents

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Abstract

본 발명은 쇼트키 배리어 다이오드에 관한 것으로서, 더욱 상세하게는 항복 전압을 향상시키고 누설 전류를 억제할 수 있는, 쇼트키 배리어 다이오드를 제공하고자 한다. 또한, 본 발명의 실시 예들은 딥웰 영역의 이온 주입이 적용되지 않는 중앙에 위치한 확산 딥웰 영역을 통해 항복 전압을 향상시키고 누설 전류를 감소시킬 수 있는, 쇼트키 배리어 다이오드를 제공하고자 한다. 또한, 본 발명의 실시 예들은 딥웰 영역의 저항보다 낮은 매립층을 통해 순방향 바이어스 전류를 증가시킬 수 있는, 쇼트키 배리어 다이오드를 제공하고자 한다. 또한, 애노드와 캐소드 사이에 형성한 RESURF 분리막 위에 애노드 단자와 연결된 폴리 필드 플레이트를 통해서 항복전압을 향상시키고 누설전류를 감소시킬 수 있는 쇼트키 배리어 다이오드를 제공한다.

Description

쇼트키 배리어 다이오드{Schottky barrier diode}
본 발명은 쇼트키 배리어 다이오드에 관한 것으로서, 더욱 상세하게는 항복 전압을 향상시키고 누설 전류를 억제할 수 있는, 쇼트키 배리어 다이오드에 관한 것이다.
반도체 장치에서 스위칭소자 또는 정류소자로 많이 사용되는 쇼트키 다이오드는 반도체와 금속이 결합된 다이오드로서 일반적인 PN 접합다이오드에 비하여 우수한 고속 스위칭 특성을 갖는다. 쇼트키 배리어 다이오드는 고성능 스위칭 애플리케이션에 사용된다. 최근에는 쇼트키 다이오드가 BCD(bipolar-CMOS-DMOS) 기술에 통합되었다.
이는 쇼트키 다이오드에 순방향전압을 인가한 경우에 PN 접합다이오드와 달리 소수 캐리어 주입(Minority Carrier Injection, MCI)이 발생하지 않기 때문이다. 쇼트키 다이오드는 PN 접합 다이오드보다 빠르게 스위칭할 수 있다. 즉, 쇼트키 다이오드는 소수 캐리어가 아닌 다수 캐리어에 의해서 전류가 흐르며, 이로 인해 축적효과가 없어 역 회복시간이 매우 짧은 장점을 갖는다. 또한, 쇼트키 다이오드는 pn 접합 다이오드보다 낮은 턴온 전압을 갖는다. 쇼트키 다이오드의 역 회복 시간은 매우 짧다.
그러나 쇼트키 다이오드의 항복 전압은 PN 접합 다이오드의 항복 전압보다 낮을 수 있다. 최근의 DC-DC 컨버터 등의 BCD 애플리케이션은 쇼트키 다이오드의 높은 브렉다운(breakdown) 전압 및 작은 누설 전류를 필요로 한다.
미국공개특허공보 US 2011/0233713 A1 (2011.09.29 공개) 미국공개특허공보 US 2006/0180892 A1 (2006.08.17 공개)
본 발명의 실시 예들은 항복 전압을 향상시키고 누설 전류를 억제할 수 있는, 쇼트키 배리어 다이오드를 제공하고자 한다.
본 발명의 실시 예들은 딥웰 영역의 이온 주입이 적용되지 않는 중앙에 위치한 확산 딥웰 영역을 통해 항복 전압을 향상시키고 누설 전류를 감소시킬 수 있는, 쇼트키 배리어 다이오드를 제공하고자 한다.
본 발명의 실시 예들은 딥웰 영역의 저항보다 낮은 매립층을 통해 순방향 바이어스 전류를 증가시킬 수 있는, 쇼트키 배리어 다이오드를 제공하고자 한다.
본 발명의 실시 예들은 폴리 필드 플레이트를 통해 STI 또는 LOCOS 아래에 측면 필드(lateral fields)를 감소시킬 수 있는, 쇼트키 배리어 다이오드를 제공하고자 한다.
본 발명의 실시 예들은 에피텍셜 공정을 적용하여 항복 전압을 향상시킬 수 있는, 쇼트키 배리어 다이오드를 제공하고자 한다.
본 발명의 일 실시 예에 따르면, 반도체 기판에 형성된 N형의 제1 딥웰 영역; 상기 기판 및 상기 N형의 제1 딥웰 영역 사이에 형성된 N형의 매립층; 상기 N형의 제1 딥웰 영역에 형성된 P형의 제2 웰 영역; 상기 P형의 제2 웰 영역을 둘러싸도록 형성된 N형의 확산 딥웰 영역; 상기 P형의 제2 웰 영역의 양측으로 이격되어 형성된 P형의 제1 웰 영역; 상기 P형의 제1 웰 영역과 접촉하여 형성된 분리막; 상기 N형의 제1 딥웰 영역, P형의 제1 웰 영역, 상기 P형의 제2 웰 영역 및 상기 분리막과 접촉되어 형성된 실리사이드; 상기 P형의 제1 웰 영역과 상기 분리막을 통해 분리되어 형성된 N형의 제3 웰 영역; 및 상기 N형의 제3 웰 영역에 연결된 캐소드 전극;을 포함하는 쇼트키 배리어 다이오드가 제공될 수 있다.
상기 쇼트키 배리어 다이오드는, 상기 P형의 제1 웰 영역에 형성된 P형의 고농도 제1 도핑 영역; 및 상기 P형의 제2 웰 영역에 형성된 P형의 고농도 제2 도핑 영역;을 더 포함할 수 있다.
상기 N형의 매립층의 농도는 상기 N형의 제1 딥웰 영역의 농도보다 높을 수 있다.
상기 N형의 확산 딥웰 영역의 농도는 상기 N형의 제1 딥 웰 영역보다 농도가 낮을 수 있다.
상기 쇼트키 배리어 다이오드는, 상기 분리막 상에 형성된 폴리 필드 플레이트; 및 상기 폴리 필드 플레이트 및 상기 실리사이드와 연결된 애노드 전극;을 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 반도체 기판에 형성된 N형의 제3 딥웰 영역; 상기 N형의 제3 딥웰 영역에 형성된 P형의 제1 웰 영역; 상기 P형의 제1 웰 영역과 접촉하여 형성된 분리막; 상기 N형의 제3 딥웰 영역 상에 형성된 실리사이드; 상기 실리사이드와 연결된 애노드 전극; 상기 P형의 제1 웰 영역과 떨어져 형성된 N형의 제3 웰 영역; 상기 N형의 제3 웰 영역에 연결된 캐소드 전극; 및 상기 N형의 제3 딥웰 영역보다 깊고, 상기 N형의 제3 딥웰 영역을 둘러싸며 형성된 딥 트렌치 아이솔레이션 영역;을 포함하는 쇼트키 배리어 다이오드가 제공될 수 있다.
상기 쇼트키 배리어 다이오드는, 상기 기판 및 상기 N형의 제3 딥웰 영역 사이에 형성된 N형의 매립층;을 더 포함하고, 상기 N형의 매립층의 깊이는 상기 딥 트렌치 아이솔레이션 영역의 깊이보다 얕을 수 있다.
상기 N형의 매립층의 농도는 상기 N형의 제3 딥웰 영역의 농도보다 높을 수 있다.
상기 쇼트키 배리어 다이오드는, 상기 딥 트렌치 아이솔레이션 영역의 하부에 형성된 채널 정지 영역;을 더 포함할 수 있다.
상기 쇼트키 배리어 다이오드는, 상기 P형의 제1 웰 영역에 형성된 P형의 고농도 제1 도핑 영역;을 더 포함할 수 있다.
상기 쇼트키 배리어 다이오드는, 상기 분리막 상에 형성된 폴리 필드 플레이트;를 더 포함하고, 상기 애노드 전극은 상기 폴리 필드 플레이트 및 상기 실리사이드와 연결될 수 있다.
본 발명의 실시 예들은 항복 전압을 향상시키고 누설 전류를 억제할 수 있다.
본 발명의 실시 예들은 딥웰 영역의 이온 주입이 적용되지 않는 중앙에 위치한 확산 영역을 통해 항복 전압을 향상시키고 누설 전류를 감소시킬 수 있다.
본 발명의 실시 예들은 딥웰 영역의 저항보다 낮은 매립층을 통해 순방향 바이어스 전류를 증가시킬 수 있다.
본 발명의 실시 예들은 폴리 필드 플레이트를 통해 STI 또는 LOCOS 아래에 측면 필드(lateral fields)를 감소시킬 수 있다.
본 발명의 실시 예들은 에피텍셜 공정을 적용하여 항복 전압을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 쇼트키 배리어 다이오드의 단면을 나타낸 도면이다.
도 2 내지 도 6은 본 발명의 다른 실시 예들에 따른 쇼트키 배리어 다이오드의 단면들을 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 쇼트키 배리어 다이오드의 전기적 특성을 비교한 도면이다.
도 8은 본 발명의 실시 예에 따른 쇼트키 배리어 다이오드의 항복 전압 특성을 비교한 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
도 1은 본 발명의 실시 예에 따른 쇼트키 배리어 다이오드의 단면을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 쇼트키 배리어 다이오드는 반도체 기판(10), N형의 제1 딥웰 영역(30), P형의 제2 딥웰 영역(20), N형의 확산 딥웰 영역(35), N형의 매립층(40), P형의 제1 웰 영역(110), P형의 제2 웰 영역(120), N형의 제3 웰 영역(130), P형의 제4 웰 영역(140), 분리막(150), 폴리 필드 플레이트(160), 실리사이드(175), 애노드 전극(170) 및 캐소드 전극(180)을 포함한다.
N형의 제1 딥웰 영역(30) 및 P형의 제2 딥웰 영역(20)은 반도체 기판(10)에 형성된다. 매립층(40)은 기판(10) 및 N형의 제1 딥웰 영역(30) 사이에 형성된다. N형의 매립층(40)의 농도는 N형의 제1 딥웰 영역(30)의 농도보다 높다. 따라서 매립층(40)이 구비된 쇼트키 배리어 다이오드의 순방향 바이어스 전류는 증가된다.
N형의 확산 딥웰 영역(35)은 P형의 제2 웰 영역(120)을 둘러싸도록 형성된다. N형의 제1 딥웰 영역(30)의 농도는 N형의 확산 딥웰 영역(35)의 농도보다 높다. X-X' 기준의 농도 프로파일은 양측의 N형의 제1 딥웰 영역(30)부터 점차 낮아지고, N형의 확산 딥웰 영역(35)에서 가장 낮은 농도 값을 프로파일을 나타낸다. N형의 제1 딥웰 영역(30)을 형성하기 위한 이온 주입은 N형의 확산 딥웰 영역(35)에 적용되지 않는다. 제1 딥웰 영역(30)의 도펀트들이 딥웰 영역(35)으로 확산되어 형성된다. 그래서 N형의 확산 딥웰 영역(35)의 농도가 제1 딥웰 영역(30)보다 낮다. 이는 쇼트키 배리어 다이오드의 항복 전압을 향상시키고 누설 전류를 감소시키기 위함이다. P형의 제2 웰 영역(120)은 제1 딥웰 영역(30)에 형성된다.
P형의 제1 웰 영역(110)은 제2 웰 영역(120)의 양측으로 이격되어 형성된다. 제1 웰 영역(110)이 분리막(150)의 바텀 코너(bottom corner) 영역을 감싸면서 형성된다. 그래서 P형의 제1 웰 영역(110)은 쇼트키 배리어 다이오드의 항복 전압을 향상시킨다. 왜냐하면 분리막(150)의 바텀 코너 영역은 스트레스가 집중되는 영역으로서, 전계가 높게 형성되고 브렉다운(breakdown)이 쉽게 일어나는 지역이기 때문이다. 그래서 제1 웰 영역(110)이 분리막(150)의 바텀 코너 영역을 감싸면서 형성될 경우, 전계를 감소하는 효과가 있고, 그에 따라 항복 전압을 향상시킬 수 있다. 따라서 P형의 제1 웰 영역(110)의 깊이는 분리막(150)의 깊이보다 깊게 형성하는 것이 바람직하다.
P형의 제1 도핑 영역(115)은 제1 웰 영역(110)에 형성된다. 즉, P형의 제1 웰 영역(110)은 P+ 영역(115) 및 P형의 제1 웰 영역(110)으로 이루어진다. P형의 제1 웰 영역(110)은 쇼트키 배리어 다이오드의 항복 전압을 향상시킨다. P형의 고농도 제2 도핑 영역(125)은 제2 웰 영역(120)에 형성된다. 즉, P형의 제2 웰 영역(120)은 P+ 영역 및 P형의 웰 영역으로 이루어진다. P형의 제2 웰 영역(120)은 쇼트키 배리어 다이오드의 누설 전류를 감소시킨다. 왜냐하면, P형의 제2 웰 영역(120)이 존재함으로 인해, 그만큼 실리사이드(175)가 N형의 제1 딥웰 영역(30) 및 N형의 확산 딥웰 영역(35)과 만나는 면적이 작아지기 때문이다. 그래서 P형의 제2 웰 영역(120)의 너비가 클수록 리버스 바이어스(reverse bias) 상태에서 누설전류는 감소하고, 순방향 바이어스(forward bias)의 전류도 감소한다. 쇼트기 배리어 다이오드 구조에서 실리사이드 금속 물질과 실리콘이 만나는 부분은 실리콘 배리어(silicon barrier) 형성에 의해 높은 전계가 존재한다. 실리사이드(175)와 접하도록 P형의 제2 웰 영역(120)이 존재함으로 인해, 전계(electric field)가 감소할 수 있다. P형의 제2 웰 영역(120)이 완충영역 역할을 해 주어서 전계가 낮아질 수 있다.
P형의 제2 웰 영역(120)은 중앙에 배치되고, P형의 제1 웰 영역(110)은 P형의 제2 웰 영역(120)의 양쪽에 대칭적으로 배치된다. 여기서 P형의 제1 웰 영역(110) 및 P형의 제2 웰 영역(120)의 아래에는 각각 N형의 제1 딥웰 영역(30) 및 N형의 확산 딥웰 영역(35)이 존재한다. 위에서 언급했듯이, N형의 제1 딥웰 영역(30)의 농도가 N형의 확산 딥웰 영역(35)보다 농도가 높다. 그래서 P형의 제1 웰 영역(110)의 아래가 P형의 제2 웰 영역(120)의 아래보다 더 높은 농도를 갖는 N형 웰 영역이 존재한다고 볼 수 있다.
분리막(150)은 제1 웰 영역(110)과 접촉하여 형성된다. 분리막(150)은 소자 분리를 위한 STI(Shallow trench isolation) 또는 LOCOS(Local Oxidation of Silicon) 공정을 통해 형성될 수 있다. N형의 제3 웰 영역(130)은 제1 웰 영역(110)과 상기 분리막(150)을 통해 분리되어 형성된다. N형의 고농도 제3 도핑 영역(135)은 제3 웰 영역(130)에 형성된다. 즉, N형의 제3 웰 영역(130)은 N+ 영역(135) 및 N형의 웰 영역(130)으로 이루어진다. P형의 제4 웰 영역(140)은 P형의 제2 딥웰 영역(20)에 형성된다. 폴리 필드 플레이트(160)는 분리막(150) 상에 형성된다. 폴리 필드 플레이트(160)는 STI 또는 LOCOS 아래에 측면 필드(lateral fields)를 감소시킨다. 따라서 폴리 필드 플레이트(160)는 디자인 룰 또는 도펀트 농도가 최적화되면 쇼트키 배리어 다이오드의 항복 전압을 향상시킬 수 있다. 또한, 폴리 필드 플레이트(160)는 N형의 매립층(40)과 중첩되도록 형성된다. 그렇게 할 경우, 전반적으로 역전압 상태에서 전계를 떨어뜨릴 수 있다.
실리사이드(175)는 제1 딥웰 영역(30), 제1 웰 영역(110), 제2 웰 영역(120) 및 분리막(150)과 접촉되어 형성된다. 실리사이드(175와 176)는 애노드와 캐소드 컨택을 위해 코발트 실리사이드(Cobalt silicide) 또는 티타늄 실리사이드(Titanium silicide)일 수 있다. 애노드 컨택을 위한 실리사이드(175)는 활성 쇼트키 영역(Active Schottky area) 즉, N형의 제1 딥웰 영역 (30), P형의 제1 및 제2 웰 영역(110과 120) 및 P형의 제1 및 제2 도핑 영역(115와 125)의 상부에 위치한다. 애노드 전극(170), 폴리 필드 플레이트(160) 및 실리사이드(175)는, 컨택 플러그 및 금속 배선을 사용해서, 전기적으로 서로 연결된다. 그래서 애노드 전극(170)과 폴리 필드 플레이트(160)는 같은 전기적 퍼텐셜을 갖는다. 캐소드 컨택을 위한 실리사이드(176)는 N형의 제3 웰 영역 (130) 및 N형의 제3 도핑 영역(135)의 상부에 위치한다. 캐소드 전극(180)은 실리사이드(176)와 연결된다.
도 2는 본 발명의 다른 실시 예에 따른 쇼트키 배리어 다이오드의 단면을 나타낸 도면이다.
도 2에 도시된 바와 같이, 도 1에서의 P형의 제1 도핑 영역(115)은 P형의 제1 웰 영역(110)에 형성되지 않는다. 즉, P형의 제1 웰 영역(110)은 P+ 도핑 영역이 없는 P형의 웰 영역으로 이루어진다. 또한, 도 1에서의 P형의 제2 도핑 영역(125)은 P형의 제2 웰 영역(120)에 형성되지 않는다. 즉, P형의 제2 웰 영역(120)은 P+ 도핑 영역이 없는 P-형의 웰 영역으로 이루어진다. 그래서 P+ 도핑 영역이 없는 경우, P+ 도핑 영역이 있는 경우 보다, 전계가 작아지고, 그에 따라 항복 전압을 커질 수 있다. 실리사이드(175)와 P+ 도핑 영역의 경계 면에서, 고농도 도핑 영역에 의해 높은 충돌 이온화 지수(impact ionization rate)가 증가한다. P+ 도핑 영역 대신 P형의 웰 영역으로 바뀌면, 실리사이드(175)와 P형의 웰 영역의 경계 면에서 충돌 이온화 지수가 낮아짐으로, 전계가 떨어진다. 그에 따라 항복 전압이 증가하는 것이다.
애노드 컨택을 위한 실리사이드(175)는 활성 쇼트키 영역(Active Schottky area), P형의 제1 웰 영역(110) 및 제2 웰 영역(120)의 상부에 위치한다. 쇼트키 배리어 다이오드의 항복 전압을 향상시키고 누설 전류를 감소시키기 위해, N형의 제1 딥웰 영역(30)을 형성하기 위한 이온 주입은 N형의 확산 딥웰 영역(35)에 적용되지 않는다. N형의 제1 딥웰 영역(30)의 도펀트들이 N형의 확산 딥웰 영역(35)으로 확산되어 형성된다. 그래서 N형의 확산 딥웰 영역(35)의 농도가 N형의 제1 딥웰 영역(30)보다 낮다. 폴리 필드 플레이트(160)는 도 1과 유사하게 분리막(150) 상에 형성되고, STI 또는 LOCOS 아래에 측면 필드를 감소시킨다. 따라서 폴리 필드 플레이트(160)는 디자인 룰 또는 도펀트 농도가 최적화되면 쇼트키 배리어 다이오드의 항복 전압을 향상시킬 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 쇼트키 배리어 다이오드의 단면을 나타낸 도면이다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 쇼트키 배리어 다이오드는 반도체 기판(10), N형의 제3 딥웰 영역(50), P형의 제2 딥웰 영역(20), N형의 매립층(40), P형의 제1 웰 영역(110), 제1 도핑 영역(115), N형의 제3 웰 영역(130), 분리막(150), 실리사이드(175), 애노드 전극(170), 캐소드 전극(180), 딥 트렌치 아이솔레이션 영역(210) 및 채널 정지 영역(220)을 포함한다.
도 3에 도시된 쇼트키 배리어 다이오드는 도 1 및 도 2에 도시된 N형의 확산 딥웰 영역(35) 및 제2 웰 영역(120)을 포함하지 않는다. 도 3에 도시된 쇼트키 배리어 다이오드는 딥 트렌치 아이솔레이션 영역(210) 및 채널 정지 영역(220)을 포함한다. 딥 트렌치 아이솔레이션 영역(210)은 도핑되지 않은 폴리실리콘으로 이루어질 수 있다. 딥 트렌치 아이솔레이션 영역(210)은 쇼트키 배리어 다이오드를 다른 디바이스들과 분리시킨다. 예를 들면, 딥 트렌치 아이솔레이션 영역(210)의 길이는 10-30㎛일 수 있다. 딥 트렌치 아이솔레이션 영역(210)의 깊이는 N형의 제3 딥웰 영역(50), P형의 제2 딥웰 영역(20), N형의 매립층(40), P형의 제1 웰 영역(110), 제1 도핑 영역(115), N형의 제3 웰 영역(130), 분리막(150)보다 깊게 형성된다. N형의 매립층(40)의 깊이는 딥 트렌치 아이솔레이션 영역(210)의 깊이보다 얕다. 또한, 딥 트렌치 아이솔레이션 영역(210)은 N형의 제3 딥웰 영역(50)을 둘러싸면서 형성된다.
채널 정지 영역(220)은 딥 트렌치 아이솔레이션 영역(210)의 하부에 형성된다. 채널 정지 영역(220)을 형성하기 위한 일반적인 도펀트는 BF2일 수 있다. 채널 정지 영역(220)은 딥 트렌치 아이솔레이션 영역(210) 아래에서의 채널을 방지한다.
N형의 제3 딥웰 영역(50) 및 P형의 제2 딥웰 영역(20)은 반도체 기판(10)에 형성된다. 매립층(40)은 기판(10) 및 N형의 제3 딥웰 영역(50) 사이에 형성된다. 매립층(40)의 저항은 제3 딥웰 영역(50)의 저항보다 낮아서, 매립층(40)이 구비된 쇼트키 배리어 다이오드의 순방향 바이어스 전류는 증가한다. P형의 제1 웰 영역(110)은 제3 딥웰 영역(50)에 형성된다. P형의 제1 도핑 영역(115)은 제1 웰 영역(110)에 형성된다. 즉, P형의 제1 웰 영역(110)은 P+ 영역 및 P형의 웰 영역으로 이루어진다. 제1 웰 영역(110)이 분리막(150)의 바텀 코너(bottom corner) 영역을 감싸면서 형성된다. 그래서 P형의 제1 웰 영역(110)은 쇼트키 배리어 다이오드의 항복 전압을 향상시킨다. 왜냐하면 분리막(150)의 바텀 코너(bottom corner) 영역은 스트레스가 집중되는 영역으로 전계가 높게 형성되고 브렉다운(breakdown)이 쉽게 일어나는 지역이기 때문이다. 그래서 제1 웰 영역(110)이 분리막(150)의 바텀 코너(bottom corner) 영역을 감싸면서 형성할 경우, 전계를 감소하는 효과가 있고, 그에 따라 항복 전압을 향상 시킬 수 있다.
분리막(150)은 제1 웰 영역(110)과 접촉하여 형성된다. 분리막(150)은 소자 분리를 위한 STI 또는 LOCOS 공정을 통해 형성될 수 있다. N형의 제3 웰 영역(130)은 분리막(150)을 통해 상기 제1 웰 영역(110)과 분리되어 형성된다. 분리막(150)은 제1 웰 영역(110)과 접촉하여 형성된다. P형의 제4 웰 영역(140)은 P형의 제2 딥웰 영역(20)에 형성된다.
실리사이드(175)는 제3 딥웰 영역(50), 제1 웰 영역(110) 및 상기 분리막(150)과 접촉되어 형성된다. 실리사이드(175)는 애노드 컨택을 위해 코발트 실리사이드(Cobalt silicide) 또는 티타늄 실리사이드(Titanium silicide)일 수 있다. 애노드 컨택을 위한 실리사이드(175)는 활성 쇼트키 영역(Active Schottky area), P형의 제1 웰 영역(110) 및 P형의 제1 도핑 영역(115)의 상부에 위치한다. 애노드 전극(170)은 실리사이드(175)와 연결된다. 캐소드 전극(180)은 N형의 제3 도핑 영역(135)에 형성된 실리사이드와 연결된다.
도 4는 본 발명의 다른 실시 예에 따른 쇼트키 배리어 다이오드의 단면을 나타낸 도면이다.
도 4에 도시된 바와 같이, 도 3에서의 P형의 제1 도핑 영역(115)은 P형의 제1 웰 영역(110)에 형성되지 않는다. 그래서 P+ 도핑 영역이 없는 경우, P+ 도핑 영역이 있는 경우 보다, 전계가 작아지고, 그에 따라 항복 전압을 커질 수 있다. 실리사이드(175)와 P+ 도핑 영역이 서로 만날 경우, 고농도 도핑 영역에 의해 높은 충돌 이온화율(impact ionization rate)가 증가한다. P+ 도핑 영역 대신 P형의 웰 영역으로 바뀌면, 충돌 이온화율이 낮아짐으로, 전계가 떨어진다. 그에 따라 항복 전압이 증가하는 것이다. 또한, 도 4에 도시된 쇼트키 배리어 다이오드는 도 3과 동일하게 도 1과 도 2의 N형의 확산 딥웰 영역(35) 및 제2 웰 영역(120)을 포함하지 않는다.
쇼트키 배리어 다이오드는 딥 트렌치 아이솔레이션 영역(210) 및 채널 정지 영역(220)을 포함한다. 딥 트렌치 아이솔레이션 영역(210)은 쇼트키 배리어 다이오드를 다른 디바이스들과 분리시킨다. 예를 들면, 딥 트렌치 아이솔레이션 영역(210)의 길이는 10-30㎛일 수 있다. 매립층(40)의 저항은 제3 딥웰 영역(50)의 저항보다 낮아서, 매립층(40)이 구비된 쇼트키 배리어 다이오드의 순방향 바이어스 전류는 증가한다. 채널 정지 영역(220)은 딥 트렌치 아이솔레이션 영역(210)의 하부에 형성된다. 채널 정지 영역(220)을 형성하기 위한 일반적인 도펀트는 기판과 같은 도전형을 갖는 BF2일 수 있다. 채널 정지 영역(220)은 딥 트렌치 아이솔레이션 영역(210) 아래에서의 전자의 이동을 막는 역할을 한다.
도 5a 및 도 5b는 본 발명의 다른 실시 예에 따른 쇼트키 배리어 다이오드의 단면을 나타낸 도면이다.
도 5a에 도시된 바와 같이, 쇼트키 배리어 다이오드는 폴리 필드 플레이트(160)를 더 포함한다. 폴리 필드 플레이트(160)는 reduced surface field (RESURF) 분리막(150) 상에 형성된다. 애노드 전극(170)은 폴리 필드 플레이트(160) 및 실리사이드(175)와 연결된다. 폴리 필드 플레이트(160)는 STI 또는 LOCOS(150) 아래에 측면 필드(lateral fields)를 감소시킨다. 따라서 폴리 필드 플레이트(160)는 디자인 룰 또는 도펀트 농도가 최적화되면 쇼트키 배리어 다이오드의 항복 전압을 향상시킬 수 있다. P형의 제1 웰 영역(110)은 제3 딥웰 영역(50)에 형성된다. P형의 제1 도핑 영역(115)은 제1 웰 영역(110)에 형성된다. 즉, P형의 제1 웰 영역(110)은 P+ 영역 및 P형의 웰 영역으로 이루어진다. P형의 제1 웰 영역(110)은 쇼트키 배리어 다이오드의 항복 전압을 향상시킨다. 애노드 컨택을 위한 실리사이드(175)는 제3 딥웰 영역(50), P형의 제1 웰 영역(110) 및 P형의 제1 도핑 영역(115)의 상부에 위치한다. 폴리 필드 플레이트(160)는 STI 또는 LOCOS 아래에 측면 필드를 감소시킨다. 따라서 폴리 필드 플레이트(160)는 디자인 룰 또는 도펀트 농도가 최적화되면 쇼트키 배리어 다이오드의 항복 전압을 향상시킬 수 있다. 매립층(40)의 저항은 제3 딥웰 영역(50)의 저항보다 낮으며, 결과적으로 매립층(40)이 구비된 쇼트키 배리어 다이오드의 순방향 바이어스 전류는 증가한다. 제3 딥웰 영역(50)에 에피텍셜 공정을 적용하면, 항복 전압이 42%만큼 향상될 수 있다.
도 5b에 도시된 쇼트키 배리어 다이오드는 도 5a에서 N형의 확산 딥웰 영역(35)을 더 포함한다. N형의 확산 딥웰 영역(35)은 양측의 P형의 제1 웰 영역(110) 사이에 형성된다. N형의 제3 딥웰 영역(50)의 농도는 N형의 확산 딥웰 영역(35)의 농도보다 높다. X-X' 기준의 농도 프로파일은 양측의 N형의 제3 딥웰 영역(50)부터 점차 낮아지고, N형의 확산 딥웰 영역(35)에서 가장 낮은 농도값을 갖는다. N형의 제3 딥웰 영역(50)을 형성하기 위한 이온 주입은 N형의 확산 딥웰 영역(35)에 적용되지 않는다. 제1 딥웰 영역(30)의 도펀트들이 N형의 확산 딥웰 영역(35)으로 확산되어 형성된다. 그래서 N형의 확산 딥웰 영역(35)의 농도가 제1 딥웰 영역(30)보다 낮다. 이는 쇼트키 배리어 다이오드의 항복 전압을 향상시키고 누설 전류를 감소시키기 위함이다.
도 6은 본 발명의 다른 실시 예에 따른 쇼트키 배리어 다이오드의 단면을 나타낸 도면이다.
도 6에 도시된 바와 같이, 도 5a 및 도 5b에서의 매립층(40)은 기판(10) 및 N형의 제3 딥웰 영역(50) 사이에 형성되지 않는다. 즉, P형의 기판(10)에 N형의 제3 딥웰 영역(50)만 형성된다. 폴리 필드 플레이트(160)는 RESURF 분리막(150) 상에 형성된다. 애노드 전극(170)은 폴리 필드 플레이트(160) 및 실리사이드(175)와 연결된다. 폴리 필드 플레이트(160)는 STI 또는 LOCOS(150) 아래에 측면 필드(lateral fields)를 감소시킨다. 따라서 폴리 필드 플레이트(160)는 디자인 룰 또는 도펀트 농도가 최적화되면 쇼트키 배리어 다이오드의 항복 전압을 향상시킬 수 있다. 도 6에서 P형의 제1 웰 영역(110)은 제3 딥웰 영역(50)에 형성된다. P형의 제1 도핑 영역(115)은 제1 웰 영역(110)에 형성된다. 즉, P형의 제1 웰 영역(110)은 P+ 영역 및 P형의 웰 영역으로 이루어진다. P형의 제1 웰 영역(110)은 쇼트키 배리어 다이오드의 항복 전압을 향상시킨다. 애노드 컨택을 위한 실리사이드(175)는 활성 쇼트키 영역, P형의 제1 웰 영역(110) 및 P형의 제1 도핑 영역(115)의 상부에 위치한다. 폴리 필드 플레이트(160)는 STI 또는 LOCOS 아래에 측면 필드를 감소시킨다. 따라서 폴리 필드 플레이트(160)는 디자인 룰 또는 도펀트 농도가 최적화되면 쇼트키 배리어 다이오드의 항복 전압을 향상시킬 수 있다. 도 6에서 제3 딥웰 영역(50)에 에피텍셜 공정을 적용하면, 항복 전압이 42%만큼 향상될 수 있다. 제3 딥웰 영역(50)에 에피텍셜 공정을 적용하면, 제3 딥웰 영역(50)은 에피 층으로 볼 수 있다.
도 7은 본 발명의 도 1의 실시 예에 따른 쇼트키 배리어 다이오드의 전기적 특성을 비교한 도면이다.
도 7의 첫번째 그림에 도시된 바와 같이, 애노드 컨택 아래에 형성된 P형의 제2 웰 영역(120)은 쇼트키 배리어 다이오드의 누설 전류를 감소시킨다. P형의 제1 웰 영역(110) 및 제2 웰 영역(120) 사이의 공간 즉, LSch가 감소함에 따라, 누설 전류가 감소된다. 그러나 도 7의 두번째 그림에 도시된 바와 같이, 애노드 컨택 아래에 형성된 P형의 제2 웰 영역(120)은 쇼트키 배리어 다이오드의 순방향 바이어스 전류를 감소시킨다. 여기서, 누설 전류와 순방향 바이어스 전류는 고온(예컨대, 150)에서 측정되었다.
도 8은 본 발명의 도 1의 실시 예에 따른 쇼트키 배리어 다이오드의 항복 전압 특성을 비교한 도면이다.
도 8의 첫번째 그림에 도시된 바와 같이, 폴리 필드 플레이트(160)의 길이가 증가함에 따라, 항복 전압은 1.5㎛에서 증가하고 포화된다. 그리고 도 8의 두번째 그림에 도시된 바와 같이, 폴리 필드 플레이트(160)의 길이와 상관없이 캐소드 전류는 차이가 없음을 알 수 있다. 그러나 항복 전압은 첫번째 그림에서 설명한 바와 같이, 플레이트(160) 길이가 1.5 um 이상이 그 이하보다 큰 값을 보이고 있다.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 반도체 기판
20: 제2 딥웰 영역
30: 제1 딥웰 영역
35: 확산 딥웰 영역
40: 매립층
50: 제3 딥웰 영역
110: 제1 웰 영역
115: 제1 도핑 영역
120: 제2 웰 영역
125: 제2 도핑 영역
130: 제3 웰 영역
135: 제3 도핑 영역
140: 제4 웰 영역
145: 제4 도핑 영역
150: 분리막
160: 폴리 필드 플레이트
170: 애노드 전극
175: 실리사이드
180: 캐소드 전극
190: 접지
210: 딥 트렌치 아이솔레이션 영역
220: 채널 정지 영역

Claims (12)

  1. 반도체 기판에 형성된 N형의 매립층;
    상기 N형의 매립층 상에 형성되고, 서로 떨어져 형성되는 N형의 제1 딥웰 영역과 N형의 제2 딥웰 영역;
    상기 N형의 제1 딥웰 영역과 상기 N형의 제2 딥웰 영역 사이에 형성된 N형의 확산 딥웰 영역;
    상기 N형의 제1 딥웰 영역과 상기 N형의 확산 딥웰 영역과 상기 N형의 제2 딥웰 영역에 각각 형성된 P형의 제1 웰 영역, 제2 웰 영역 및 제3 웰 영역;
    상기 P형의 제1 웰 영역과 상기 P형의 제2 웰 영역과 접촉하여 형성된 분리막들;
    상기 N형의 제1 딥웰 영역과 상기 N형의 제2 딥웰 영역과 상기 N형의 확산 딥웰 영역 상에 형성되고, 상기 P형의 제1, 제2 및 제3 웰 영역과 직접 접촉되어 형성된 실리사이드;
    상기 P형의 제1 웰 영역과 상기 분리막을 통해 분리되어 형성된 N형의 웰 영역; 및
    상기 N형의 웰 영역에 연결된 캐소드 전극;
    을 포함하는 쇼트키 배리어 다이오드.
  2. 제1항에 있어서,
    상기 P형의 제1 웰 영역에 형성된 P형의 고농도 제1 도핑 영역; 및
    상기 P형의 제2 웰 영역에 형성된 P형의 고농도 제2 도핑 영역;을 더 포함하는 쇼트키 배리어 다이오드.
  3. 제1항에 있어서,
    상기 N형의 매립층의 농도는 상기 N형의 제1 딥웰 영역의 농도보다 높은 쇼트키 배리어 다이오드.
  4. 제1항에 있어서,
    상기 N형의 확산 딥웰 영역의 농도는 상기 N형의 제1 딥 웰 영역보다 농도가 낮은 쇼트키 배리어 다이오드.
  5. 제1항에 있어서,
    상기 분리막 상에 형성된 폴리 필드 플레이트; 및
    상기 폴리 필드 플레이트 및 상기 실리사이드와 연결된 애노드 전극;을 더 포함하는 쇼트키 배리어 다이오드.
  6. 반도체 기판에 형성된 N형의 매립층;
    상기 N형의 매립층 상에 형성된 N형의 딥웰 영역;
    상기 N형의 딥웰 영역에 형성된 P형의 제1 웰 영역;
    상기 P형의 제1 웰 영역과 접촉하여 형성된 분리막;
    상기 N형의 딥웰 영역 상에 형성되고, 상기 P형의 제1 웰 영역과 직접 접촉하여 형성된 실리사이드;
    상기 실리사이드와 연결된 애노드 전극; 및
    상기 N형의 매립층과 상기 N형의 딥웰 영역을 둘러싸며 형성된 딥 트렌치 아이솔레이션 영역을 포함하고,
    상기 딥 트렌치 아이솔레이션 영역은 상기 N형의 매립층과 상기 N형의 딥웰 영역과 직접 접하여 형성되고, 상기 N형의 딥웰 영역보다 깊은 쇼트키 배리어 다이오드.
  7. 제6항에 있어서,
    상기 분리막에 의해 상기 P형의 제1 웰 영역과 떨어져 형성된 N형의 웰 영역; 및
    상기 N형의 웰 영역에 연결된 캐소드 전극을 포함하고,
    상기 N형의 매립층의 깊이는 상기 딥 트렌치 아이솔레이션 영역의 깊이보다 얕은 쇼트키 배리어 다이오드.
  8. 제6항에 있어서,
    상기 N형의 매립층의 농도는 상기 N형의 딥웰 영역의 농도보다 높은 쇼트키 배리어 다이오드.
  9. 제6항에 있어서,
    상기 딥 트렌치 아이솔레이션 영역의 하부에 형성된 채널 정지 영역;을 더 포함하는 쇼트키 배리어 다이오드.
  10. 제6항에 있어서,
    상기 P형의 제1 웰 영역에 형성된 P형의 고농도 제1 도핑 영역;을 더 포함하는 쇼트키 배리어 다이오드.
  11. 제6항에 있어서,
    상기 분리막 상에 형성된 폴리 필드 플레이트;를 더 포함하고,
    상기 애노드 전극은 상기 폴리 필드 플레이트 및 상기 실리사이드와 연결되는 쇼트키 배리어 다이오드.
  12. 제6항에 있어서,
    상기 N형의 매립층과 상기 N형의 딥웰 영역의 수평 길이는 서로 동일한 쇼트키 배리어 다이오드.
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