KR100607413B1 - 스택형 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (26)
- 단결정 실리콘 기판 상에 형성되고, 최상부로부터 상기 기판 표면까지 연통되는 콘택홀을 갖는 층간 절연막 패턴들이 적층된 형태의 층간 절연 구조물;상기 층간 절연막 패턴들 사이에 적층되고, 상기 콘택홀의 측벽 부위와 연통하는 홈에 의해 일부분이 노출되는 단결정 실리콘막 패턴;상기 단결정 실리콘 패턴의 측면과 상기 콘택홀 측벽 사이의 홈 부분 및 상기 콘택홀의 측벽, 저면에 연속적으로 형성되고, 측면 성장 특성을 갖는 금속 물질로 이루어지는 제1 금속막 패턴;상기 제1 금속막 패턴 상에 형성되고, 금속간 접착 특성을 향상시키기 위한 버퍼용 금속 질화막 패턴; 및상기 콘택홀 내부를 채우는 제2 금속막 패턴을 포함하는 것을 특징으로 하는 스택형 반도체 장치.
- 제1항에 있어서, 상기 제1 금속막 패턴 및 버퍼용 금속 질화막 패턴은 원자층 적층 방법에 의해 형성된 것을 특징으로 하는 스택형 반도체 장치.
- 제1항에 있어서, 상기 제1 금속막 패턴은 5 내지 100Å의 두께를 갖는 것을 특징으로 하는 스택형 반도체 장치.
- 제1항에 있어서, 상기 버퍼용 금속 질화막 패턴은 5 내지 100Å의 두께를 갖는 것을 특징으로 하는 스택형 반도체 장치.
- 제1항에 있어서, 상기 제1 금속막 패턴은 텅스텐으로 이루어지고, 상기 버퍼용 금속 질화막 패턴은 텅스텐 질화물로 이루어지는 것을 특징으로 하는 스택형 반도체 장치.
- 제1항에 있어서, 상기 제2 금속막 패턴은 텅스텐으로 이루어지는 것을 특징으로 하는 스택형 반도체 장치.
- 제1항에 있어서, 상기 단결정 실리콘 패턴에는 적층 트랜지스터가 형성된 것을 특징으로 하는 스택형 반도체 장치.
- 제7항에 있어서, 상기 제1 금속막 패턴과 접하는 상기 단결정 실리콘 패턴의 측면 부위에는 상기 적층 트랜지스터의 소오스/드레인 영역이 형성된 것을 특징으로 하는 스택형 반도체 장치.
- 단결정 실리콘 기판 상에 층간 절연막들이 적층된 예비 층간 절연 구조물을 형성하는 단계;상기 층간 절연막들 사이에 적층되고 상부 액티브 영역으로 제공되기 위한 예비 실리콘막 패턴을 형성하는 단계;상기 예비 층간 절연 구조물의 최상부로부터 상기 기판 표면까지 연통되도록 상기 층간 절연막들을 식각하여 상기 예비 단결정 실리콘 패턴의 일부분을 노출시키는 콘택홀을 갖는 층간 절연 구조물을 형성하는 단계;상기 콘택홀과 연통하는 홈(recess)을 갖도록 상기 노출된 예비 단결정 실리콘 패턴을 부분적으로 식각함으로서 단결정 실리콘 패턴을 형성하는 단계;상기 홈 내부, 콘택홀의 측벽 및 저면에 연속적으로, 측면 성장 특성을 갖는 금속 물질을 증착시킴으로서 제1 금속막 패턴을 형성하는 단계;상기 제1 금속막 패턴 상에 금속간 접착 특성을 향상시키기 위한 버퍼용 금속 질화막 패턴을 형성하는 단계; 및상기 콘택홀을 채우도록 제2 금속막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 금속막 패턴 및 버퍼용 금속 질화막 패턴은 원자층 적층 방법에 의해 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 금속막 패턴 및 버퍼용 금속 질화막 패턴은 동일한 공정 챔버 내에서 인시튜로 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 금속막 패턴, 버퍼용 금속 질화막 패턴 및 제2 금속막 패턴은 50 내지 450℃의 온도에서 진행되는 증착 공정을 통해 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 금속막 패턴은 5 내지 100Å의 두께로 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 버퍼용 금속 질화막 패턴은 5 내지 100Å의 두께로 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제2 금속막 패턴은 텅스텐을 증착시켜 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제2 금속막 패턴을 형성하는 단계는,상기 콘택홀을 부분적으로 채우도록 원자층 적층 방법에 의해 제2 하부 금속막을 형성하는 단계;상기 콘택홀을 완전히 채우도록 제2 하부 금속막 상에 화학 기상 증착 방법에 의해 제2 상부 금속막을 형성하는 단계; 및상기 층간 절연 구조물의 상부면이 노출되도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 노출된 예비 단결정 실리콘 패턴을 부분적으로 식각함으로서 단결정 실리콘 패턴을 형성하는 단계는,상기 층간 절연막과 상기 단결정 실리콘 패턴 간의 식각 선택비가 1: 10이상인 케미컬을 사용한 습식 식각 공정을 수행함으로서 달성되는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제17항에 있어서, 상기 케미컬은 NH4OH : H2O2 : H2O 가 4:1:95 인 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 금속막 패턴을 형성하는 단계는,i) 핵 형성을 위한 제1 반응 가스를 유입하여 상기 콘택홀 및 홈의 내부 표면에 화학적으로 흡착시키는 단계;ii) 물리적으로 흡착된 제1 반응 가스를 퍼지하는 단계;iii) 텅스텐을 포함하는 제2 반응 가스를 유입하여 반응시킴으로서 상기 콘택홀 및 홈의 내부 표면에 텅스텐 박막을 형성하는 단계;iv) 미반응한 제2 반응 가스를 퍼지하는 단계를 수행하는 단계; 및v) 상기 i)내지 iv) 단계를 반복 수행하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제19항에 있어서, 상기 제1 반응 가스는 SiH4 또는 B2H6이고, 상기 제2 반응 가스는 WF6인 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제19항에 있어서, 상기 제1 금속막 패턴을 형성하는 단계들은 1mTorr 내지 760Torr의 챔버 내에서 이루어지는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 버퍼용 금속 질화막 패턴을 형성하는 단계는,i) 핵 형성을 위한 제1 반응 가스를 유입하여 상기 콘택홀 및 홈의 내부 표면에 화학적으로 흡착시키는 단계;ii) 물리적으로 흡착된 제1 반응 가스를 퍼지하는 단계;iii) 텅스텐을 포함하는 제2 반응 가스를 유입하여 상기 콘택홀 및 홈의 내부 표면에 화학적으로 흡착시키는 단계;iv) 물리적으로 흡착된 제2 반응 가스를 퍼지하는 단계를 수행하는 단계;v) 질소를 포함하는 제3 반응 가스를 유입하여 반응시킴으로서 상기 콘택홀 및 홈의 내부 표면에 텅스텐 질화 박막을 형성하는 단계;vi) 미반응한 제3 반응 가스를 퍼지하는 단계를 수행하는 단계; 및vii) 상기 i)내지 vi) 단계를 반복 수행하는 단계를 더 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제22항에 있어서, 상기 제1 반응 가스는 SiH4 또는 B2H6이고, 제2 반응 가스는 WF6이고, 상기 제3 반응 가스는 NH3인 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제22항에 있어서, 상기 버퍼용 금속 질화막 패턴을 형성하는 단계들은 1mTorr 내지 760Torr의 챔버 내에서 형성하는것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 단결정 실리콘 패턴에 게이트 구조물 및 소오스/드레인을 포함하는 적층 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
- 제25항에 있어서, 상기 단결정 실리콘 패턴을 형성하는 단계는,상기 적층 트랜지스터의 소오스/드레인의 도핑 영역을 완전히 침식하지 않는 범위 내에서 상기 예비 단결정 실리콘 패턴을 부분적으로 식각함으로서 이루어지는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
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