KR100607413B1 - 스택형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

콘택 플러그를 포함하는 스택형 반도체 장치 및 그 제조에서, 반도체 장치는단결정 실리콘 기판 상에 형성되고, 최상부로부터 상기 기판 표면까지 연통되는 콘택홀을 갖는 층간 절연막 패턴들이 적층된 형태의 층간 절연 구조물과, 상기 층간 절연막 패턴들 사이에 적층되고, 상기 콘택홀의 측벽 부위와 연통하는 홈에 의해 일부분이 노출되는 단결정 실리콘막 패턴과, 상기 단결정 실리콘 패턴의 측면과 상기 콘택홀 측벽 사이의 홈 부분 및 상기 콘택홀의 측벽, 저면에 연속적으로 형성되고, 측면 성장 특성을 갖는 금속 물질을 증착시킴으로서 획득된 제1 금속막 패턴과, 상기 제1 금속막 패턴 상에 형성되는 버퍼용 금속 질화막 패턴 및 상기 콘택홀 내부를 채우는 제2 금속막 패턴을 포함한다. 상기한 반도체 장치는 상기 단결정 실리콘막 패턴과 접하는 부위가 금속막 패턴으로 이루어지므로 저저항 및 오믹 콘택 특성을 구현할 수 있다.

Description

스택형 반도체 장치 및 그 제조 방법 {Stacked semiconductor device and method of manufacturing the same}
도 1은 본 발명의 실시예 1에 따른 단결정 실리콘막 패턴의 측면과 접하는 콘택 플러그를 갖는 스택형 반도체 장치를 나타내는 단면도이다.
도 2 내지 도 10은 도 1에 도시된 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
도 11은 원자층 적층법에 의해 텅스텐 질화막을 형성하는 방법을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 실시예 2에 따른 트리플 스택형 SRAM 장치를 나타내는 단면도이다.
도 13 내지 도 18은 도 12에 도시된 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
도 19는 본 발명에 따른 콘택 플러그의 오믹 특성을 확인하기 위한 실험용 구조물의 단면도이다.
도 20은 도 19에 도시된 콘택 플러그들을 경유하는 배선의 양단에 전압을 변동시키면서 인가하고(sweep), 각 전압에 따른 전류를 측정한 결과를 나타내는 그래프이다.
본 발명은 스택형 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 단결정 실리콘막 패턴과 상기 단결정 실리콘막 패턴과 접속하는 콘택 플러그가 구비된 스택형 반도체 장치 및 상기 반도체 장치의 제조 방법이 개시되어 있다.
반도체 장치를 고도로 집적화시키기 위해, 칩 상에 형성되는 패턴의 크기 및 상기 형성된 패턴 사이의 거리를 점차 감소시키고 있다. 그런데, 상기와 같이 패턴의 크기를 감소시키는 경우에는 저항이 매우 증가되는 등의 예기치 않은 문제가 발생된다. 때문에, 상기 패턴의 크기를 감소시킴으로서 집적도를 증가시키기에는 한계가 있다. 따라서, 최근에는 상기 반도체 장치를 고도로 집적화시키기 위해, 기판 위에 MOS 트랜지스터와 같은 반도체 단위 소자들이 적층된 스택형 반도체 장치들이 개발되고 있다.
특히, 반도체 메모리 장치 중에 SRAM장치의 경우, 단위 셀이 6개의 트랜지스터로 구현되므로 셀 면적이 매우 커질 수밖에 없다. 그러므로, 상기 단위 셀을 구현하는 각 트랜지스터를 수직 방향으로 적층시킴으로서 셀 면적을 감소시키고 있다.
예를 들어, 더블 스택형 SRAM 장치는 2개의 풀다운(pull-down) 소자 및 2개의 억세스(access) 소자인 NMOS 트랜지스터가 반도체 기판에 구현되고, 상기 기판 상에 위치하는 단결정 실리콘 패턴에 상기 NMOS 트랜지스터와 연결되는 2개의 풀업 소자인 PMOS 트랜지스터가 구현된다.
한편, 트리플 스택형 SRAM 장치는 2개의 풀다운(pull-down) 소자인 NMOS 트랜지스터가 반도체 기판에 구현되고, 상기 기판 상에 위치하는 제1 단결정 실리콘패턴에 상기 NMOS 트랜지스터와 연결되는 2개의 풀업(pull-up) 소자인 PMOS 트랜지스터가 구현되고, 상기 제1 단결정 실리콘막 패턴 상에 위치하는 제2 단결정 실리콘 패턴에 2개의 억세스(access) 소자인 NMOS 트랜지스터가 구현된다.
상기 스택형 SRAM장치를 구현하기 위해서는 상기 기판 또는 단결정 실리콘 패턴 상에 적층되어 있는 각 트랜지스터의 게이트 또는 소오스/드레인들이 서로 전기적으로 접속되어야 한다. 이를 위하여, 상기 기판 또는 단결정 실리콘막 패턴에 형성된 게이트 또는 소오스/드레인들이 서로 접속할 수 있는 구조를 갖는 콘택 플러그가 구비되어야 한다. 상기 스택형 SRAM장치를 불량없이 구현하기 위해서는 복잡한 연결 구조를 만족하면서 저저항 및 오믹 특성을 갖는 콘택 플러그의 형성이 매우 중요하다. 여기서, 오믹 특성은 콘택 부위에서 전압과 전류간의 그래프가 선형(linear)을 나타내는 특성을 의미한다.
통상적으로, 저저항을 가지면서 오믹 특성을 갖는 상기 콘택 플러그를 형성하기 위하여, 우선 연결 대상이 되는 소오스/ 드레인 및 게이트를 부분적으로 노출시키는 콘택홀을 형성한다. 다음에, 상기 콘택홀의 내부면에 베리어 금속막을 형성한 이 후에 상기 콘택홀 내부를 채우는 금속막을 형성한다. 이 경우, 상기 베리어 금속막에 의해 상기 연결 대상이 되는 소오스/ 드레인 및 게이트 부위에 오믹 콘택이 형성될 수 있다.
그러나, 상기 콘택 플러그의 사이즈가 감소되고 그 높이는 증가됨에 따라, 상기 콘택홀 내부 측벽 및 저면에 균일한 두께로 상기 베리어 금속막을 형성하는 것이 매우 어려워지고 있다. 때문에, 상기 베리어 금속막이 국부적으로 얇게 증착되거나 또는 증착되지 못한 부위에서는 오믹 콘택이 형성되지 않는다.
상기 스택형 반도체 장치에서, 상기 단결정 실리콘 패턴에 형성되어 있는 적층 트랜지스터의 소오스/드레인은 상기 콘택 플러그의 측벽 부위와 접하면서 전기적으로 도통하게 된다. 그러므로, 상기 베리어 금속막의 스텝 커버러지 특성이 좋지 않을 경우에, 상기 콘택 플러그에 의해 상기 적층 트랜지스터의 소오스/드레인과 오믹 콘택을 형성하기가 매우 어렵다. 상기와 같이, 각 접속 부위에서 오믹 콘택이 형성되지 않을 경우에는 반도체 장치의 동작 불량이 유발된다.
따라서, 본 발명의 제1 목적은 저저항을 갖고, 각 접촉 부위에서 오믹 특성을 갖는 콘택 플러그를 포함하는 스택형 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 스택형 반도체 장치를 제조하는 데 적합한 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 스택형 반도체 장치는, 단결정 실리콘 기판 상에 형성되고, 최상부로부터 상기 기판 표면까지 연통되는 콘택홀을 갖는 층간 절연막 패턴들이 적층된 형태의 층간 절연 구조물과, 상기 층간 절연막 패턴들 사이에 적층되고, 상기 콘택홀의 측벽 부위와 연통하는 홈에 의해 일부분이 노출되는 단결정 실리콘막 패턴과, 상기 단결정 실리콘 패턴의 측면과 상기 콘택홀 측벽 사이의 홈 부분 및 상기 콘택홀의 측벽, 저면에 연속적으로 형성되고, 측면 성장 특성을 갖는 금속 물질을 증착시킴으로서 획득된 제1 금속막 패턴과, 상기 제1 금속막 패턴 상에 형성되고, 금속간 접착 특성을 향상시키기 위한 버퍼용 금속 질화막 패턴 및 상기 콘택홀 내부를 채우는 제2 금속막 패턴을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 스택형 반도체 장치의 제조 방법으로, 단결정 실리콘 기판 상에 층간 절연막들이 적층된 예비 층간 절연 구조물을 형성한다. 상기 층간 절연막들 사이에 적층되고 상부 액티브 영역으로 제공되기 위한 예비 실리콘막 패턴을 형성한다. 상기 예비 층간 절연 구조물의 최상부로부터 상기 기판 표면까지 연통되도록 상기 층간 절연막들을 식각하여 상기 예비 단결정 실리콘 패턴의 일부분을 노출시키는 콘택홀을 갖는 층간 절연 구조물을 형성한다. 상기 콘택홀과 연통하는 홈(recess)을 갖도록 상기 노출된 예비 단결정 실리콘 패턴을 부분적으로 식각함으로서 단결정 실리콘 패턴을 형성한다. 상기 홈 내부, 콘택홀의 측벽 및 저면에 연속적으로, 측면 성장 특성을 갖는 금속 물질을 증착시킴으로서 제1 금속막 패턴을 형성한다. 상기 제1 금속막 패턴 상에 금속간 접착 특성을 향상시키기 위한 버퍼용 금속 질화막 패턴을 형성한다. 다음에, 상기 콘택홀을 채우도록 제2 금속막 패턴을 형성한다.
상기 설명한 바와 같이, 본 발명에 의한 스택형 반도체 장치는 상기 단결정 실리콘 패턴과의 반응이 억제되는 온도에서 증착 공정을 수행함으로서 획득되고, 상기 단결정 실리콘 패턴의 측면과 상기 콘택홀 사이와, 상기 콘택홀의 측벽 및 저면에 연속적으로 제1 금속막 패턴을 구비한다.
즉, 상기 단결정 실리콘 패턴 및 기판과 직접적으로 접촉되는 부위에 통상적인 베리어 금속막 패턴이 형성되는 것이 아니라 상기 베리어 금속막 패턴에 비해 낮은 저항을 갖는 금속 물질로 이루어진 제1 금속막 패턴이 형성되어 있다. 때문에, 콘택 저항을 감소시킬 수 있다. 더구나, 원자층 적층 방법을 사용하는 경우, 상기 콘택홀이 높은 종횡비를 갖더라도 균일한 두께로 상기 제1 금속막 패턴을 형성할 수 있다.
그러므로, 본 발명에 의하면 상기 단결정 실리콘막 패턴 및 기판 부위에서 콘택 저항이 감소되면서도 오믹 특성을 갖는 콘택 플러그를 형성할 수 있으며, 이로 인해 궁극적으로는 스택형 반도체 장치의 수율 및 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 단결정 실리콘막 패턴의 측면과 접하는 콘택 플러그를 갖는 스택형 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 단결정 실리콘 기판(100) 상에 형성되고, 최상부로부터 상기 기판(100) 표면까지 연통되는 콘택홀을 갖는 층간 절연막 패턴들이 적층된 형태의 층간 절연 구조물이 구비된다. 본 실시예에서는, 제1 및 제2 층간 절연막 패턴(102a, 110a)이 구비된다. 그리고, 상기 제1 층간 절연막 패턴(102a)에 구비되는 콘택홀을 제1 콘택홀이라 하고, 상기 제2 층간 절연막 패턴(110a)에 구비되는 콘택홀을 제2 콘택홀이라 한다.
구체적으로, 상기 단결정 실리콘 기판(100) 표면을 일부 노출하는 제1 콘택홀을 갖는 제1 층간 절연막 패턴(102a)이 구비된다. 상기 기판(100)은 실리콘 기판 또는 실리콘-온-인슐레이터 기판을 포함한다. 상기 제1 층간 절연막 패턴(102a)은 실리콘 산화물로 이루어질 수 있다. 예를 들어, 상기 제1 층간 절연막 패턴(102a)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(BoroPhosphor Silicate Glass)로 이루어질 수 있다.
그리고, 상기 제1 층간 절연막 패턴(102a) 상에는 상기 제1 콘택홀과 연통하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴(110a)이 구비된다. 상기 제2 층간 절연막 패턴(110a)은 실리콘 산화물로 이루어질 수 있다.
상기 제1 및 제2 층간 절연막 패턴(102a, 110a) 사이에 적층되고, 상부 액티브 영역으로 제공되는 단결정 실리콘막 패턴(108b)이 구비된다. 상기 단결정 실리콘막 패턴(108b)은 상기 콘택홀 측벽 부위와 연통하는 홈(118)에 의해 일부분이 노출된다. 구체적으로, 상기 단결정 실리콘막 패턴(108b)의 일측면부가 노출된다. 상기 단결정 실리콘막 패턴(108b)에는 트랜지스터와 같은 반도체 단위 소자들이 형성될 수 있다.
상기 단결정 실리콘 패턴(108b)의 측면과 상기 콘택홀 측벽 사이의 홈(118) 및 상기 콘택홀의 측벽, 저면에는 연속적으로 제1 금속막 패턴(120a)이 구비된다. 상기 제1 금속막 패턴(120a)은 측면 성장 특성을 갖는 금속 물질을 증착시킴으로서 획득된다.
상기 제1 금속막 패턴(120a)은 스텝 커버러지 특성이 양호하면서 저저항을 갖는 금속 물질로 이루어지는 것이 바람직하다. 그리고, 상기 제1 금속막 패턴(120a)은 스텝 커버러지가 양호한 증착 특성을 갖는 원자층 적층 방법을 통해 형성되는 것이 바람직하다. 상기 원자층 적층 방법의 경우 50 내지 450℃정도의 낮은 온도에서 증착이 가능하기 때문에, 상기 제1 금속막 패턴(120a)과 상기 단결정 실리콘막 패턴(108b)간의 과도한 반응에 따른 상기 단결정 실리콘막 패턴(108b)의 소모가 거의 발생되지 않는다.
상기 제1 금속막 패턴으로 사용할 수 있는 금속 물질의 예로서는 텅스텐을 들 수 있다.
상기 제1 금속막 패턴(120a)은 실질적으로 전기적 연결이 이루어지는 상기 단결정 실리콘 패턴(108b)의 노출된 측면 부위 및 기판(100) 표면 부위와 직접적으로 접촉되어 있으며, 상기 접촉 부위가 오믹 특성을 갖도록 하기 위한 오믹막으로 제공된다. 상기 제1 금속막 패턴(120a)이 5Å 이하의 두께를 갖는 경우에는 오믹 특성을 얻기가 어려우며, 100Å 이상의 두께를 갖는 경우 공정 시간이 지나치게 길어지고 막 내부에 접착 특성이 좋지 않게 된다. 그러므로, 상기 제1 금속막 패턴(120a)은 5 내지 100Å의 두께를 갖는 것이 바람직하다. 더욱 바람직하게 상기 제1 금속막 패턴(120a)은 25 내지 35Å의 두께를 갖는다. 그리고, 상기 홈 부위로 금속 물질이 측면 성장을 하기 때문에, 상기 홈 부위에서의 제1 금속막 패턴(120a)의 두께는 다른 부위에 비해 상대적으로 더 두껍다.
상기 제1 금속막 패턴(120a) 상에는 금속간 접착 특성을 향상시키기 위한 버퍼용 금속 질화막 패턴(122a)이 구비된다. 상기 버퍼용 금속 질화막 패턴(122a)으로 사용할 수 있는 물질의 예로서는 텅스텐 질화물을 들 수 있다.
상기 버퍼용 금속 질화막 패턴(122a)은 스텝 커버러지가 양호한 증착 특성을 갖는 원자층 적층 방법을 통해 형성되는 것이 바람직하다. 상기 버퍼용 금속 질화막 패턴(122a)이 5Å보다 얇으면 금속간 접착능력이 떨어지고, 100Å보다 두꺼우면 콘택 플러그의 저항이 지나치게 증가될 수 있다. 따라서, 상기 금속 질화막 패턴(122a)은 5 내지 100Å의 두께를 갖는 것이 바람직하다. 더욱 바람직하게 상기 금속 질화막 패턴(122a)은 25 내지 35Å의 두께를 갖는다.
상기 콘택홀 내부를 채우는 제2 금속막 패턴(125)이 구비된다. 상기 제2 금속막 패턴(125)은 원자층 적층 공정에 의해 형성된 제2 하부 금속막 패턴(125a)과 화학 기상 증착 공정에 의해 형성된 제2 상부 금속막 패턴(125b)으로 이루어질 수 있다. 상기 제2 금속막 패턴(125)은 스텝커버러지 특성이 양호한 금속 물질인 텅스텐으로 이루어질 수 있다.
상기 제2 하부 금속막 패턴이(125a)이 5Å보다 얇으면 이 후 제2 상부 금속막 패턴(125b)을 보이드없이 형성시키기가 어렵고, 100Å보다 두꺼우면 상기 제2 하부 금속막 패턴(125a)을 형성하기 위한 공정 시간이 지나치게 길어지게 된다. 따라서, 상기 제2 하부 금속막 패턴(125a)은 5 내지 100Å의 두께를 갖는 것이 바람직하다. 더욱 바람직하게 상기 제2 하부 금속막 패턴(125a)은 25 내지 35Å의 두께를 갖는다.
도시된 바와 같이, 상기 단결정 실리콘 패턴의 측면과 상기 콘택홀 측벽 사이의 홈 부위에 저저항을 갖는 제1 금속막 패턴이 구비됨에 따라 상기 단결정 실리콘 패턴과의 콘택 저항을 감소시킬 수 있다. 또한, 상기 제1 금속막 패턴을 구비함으로서, 상기 단결정 실리콘 패턴 및 기판 표면과 접속하는 부위가 오믹 특성을 가질 수 있다.
도 2 내지 도 10은 도 1에 도시된 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 단결정 실리콘 기판(100) 상에 제1 층간 절연막(102)을 형성한다. 상기 제1 층간 절연막(102)은 화학 기상 증착 방법으로 실리콘 산화물을 증착시켜 형성할 수 있다. 구체적으로, 상기 제1 층간 절연막(102)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(BoroPhosphor Silicate Glass)을 증착시켜 형성할 수 있다. 여기서, 상기 기판(100) 상에는 트랜지스터와 같은 반도체 단위 소자가 형성되어 있는 것이 바람직하다.
상기 제1 층간 절연막(102)을 부분적으로 식각함으로서 상기 기판(100) 표면을 선택적으로 노출시키는 개구부(104)를 형성한다. 상기 개구부(104)를 형성한 이 후에, HF 용액 등을 사용하여 상기 기판(100) 표면 상에 형성되는 자연 산화막을 제거하는 습식 표면 처리 공정을 더 수행할 수 있다.
상기 개구부(104) 저면에 노출되는 기판 표면을 시드로하여 에피택셜 공정에 의해 단결정 실리콘을 성장시킴으로서, 상기 개구부(104) 내부를 완전히 채우면서 상기 제1 층간 절연막 상에 에피택시얼막(도시안됨)을 형성한다. 구체적으로, 상기 에피택시얼막을 성장시킬 때 공정 온도가 약 750℃ 미만이면 성장이 용이하게 이루어지지 않기 때문에 바람직하지 않고, 상기 공정 온도가 약 1,250℃를 초과하면 에피택시얼막의 성장에 따른 공정 제어가 용이하지 않으므로 바람직하지 않다.
따라서, 상기 에피택시얼막의 성장은 약 750 내지 1,250℃의 온도에서 수행하는 것이 바람직하고, 약 800 내지 900℃의 온도에서 수행하는 것이 보다 바람직하다.
상기 에피택시얼막을 형성하기 위한 상기 반응 가스는 실리콘 소스 가스를 포함하는 것이 바람직하다. 상기 실리콘 소스 가스의 예로서는 실리콘테트라클로라이드(SiCl4), 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로염화실란(SiHCl3) 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 본 실시예에서는 상기 반응 가스로서 주로 실리콘테트라클로라이드를 사용한다.
다음에, 화학기계적 연마 공정을 통해 상기 제1 층간 절연막 표면이 노출되도록 상기 에피택시얼막을 일부 제거함으로서 상기 개구부(104) 내부에 에피택시얼막 패턴(106)을 형성한다.
도 3을 참조하면, 상기 제1 층간 절연막(102) 및 에피택시얼막 패턴(106) 상에 화학 기상 증착 공정에 의해 비정질 실리콘막(도시안됨)을 형성한다. 다음에, 상기 비정질 실리콘막을 열처리하여 상기 비정질 실리콘막을 상변화시킴으로서, 상 기 비정질 실리콘막을 단결정 실리콘막(108)으로 전환한다.
구체적으로, 상기 열처리 공정에 의해 상기 비정질 실리콘막이 상변화되고, 이 때 상기 에피택시얼막 패턴(106)의 실리콘 물질이 시드로 작용함으로서 상기 비정질 실리콘막의 결정 구조가 단결정으로 변환된다.
도 4를 참조하면, 상기 단결정 실리콘막(108)을 선택적으로 식각함으로서 예비 단결정 실리콘막 패턴(108a)을 형성한다. 상기 예비 단결정 실리콘막 패턴(108a)은 상부 액티브 영역으로 제공되는 단결정 실리콘막 패턴을 형성하기 위한 준비 단계의 패턴이다. 상기 예비 단결정 실리콘막 패턴(108a)상에도 트랜지스터를 포함하는 단위 소자들을 다양하게 형성할 수 있다.
다음에, 상기 예비 단결정 실리콘막 패턴(108a) 및 제1 층간 절연막(102) 상에 제2 층간 절연막(110)을 형성한다. 상기 제2 층간 절연막(110)은 실리콘 산화물을 증착시켜 형성할 수 있다.
도 5를 참조하면, 상기 제2 층간 절연막(110)을 부분적으로 식각함으로서 제2 콘택홀(112)을 형성한다. 계속하여, 상기 제2 콘택홀(112) 저면에 노출되어 있는 제1 층간 절연막(102)을 부분적으로 식각함으로서, 상기 제2 콘택홀(112)과 연통하는 제1 콘택홀(114)을 형성한다. 상기 제1 및 제2 콘택홀(114, 112)이 연통되는 부위에, 상기 예비 단결정 실리콘막 패턴(108a)의 일부분이 노출된다. 이하에서는, 상기 제2 콘택홀(112) 및 제1 콘택홀(114)을 통칭하여 콘택홀(116)이라고 설명한다.
상기 콘택홀(116)을 형성함으로서, 상기 제2 층간 절연막(110) 및 제1 층간 절연막(102)은 제2 층간 절연막 패턴(110a) 및 제1 층간 절연막 패턴(102a)으로 전환된다. 이하에서는, 상기 제1 및 제2 층간 절연막 패턴(102a, 110a)의 적층 구조를 층간 절연막 구조물이라 한다.
도시된 것과 같이, 상기 콘택홀(116)이 상기 에피택시얼막 패턴(도 5, 106) 부위에 형성되는 경우에는 상기 제1 층간 절연막(102)뿐 아니라 상기 에피택시얼막 패턴(106)을 식각하는 공정도 함께 수행하여야 한다.
도 6을 참조하면, 상기 콘택홀(116)에 의해 일부분이 노출된 예비 단결정 실리콘막 패턴(108a)을 부분적으로 식각함으로서 상기 콘택홀(116)과 연통하는 홈(118)을 형성한다. 상기 홈(118)은 상기 콘택홀(116)의 측벽으로부터 수직방향으로 패여진 형상을 갖는다. 상기 홈(118)이 형성됨으로서, 상기 예비 단결정 실리콘막 패턴(108a)은 단결정 실리콘막 패턴(108b)으로 전환된다.
상기 홈(118)을 형성하기 위한 식각 공정에서 상기 제1 및 제2 층간 절연막 패턴(102a, 110a) 측벽이 함께 식각되면 상기 콘택홀(116)의 내부 폭이 증가된다. 상기 콘택홀(116)의 내부 폭이 증가되면, 후속 공정을 통해 완성된 콘택 플러그에서 쇼트 등의 불량이 유발될 수 있다. 때문에, 상기 홈(118)을 형성하기 위한 식각 공정에서는 상기 예비 단결정 실리콘막 패턴(108a)만이 선택적으로 제거되고 상기 제1 및 제2 층간 절연막 패턴(102a, 110a)은 거의 제거되지 않는 것이 바람직하다. 구체적으로, 상기 홈(118)은 상기 층간 절연 구조물과 상기 단결정 실리콘 패턴(108b) 간의 식각 선택비가 1: 10이상인 케미컬을 사용한 습식 식각 공정을 통해 형성할 수 있다. 사용할 수 있는 상기 케미컬의 예로는 NH4OH : H2O2 : H2O 가 4:1:95 의 조성을 갖는 케미컬을 들 수 있다.
도 7을 참조하면, 상기 홈(118) 내부, 콘택홀(116)의 측벽, 저면 및 제2 층간 절연막 패턴(110) 상부면에 연속적으로, 측면 성장 특성을 갖는 금속 물질을 증착시킴으로서 제1 금속막(120)을 형성한다. 상기 금속 물질이 측면 성장을 하므로 콘택홀(116)의 측벽으로부터 수직한 방향으로 연장되는 홈(118) 내부에 보이드 없이 증착될 수 있다. 상기 제1 금속막(120)으로 사용할 수 있는 금속 물질의 예로는 텅스텐을 들 수 있다.
상기 제1 금속막(120)은 높은 종횡비를 갖는 콘택홀(116)의 측벽 및 저면에 균일하게 형성되어야 하므로 스탭커버러지 특성이 우수한 원자층 적층 방법으로 형성하는 것이 바람직하다. 또한, 상기 원자층 적층 방법에 의하면 50 내지 450℃의 비교적 낮은 온도에서 증착이 가능하므로, 상기 제1 금속막(120)과 노출된 실리콘이 서로 과도하게 반응하여 상기 단결정 실리콘막 패턴의 측벽이 소모되는 것을 억제할 수 있다. 이 때, 상기 제1 금속막(120)은 5 내지 100Å의 두께로 형성하는 것이 바람직하다. 더욱 바람직하게는, 상기 제1 금속막(120)은 25 내지 35Å의 두께로 형성한다. 그리고, 상기 홈 부위로 금속 물질이 측면 성장을 하기 때문에, 상기 홈 부위에서의 제1 금속막(120)의 두께는 다른 부위에 비해 상대적으로 더 두껍게 형성된다. 상기와 같이, 콘택홀(116)과 연통하여 형성되는 홈(118)에 의해 단결정 실리콘막 패턴(108b)과 직접 접촉하는 제1 금속막(120)의 두께가 증가되고, 이로 인해 상기 단결정 실리콘막 패턴(108b)의 접촉 부위의 면저항이 감소된다.
이하에서는, 원자층 적층 방법에 의해 텅스텐을 증착함으로서 제1 금속막을 형성하는 방법에 대해 좀 더 상세하게 설명한다.
도 10은 원자층 적층법에 의해 텅스텐막을 형성하는 방법을 설명하기 위한 타이밍도이다.
우선, 챔버의 내부 압력을 1mTorr 내지 760Torr로 유지한 상태에서 상기 챔버 내에 기판을 로딩한다.
그리고, 핵 형성(nucleation)을 위한 제1 반응 가스를 챔버 내부에 유입하여 상기 제1 반응 가스를 상기 콘택홀 및 홈의 내부 표면에 화학적으로 흡착시킨다.(S10) 사용할 수 있는 제1 반응 가스의 예로는 SiH4 및 B2H6을 들 수 있으며, 이는 단독 또는 혼합하여 사용할 수 있다.
물리적으로 흡착된 제1 반응 가스를 퍼지한다.(S12) 구체적으로, 상기 제1 반응 가스를 퍼지하기 위해 퍼지 가스를 상기 챔버 내부로 유입한다. 상기 퍼지 가스의 예로는 질소 가스, 아르곤 가스 등을 들 수 있다.
텅스텐을 포함하는 제2 반응 가스를 유입하여 반응시킴으로서 상기 콘택홀 및 홈의 내부 표면에 텅스텐 박막을 형성한다.(S14) 사용할 수 있는 제2 반응 가스의 예로는 WF6를 들 수 있다.
다음에, 미반응한 제2 반응 가스를 퍼지한다.(S16) 구체적으로, 상기 제1 반응 가스를 퍼지하기 위해 퍼지 가스를 상기 챔버 내부로 유입한다. 상기 퍼지 가스의 예로는 질소 가스, 아르곤 가스 등을 들 수 있다.
상기 설명한 각 단계들은 원자층 단위의 텅스텐 박막이 형성되는 하나의 싸이클이 된다. 그리고, 상기 하나의 싸이클을 이루는 각 단계들을 계속적으로 반복 수행함으로서 원하는 두께를 갖는 텅스텐막을 형성할 수 있다.
도 8을 참조하면, 상기 제1 금속막(120) 상에 금속간 접착 특성을 향상시키기 위한 버퍼용 금속 질화막(122)을 형성한다. 상기 제1 금속막(120)이 텅스텐으로 형성되는 경우, 상기 버퍼용 금속 질화막(122)은 텅스텐 질화물로 형성할 수 있다.
상기 버퍼용 금속 질화막(122)은 스탭커버러지 특성이 우수한 원자층 적층 방법으로 형성하는 것이 바람직하다. 또한, 상기 원자층 적층 방법에 의하면 50 내지 450℃의 비교적 낮은 온도에서 증착이 가능하다. 이 때, 상기 버퍼용 금속 질화막(122)은 5 내지 100Å의 두께로 형성하는 것이 바람직하다. 더욱 바람직하게는, 상기 버퍼용 금속 질화막(122)은 25 내지 35Å의 두께로 형성한다.
상기 버퍼용 금속 질화막(122)은 상기 제1 금속막(120)을 형성하는 챔버와 동일한 공정 챔버 내에서 인시튜로 형성할 수 있다.
이하에서는, 원자층 적층 방법에 의해 텅스텐 질화물을 증착함으로서 버퍼용 금속 질화막을 형성하는 방법에 대해 좀 더 상세하게 설명한다.
도 11은 원자층 적층법에 의해 텅스텐 질화막을 형성하는 방법을 설명하기 위한 타이밍도이다.
우선, 챔버의 내부 압력을 1mTorr 내지 760Torr로 유지한다. 이 때, 이 전의 제1 금속막 형성 공정과 동일한 챔버 내에서 인시튜로 텅스텐 질화막을 형성할 수 있다.
핵 형성을 위한 제1 반응 가스를 챔버 내부에 유입하여 상기 제1 반응 가스를 상기 콘택홀 및 홈의 내부 표면에 화학적으로 흡착시킨다.(S20) 사용할 수 있는 제1 반응 가스의 예로는 SiH4 및 B2H6을 들 수 있으며, 이는 단독 또는 혼합하여 사용할 수 있다.
물리적으로 흡착된 제1 반응 가스를 퍼지한다.(S22) 구체적으로, 상기 제1 반응 가스를 퍼지하기 위해 퍼지 가스를 상기 챔버 내부로 유입한다. 상기 퍼지 가스의 예로는 질소 가스, 아르곤 가스 등을 들 수 있다.
텅스텐을 포함하는 제2 반응 가스를 유입하여 상기 콘택홀 및 홈의 내부 표면에 화학적으로 흡착시킨다.(S24) 사용할 수 있는 제2 반응 가스의 예로는 WF6를 들 수 있다.
물리적으로 흡착된 상기 제2 반응 가스를 퍼지한다.(S26)
질소를 포함하는 제3 반응 가스를 유입하여 반응시킴으로서 상기 제2 콘택홀 및 상기 제1 콘택홀의 내부 표면에 텅스텐 질화 박막을 형성한다. (S28)
상기 미반응한 제3 반응 가스를 퍼지한다.(S30)
상기 설명한 각 단계를 수행하면 원자층 단위의 텅스텐 질화 박막이 형성되고 상기 각 단계들을 계속적으로 반복 수행함으로서 원하는 두께를 갖는 텅스텐 질화막을 형성할 수 있다.
도 9를 참조하면, 상기 콘택홀(116)을 완전히 채우도록 제2 금속막(124)을 형성한다. 상기 제2 금속막(124)은 상기 제1 금속막(120) 및 버퍼용 금속 질화막 (122)을 형성하기 위한 증착 설비에 부착된 별도의 공정 챔버에서 형성할 수 있다. 상기 제2 금속막(124)은 텅스텐을 사용하여 형성할 수 있다.
상기 제2 금속막(124)을 형성하기 위한 방법으로, 우선 상기 콘택홀을 부분 적으로 채우도록 원자층 적층 방법에 의해 제2 하부 금속막(124a)을 형성하고 난 후, 상기 콘택홀을 완전히 채우도록 화학 기상 증착 방법에 의해 제2 상부 금속막(124b)을 형성한다. 상기 제2 하부 금속막(124a) 및 제2 상부 금속막(124b)을 형성하는 공정은 동일한 공정 챔버 내에서 수행할 수 있다.
상기 제2 하부 금속막(124a)은 5 내지 100Å의 두께를 갖도록 형성하는 것이 바람직하다. 더욱 바람직하게, 상기 제2 하부 금속막(124a)은 25 내지 35Å의 두께로 형성한다.
상기와 같이, 먼저 스텝커버러지 특성이 우수한 원자층 적층 방법에 의해 제2 하부 금속막(124a)을 형성하고 이 후 증착 속도가 빠른 화학 기상 증착 방법으로 제2 상부 금속막(124b)을 형성함으로서, 보이드나 시임이 없는 제2 금속막(124)을 형성할 수 있다.
다음에, 도 1에 도시된 것과 같이, 상기 제2 층간 절연막 패턴(110a)의 상부면이 노출되도록 평탄화 공정을 수행함으로서 상기 콘택홀 내부를 채우는 제2 금속막 패턴(125)을 형성한다. 또한, 상기 버퍼 금속 질화막(122) 및 제1 금속막(120)은 버퍼 금속 질화막 패턴(122a) 및 제1 금속막 패턴(120a)으로 전환된다.
실시예 2
도 12는 본 발명의 실시예 2에 따른 트리플 스택형 SRAM 장치를 나타내는 단면도이다.
도 12를 참조하면, 표면이 단결정 실리콘으로 이루어지는 기판(200)에 소자 분리막(202)이 구비된다. 상기 소자 분리막(202)에 의해 상기 기판에는 하부 액티브 영역이 정의되고, 상기 하부 액티브 영역에는 풀다운(pull-down)소자인 하부 NMOS 트랜지스터들이 구비된다.
상기 하부 NMOS 트랜지스터는 제1 게이트 절연막 패턴(204), 제1 도전막 패턴(206) 및 제1 소오스/드레인 영역(210)으로 이루어진다. 상기 제1 도전막 패턴(206)은 N형 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 하부 NMOS트랜지스터가 형성되는 기판 부위에는 P-웰(도시안됨)이 형성되어 있다. 상기 P-웰 내부에 부분적으로 N형 불순물이 도핑되어 있는 제1 소오스/드레인 영역(210)이 구비된다.
상기 제1 도전막 패턴(206)의 측면에는 게이트 스페이서(208)가 구비된다. 상기 게이트 스페이서(208), 제1 도전막 패턴(206) 및 기판(200) 표면 상에 연속적으로 질화막 라이너(212)가 구비된다.
상기 기판(200)의 일부 표면 및 상기 제1 도전막 패턴(206)의 일부 표면을 노출하는 제1 콘택홀을 갖고, 상기 하부 NMOS 트랜지스터를 완전히 매립하는 제1 층간 절연막 패턴(214a)이 구비된다. 상기 제1 층간 절연막 패턴(214a)은 평탄한 상부면을 갖는다. 상기 제1 층간 절연막 패턴(214a)은 실리콘 산화물로 이루어질 수 있다. 예를 들어, 상기 제1 층간 절연막 패턴(214a)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(BoroPhosphor Silicate Glass)로 이루어질 수 있다.
상기 제1 층간 절연막 패턴(214a) 상에는 상기 제1 콘택홀과 연통하는 제2 콘택홀을 갖는 제2 층간 절연막 패턴(226a)이 구비된다. 상기 제2 층간 절연막 패 턴(226a)은 실리콘 산화물로 이루어질 수 있다.
또한, 상기 제2 층간 절연막 패턴(226a) 상에는 상기 제2 콘택홀과 연통하는 제3 콘택홀을 갖는 제3 층간 절연막 패턴(238a)이 구비된다. 상기 제3 층간 절연막 패턴(238a)은 실리콘 산화물로 이루어질 수 있다. 본 실시예에서는 상기 제1 내지 제3 콘택홀을 통칭하여 콘택홀이라 하면서 설명한다.
상기 제1 층간 절연막 패턴(214a) 및 상기 제2 층간 절연막 패턴(226a) 사이에 개재되고, 상기 콘택홀의 측벽 부위와 연통하는 제1 홈(250)에 의해 일부분이 노출되는 제1 단결정 실리콘 패턴(218a)이 구비된다. 상기 제1 단결정 실리콘 패턴(218a)은 제1 상부 액티브 영역으로 제공된다.
상기 제1 단결정 실리콘막 패턴(218a)에는 풀업(pull-up)소자인 PMOS 트랜지스터들이 형성된다. 상기 PMOS 트랜지스터는 제2 게이트 절연막 패턴(220), 제2 도전막 패턴(222) 및 제2 소오스/드레인 영역(224)으로 이루어진다. 상기 제1 단결정 실리콘막 패턴(218a)에서 상기 PMOS 트랜지스터의 채널 영역은 N형 불순물로 도핑되어 있으며, 상기 제2 소오스/드레인 영역(224)은 P형 불순물로 도핑되어 있다.
고립된 하나의 제1 단결정 실리콘막 패턴(218a)에는 적어도 1개의 PMOS 트랜지스터가 형성된다. 상기 제1 홈(250)에 의해 노출되는 상기 제1 단결정 실리콘 패턴(218a)의 단부까지 상기 제2 소오스/드레인 영역(224)이 연장된다. 또한, 상기 제2 도전막 패턴의 일부분은 상기 콘택홀에 의해 노출된다.
상기 제2 층간 절연막 패턴(226a) 및 상기 제3 층간 절연막 패턴(238a) 사이에 개재되고, 상기 콘택홀의 측벽 부위와 연통하는 제2 홈(252)에 의해 일부분이 노출되는 제2 단결정 실리콘 패턴(230a)이 구비된다. 상기 제2 단결정 실리콘 패턴(230a)은 제2 상부 액티브 영역으로 제공된다.
상기 제2 단결정 실리콘막 패턴(230a)에는 2개의 억세스(access) 소자인 상부 NMOS 트랜지스터들이 구비된다. 상기 상부 NMOS 트랜지스터는 제3 게이트 절연막 패턴(232), 제3 도전막 패턴(234) 및 제3 소오스/드레인 영역(236)으로 이루어진다. 상기 제2 단결정 실리콘막 패턴(230a)에서 상기 상부 NMOS 트랜지스터의 채널 영역은 P형 불순물로 도핑되어 있고, 상기 제3 소오스/드레인 영역(236)은 N형 불순물로 도핑되어 있다.
고립된 하나의 제2 단결정 실리콘막 패턴(230a)에는 적어도 1개의 N형 트랜지스터가 형성된다. 그리고, 상기 제2 홈에 의해 노출되는 상기 제2 단결정 실리콘 패턴(230a)의 부위까지 상기 제3 소오스/드레인 영역(236)이 연장된다.
상기 기판(200)과 제1 단결정 실리콘막 패턴(218a) 사이에는 선택적 에피택셜 성장 공정에 의해 형성된 콘택 플러그 형상의 제1 에피택셜막 패턴(도시안됨)이 구비된다. 또한, 상기 제1 단결정 실리콘막 패턴(218a) 및 제2 단결정 실리콘막 패턴(230a) 사이에 선택적 에피택셜 성장 공정에 의해 형성된 콘택 플러그 형상의 제2 에피택셜막 패턴(도시안됨)이 구비된다. 상기 제1 에피택셜막 패턴 및 제2 에피택셜막 패턴의 일부분은 상기 콘택홀에 의해 노출될 수 있다.
상기 제1 및 제2 단결정 실리콘 패턴(218a, 230a)과 상기 콘택홀 측벽 사이에 위치하는 제1 홈(250) 및 제2 홈(252)을 채우면서 상기 콘택홀의 측벽, 저면에 연속적으로 형성된 제1 금속막 패턴(254a)이 구비된다. 상기 제1 금속막 패턴 (254a)은 측면 성장 특성을 갖는 금속 물질을 증착시킴으로서 획득된다.
또한, 상기 제1 금속막 패턴(254a)은 증착 시에 스텝 커버러지 특성이 양호하면서 저저항을 갖는 금속 물질로 이루어지는 것이 바람직하다. 상기 제1 금속막 패턴(254a)은 스텝 커버러지가 양호한 증착 특성을 갖는 원자층 적층 방법을 통해 형성되는 것이 바람직하다.
상기 제1 금속막 패턴(254a)은 실질적으로 전기적 연결이 이루어지는 상기 제1 및 제2 단결정 실리콘 패턴(218a, 230a)의 노출된 부위, 기판 표면, 제1 도전막 패턴(206) 및 제2 도전막 패턴(222) 부위와 직접적으로 접촉되어 있어서, 상기 접촉 부위가 오믹 특성을 갖도록 하기 위한 오믹막으로 제공된다.
여기서, 상기 제1 금속막 패턴(254a)과 직접 접촉되는 기판(100) 표면 부위는 풀다운 소자인 하부 NMOS 트랜지스터의 제1 소오스/드레인 영역(210)이 되고, 상기 제1 단결정 실리콘 패턴(218a)의 측면 부위는 풀업 소자인 PMOS트랜지스터의 제2 소오스/드레인 영역(224)이 되고, 상기 제2 단결정 실리콘 패턴(230a)의 측면 부위는 억세스 소자인 상부 NMOS트랜지스터의 제3 소오스/드레인 영역(236)이 된다.
상기 제1 금속막 패턴(254a)이 5Å 이하의 두께를 갖는 경우에는 오믹 특성을 얻기가 어려우며, 100Å 이상의 두께를 갖는 경우 공정 시간이 지나치게 길어진다. 그러므로, 상기 제1 금속막 패턴(254a)은 5 내지 100Å의 두께를 갖는 것이 바람직하다. 더욱 바람직하게, 상기 제1 금속막 패턴(254a)은 25 내지 35Å의 두께를 갖는다. 그리고, 상기 제1 및 제2 홈(250, 252) 부위로 금속 물질이 측면 성 장을 하기 때문에, 상기 제1 및 제2 홈(250, 252) 부위에서의 제1 금속막 패턴(254a)의 두께는 다른 부위에 비해 상대적으로 더 두껍다.
상기 제1 금속막 패턴(254a) 상에는 금속간 접착 특성을 향상시키기 위한 버퍼용 금속 질화막 패턴(256a)이 구비된다. 상기 버퍼용 금속 질화막 패턴(256a)으로 사용할 수 있는 금속 물질의 예로는 텅스텐 질화물을 들 수 있다. 또한, 상기 버퍼용 금속 질화막 패턴(256a)은 스텝 커버러지가 양호한 증착 특성을 갖는 원자층 적층 방법을 통해 형성되는 것이 바람직하다. 상기 버퍼용 금속 질화막 패턴(256a)이 5Å보다 얇으면 금속간 접착 특성을 기대하기가 어려우며, 100Å보다 두꺼우면 콘택 플러그의 콘택 부위에 표면 저항(Sheet resistance)이 지나치게 증가될 수 있다. 따라서, 상기 버퍼용 금속 질화막 패턴(256a)은 5 내지 100Å의 두께를 갖는 것이 바람직하다. 더욱 바람직하게, 상기 버퍼용 금속 질화막 패턴(256a)은 25 내지 35Å의 두께를 갖는다.
상기 콘택홀 내부를 채우는 제2 금속막 패턴(260)이 구비된다. 상기 제2 금속막 패턴(260)은 원자층 적층 공정에 의해 형성된 제2 하부 금속막 패턴(260a)과 화학 기상 증착 공정에 의해 형성된 제2 상부 금속막 패턴(260b)이 적층된 형태를 가질 수 있다. 상기 제2 금속막 패턴(260)은 스텝커버러지 특성이 양호한 금속 물질로 이루어질 수 있으며, 예를 들어 텅스텐으로 이루어질 수 있다.
도시된 바와 같이, 상기 제1 단결정 실리콘 패턴 및 제2 단결정 실리콘 패턴과 콘택홀의 측벽 사이에는 상기 콘택홀의 측벽과 수직한 방향으로 패여진 형태의 제1 및 제2 홈이 구비되고, 상기 제1 및 제2 홈 내부에는 저저항을 갖는 제1 금속 막 패턴이 구비된다. 때문에, 상기 제1 단결정 실리콘 패턴 및 제2 단결정 실리콘 패턴에서 콘택되는 부위의 표면 저항을 감소시킬 수 있다.
도 13 내지 도 18은 도 12에 도시된 반도체 장치를 제조하기에 적합한 방법을 설명하기 위한 단면도이다.
도 13을 참조하면, 표면이 단결정 실리콘으로 이루어지는 반도체 기판(200)상에 트렌치 소자 분리 공정을 수행하여 소자 분리막(202)을 형성한다. 상기 공정에 의해 하부 액티브 영역이 정의된다.
상기 하부 액티브 영역에 해당하는 반도체 기판(200)상에 제1 게이트 절연막(도시안됨)을 형성한다. 상기 제1 게이트 절연막 상에 제1 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제1 게이트 절연막 패턴(204) 및 제1 도전막 패턴(206)이 적층된 제1 게이트 구조물을 형성한다. 상기 제1 도전막 패턴(206)은 N형 불순물이 도핑된 폴리실리콘 물질로 이루어질 수 있다. 상기 제1 도전막 패턴(206)은 에스램 장치의 연결 구조를 만족시키기 위해 상기 소자 분리막 상부까지 연장되어 있다. 상기 제1 게이트 구조물의 양측에 게이트 스페이서(208)를 형성한다. 상기 게이트 스페이서(208), 제1 도전막 패턴(206) 상부면 및 상기 기판(100) 상에는 후속 공정에서 식각 저지막으로 사용하기 위한 질화막 라이너(212)를 형성한다.
상기 제1 게이트 구조물 양측에 노출된 기판 아래로 N형 불순물을 주입함으로서 제1 소오스/드레인 영역(210)을 형성한다. 상기 공정을 수행함으로서, 상기 기판(200) 상에 풀-다운 소자를 이루는 하부 NMOS트랜지스터를 완성한다.
상기 기판(200) 상에 상기 하부 NMOS 트랜지스터를 매몰하는 제1 층간 절연막(214)을 형성한다. 구체적으로, 상기 제1 층간 절연막(214)은 상기 하부 NMOS 트랜지스터를 매립하도록 실리콘 산화물과 같은 절연 물질을 형성한 이 후에 그 상부면이 평탄하게 되도록 상기 절연 물질의 표면을 연마함으로서 형성될 수 있다.
상기 제1 층간 절연막(214)을 부분적으로 식각하여 상기 기판 표면을 노출시키는 제1 개구부(215)를 형성한다.
다음에, 상기 실시예 1의 도 4 및 도 5를 참조로 설명한 공정들을 동일하게 수행함으로서, 상기 제1 개구부(215) 내부를 채우는 제1 에피택시얼막 패턴(216)을 형성하고, 상기 제1 에피택시얼막 패턴(216) 및 제1 층간 절연막(214) 상에는 제1 예비 단결정 실리콘막 패턴(218)을 형성한다.
도 14를 참조하면, 상기 제1 예비 단결정 실리콘막 패턴(218) 상에 제2 게이트 절연막(도시안됨)을 형성한다. 상기 제2 게이트 절연막 상에 제2 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제2 게이트 절연막 패턴(220), 제2 도전막 패턴(222)이 적층된 제2 게이트 구조물을 형성한다. 상기 제2 게이트 구조물 양측에 노출된 제1 예비 단결정 실리콘막 패턴(218)으로 P형 불순물을 주입함으로서 제2 예비 소오스/드레인 영역(223)을 형성한다. 상기 공정에 의하면, 상기 제1 예비 단결정 실리콘막 패턴(218)의 가장자리 부위까지 상기 제2 예비 소오스/드레인 영역(223)이 형성된다. 상기 제2 도전막 패턴(222)은 에스램 장치의 복잡한 연결 구조를 만족시키기 위해 상기 제1 층간 절연막(214) 상부면까지 연장되어 있다. 상기 공정을 수행함으로서, 상기 제1 예비 단결정 실리콘막 패턴(218)에 풀 업 소자 를 이루는 PMOS트랜지스터를 완성한다.
상기 제1 예비 단결정 실리콘막 패턴(218) 및 제1 층간 절연막 (214)상에 제2 층간 절연막(226)을 형성한다. 상기 제2 층간 절연막(226)에 상기 제1 단결정 실리콘막 패턴(218)을 노출시키는 제2 개구부(227)를 형성한다.
다음에, 상기 실시예 1의 도 4 및 도 5를 참조로 설명한 공정들을 동일하게 수행함으로서, 상기 제2 개구부(227) 내부를 채우는 제2 에피택시얼막 패턴(228)을 형성하고, 상기 제2 에피택시얼막 패턴(228) 및 제2 층간 절연막(226) 상에는 제2 예비 단결정 실리콘막 패턴(230)을 형성한다.
도 15를 참조하면, 상기 제2 예비 단결정 실리콘막 패턴(230) 상에 제3 게이트 절연막(도시안됨)을 형성한다. 상기 제3 게이트 절연막 상에 제3 도전막(도시안됨)을 형성하고 이를 패터닝함으로서, 제3 게이트 절연막 패턴(232) 및 제3 도전막 패턴(234)이 적층된 제3 게이트 구조물을 형성한다. 상기 제3 게이트 구조물 양측에 노출된 제2 예비 단결정 실리콘막 패턴(230)으로 N형 불순물을 주입함으로서 제3 예비 소오스/드레인 영역(235)을 형성한다. 상기 공정을 수행함으로서, 상기 제2 예비 단결정 실리콘막 패턴(230)에 억세스 소자를 이루는 상부 NMOS트랜지스터를 완성한다. 상기 제3 도전막 패턴(234)은 에스램 장치의 복잡한 연결 구조를 만족시키기 위해 상기 제2 층간 절연막(226) 상부면까지 연장되어 있다.
상기 제2 예비 단결정 실리콘막 패턴(230) 및 제2 층간 절연막(226) 상에 상기 상부 NMOS트랜지스터를 매립하는 상기 제3 층간 절연막(238)을 형성한다.
도 16을 참조하면, 상기 제3 층간 절연막(238) 상에 하드 마스크막(도시안 됨) 및 반사 방지막(도시안됨)을 형성한다. 상기 하드 마스크막은 실리콘 질화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다. 또한, 상기 반사 방지막은 실리콘 산질화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다.
상기 하드 마스크막 및 반사 방지막을 사진 및 식각 공정에 의해 패터닝함으로서, 콘택홀 형성을 위한 식각 마스크로 제공되는 하드 마스크 패턴(239) 및 반사 방지막 패턴(도시안됨)을 형성한다. 상기 하드 마스크 패턴(239)에 의해 노출되는 부위는 상기 제1 및 제2 에피택시얼막 패턴(216, 228)이 형성된 부위의 윗부분과 적어도 일부분이 겹쳐진다.
상기 하드 마스크 패턴(239)을 식각 마스크로 하여 제3 층간 절연막(238)을 식각함으로서, 그 측벽에 상기 제2 예비 단결정 실리콘막 패턴(230)의 일부분이 노출되는 제3 콘택홀(240)을 형성한다. 이 때, 상기 제3 콘택홀(240)은 그 측벽에 상기 제3 게이트 구조물이 전혀 노출되지 않도록 형성되어야 한다. 상기 공정을 수행함으로서, 상기 제3 층간 절연막(238)은 제3 콘택홀(240)을 갖는 제3 층간 절연막 패턴(238a)으로 전환된다.
상기 제3 콘택홀(240)의 저면에 노출되는 제2 에피택시얼막 패턴(228) 및 제2 층간 절연막(226)을 식각함으로서 제2 콘택홀(242)을 형성한다. 이 때, 상기 제2 콘택홀(242)의 측벽에는 상기 제1 예비 단결정 실리콘막 패턴(218)의 일부분 및 상기 제1 층간 절연막까지 연장된 부위의 제2 도전막 패턴(222)의 일부분이 노출되어야 한다. 그리고, 상기 제1 예비 단결정 실리콘막 패턴(218) 상에 위치하는 제2 도전막 패턴(222)은 상기 제2 콘택홀(242)에 의해 노출되지 않아야 한다. 상기 공정 을 수행함으로서, 제2 층간 절연막(226)은 제2 콘택홀(242)을 갖는 제2 층간 절연막 패턴(226a)으로 전환된다.
상기 제2 콘택홀(242)에 의해 노출되는 제1 에피택시얼막 패턴(216) 및 제1 층간 절연막(214)을 식각함으로서 기판(200) 표면 및 소자 분리막 상으로 연장되어 있는 제1 도전막 패턴(206)을 노출시키는 제1 콘택홀(244)을 형성한다. 상기 공정을 수행함으로서, 제1 층간 절연막(214)은 제1 콘택홀(244)을 갖는 제1 층간 절연막 패턴(214a)으로 전환된다.
상기 제1 콘택홀 내지 제3 콘택홀(244, 242, 240)을 형성하기 위한 식각 공정에서, 상기 반사 방지막 패턴 및 하드 마스크 패턴(239)도 대부분 제거된다.
도 16에서는 상기 제1 에피택시얼막 패턴(216) 및 제2 에피택시얼막 패턴(228)이 상기 제1 내지 제3 콘택홀(244, 242, 240)을 형성하면서 모두 제거된 것으로 보여지고 있지만, 실재로 도 14의 절단부 이외의 부위에 상기 제1 에피택시얼막 패턴(216) 및 제2 에피택시얼막 패턴(228)이 일부 남아 있을 수 있음을 알려둔다. 또한, 도시되지는 않았으나, 상기 제1 내지 제3 콘택홀(244, 242, 240)의 내측벽에 남아있는 제1 에피택시얼막 패턴(216) 및 제2 에피택시얼막 패턴(228)의 일부분이 노출될 수 있다.
상기 제1 콘택홀 내지 제3 콘택홀(244, 242, 240)은 서로 연통되어 있다. 이하에서는, 상기 제1 콘택홀 내지 제3 콘택홀(244, 242, 240)을 통칭하여 콘택홀(246)이라 하면서 설명한다.
도 17을 참조하면, 상기 콘택홀(246)에 의해 노출된 예비 제1 단결정 실리콘 막 패턴(218) 및 예비 제2 단결정 실리콘막 패턴(230)을 부분적으로 식각함으로서 상기 콘택홀(246)과 연통하는 제1 홈(250) 및 제2 홈(252)을 각각 형성한다. 상기 제1 및 제2 홈(250, 252)은 상기 콘택홀(246)의 측벽으로부터 수직한 방향으로 패여진 형상을 갖는다. 상기 제1 홈(250)이 형성됨으로서, 상기 예비 제1 단결정 실리콘막 패턴(218)은 상기 제1 홈(250)의 깊이만큼 폭이 좁아진 형태의 제1 단결정 실리콘막 패턴(218a)으로 전환된다. 또한, 상기 제2 홈(252)이 형성됨으로서, 상기 예비 제2 단결정 실리콘막 패턴(230)은 상기 제2 홈(252)의 깊이만큼 폭이 좁아진 형태의 제2 단결정 실리콘막 패턴(230a)으로 전환된다.
상기 제1 및 제2 홈(250, 252)을 형성하기 위한 식각 공정에서, 상기 예비 제1 및 제2 단결정 실리콘막 패턴(218, 230)만이 선택적으로 제거되고 상기 제1 내지 제3 층간 절연막 패턴(214a, 226a, 238a)은 거의 제거되지 않는 것이 바람직하다. 구체적으로, 상기 제1 및 제2 홈(250, 252)은 상기 층간 절연막 구조물과 상기 제1 및 제2 예비 단결정 실리콘 패턴(218, 230)간의 식각 선택비가 1: 10이상인 케미컬을 사용한 습식 식각 공정을 통해 형성하는 것이 바람직하다. 사용할 수 있는 상기 케미컬의 예로는 NH4OH : H2O2 : H2O 가 4 : 1 : 95 인 케미컬을 들 수 있다.
상기 제1 홈(250)이 형성됨에 따라, 상기 제2 예비 소오스/드레인 영역(223)은 불순물 도핑 영역이 감소된 제2 소오스/드레인 영역(224)으로 전환된다. 이 때, 상기 제1 홈(250)은 상기 제2 예비 소오스/드레인 영역(223)을 완전히 침식하지 않는 범위에서 형성되어야 한다. 또한, 상기 제2 홈(252)이 형성됨에 따라, 상기 제3 예비 소오스/드레인 영역(235)은 불순물 도핑 영역이 감소된 제3 소오스/드레인 영역(236)으로 전환된다. 이 때, 상기 제2 홈(252)은 상기 제2 예비 소오스/드레인 영역(235)을 완전히 침식하지 않는 범위에서 형성되어야 한다.
도 18을 참조하면, 상기 제1 및 제2 홈(250, 252) 내부, 콘택홀(246)의 측벽, 저면 및 제3 층간 절연막 패턴(238a) 상부면에 연속적으로, 측면 성장 특성을 갖는 금속 물질을 증착시킴으로서 제1 금속막(254)을 형성한다. 상기 공정에 의하면, 상기 콘택홀(246)에 의해 노출되는 제1 도전막 패턴(206) 및 제2 도전막 패턴(222)의 표면상에도 상기 제1 금속막(254)이 형성된다. 상기 금속 물질이 측면 성장을 하므로 콘택홀(246)의 측벽으로부터 수직한 방향으로 연장되는 제1 및 제2 홈(250, 252) 내부에 보이드 없이 증착될 수 있다. 상기 금속 물질의 예로는 텅스텐을 들 수 있다.
상기 제1 금속막(254)은 높은 종횡비를 갖는 콘택홀(246)의 측벽 및 저면에 균일하게 형성되어야 하므로 스탭커버러지 특성이 우수한 원자층 적층 방법으로 형성하는 것이 바람직하다. 또한, 상기 원자층 적층 방법에 의하면 50 내지 450℃의 비교적 낮은 온도에서 증착이 가능하므로, 상기 제1 금속막(254)과 노출된 실리콘이 서로 과도하게 반응함으로서 상기 제1 및 제2 단결정 실리콘막 패턴(218a, 230a)을 침식하는 문제를 최소화할 수 있다. 이 때, 상기 제1 금속막(254)은 5 내지 100Å의 두께로 형성한다. 더욱 바람직하게는, 상기 제1 금속막(254)은 30Å의 두께로 형성한다. 그리고, 상기 제1 및 제2 홈(250, 252) 부위로 금속 물질이 측면 성장을 하기 때문에, 상기 제1 및 제2 홈(250, 252) 부위에서의 제1 금속막(254)은 상대적으로 더 두껍게 형성된다.
상기 제1 금속막을 형성하는 방법은 실시예 1의 도 7을 참조로 설명한 것과 동일하므로 더 이상의 설명은 생략한다.
상기와 같이, 제1 및 제2 홈(250, 252) 내부에 금속물질의 측면 성장을 통해 제1 금속막이 채워지는 경우 상기 제1 및 제2 단결정 실리콘 패턴(218a, 230a)과 직접적으로 접촉되는 금속막의 두께가 더 두꺼워지는 효과가 있으며, 이로 인해 상기 제2 소오스/드레인 영역(224) 및 제3 소오스/드레인 영역(236)에서의 접촉 저항이 감소된다. 따라서, 상기 트랜지스터의 온 전류(on current)가 증가되어 트랜지스터의 성능(performance)이 향상된다.
도 19를 참조하면, 상기 제1 금속막(254) 상에 금속간 접착 특성을 향상시키기 위한 버퍼용 금속 질화막(256)을 형성한다. 상기 제1 금속막(254)이 텅스텐으로 형성되는 경우, 상기 버퍼용 금속 질화막(256)은 텅스텐 질화물로 형성할 수 있다.
상기 버퍼용 금속 질화막(256)은 스탭커버러지 특성이 우수한 원자층 적층 방법으로 형성하는 것이 바람직하다. 또한, 상기 원자층 적층 방법에 의하면 50 내지 450℃의 비교적 낮은 온도에서 증착이 가능하다. 이 때, 상기 버퍼용 금속 질화막(256)은 5 내지 100Å의 두께로 형성한다. 더욱 바람직하게는, 상기 버퍼용 금속 질화막(256)은 30Å의 두께로 형성한다. 상기 버퍼용 금속 질화막(256)은 상기 제1 금속막(254)을 형성하는 챔버와 동일한 공정 챔버 내에서 인시튜로 형성할 수 있다.
상기 버퍼용 금속 질화막(256)을 형성하는 방법은 실시예 1의 도 8을 참조로 설명한 것과 동일하므로 더 이상의 설명은 생략한다.
다음에, 상기 실시예 1의 도 9를 참조로 설명한 것과 동일한 공정을 수행하여 상기 콘택홀(246)을 채우도록 제2 금속막(258)을 형성한다.
다음에, 도 12에 도시된 것과 같이, 상기 제3 층간 절연막 패턴(238a)의 상부면이 노출되도록 평탄화 공정을 수행함으로서 상기 콘택홀 내부를 채우는 제2 금속막 패턴(260)을 형성한다. 또한, 상기 버퍼 금속 질화막(256) 및 제1 금속막(254)은 버퍼 금속 질화막 패턴(256a) 및 제1 금속막 패턴(254a)으로 전환된다.
설명한 바와 같이, 상기 제2 단결정 실리콘막 패턴 및 제1 단결정 실리콘막 패턴에서 다른 패턴들과 전기적으로 연결되는 부위에는 콘택홀과 연통하는 홈이 구비되고, 상기 홈 내부에 제1 금속막 패턴이 채워짐으로서 접촉 저항을 감소시킬 수 있다. 또한, 상기 제1 금속막 패턴을 스텝커버러지 특성이 우수한 원자층 적층 방법에 의해 형성함에 따라 상기 제1 금속막 패턴이 국부적으로 얇아지거나 형성되지 않는 등의 문제를 최소화할 수 있다. 이로 인해, 상기 공정에 의해 완성되는 콘택 플러그의 각 콘택 부위의 오믹 특성을 확보할 수 있다.
콘택 플러그의 전압/전류 특성 실험
본 발명에 의한 구조를 갖는 콘택 플러그의 오믹 특성을 확인하기 위한 실험을 실시하였다.
도 19는 본 발명에 따른 콘택 플러그의 오믹 특성을 확인하기 위한 실험용 구조물의 단면도이다.
도 19에 도시된 것과 같이, 하부 도전막 패턴(302)과 접속하는 1000개의 콘택 플러그(304) 및 상기 콘택 플러그(304)들과 연결되는 상부 배선(308)을 갖는 구조물을 형성하였다. 상기 콘택 플러그(304)는 본 발명의 실시예에서와 같이 원자층 적층 방법에 의해 형성된 제1 텅스텐막 패턴(310)과, 텅스텐 질화막 패턴(312)과, 제2 텅스텐 패턴(314)으로 이루어진다. 즉, 상기 콘택 플러그(304)는 오믹막으로서 제1 텅스텐막 패턴(310)이 사용되고, 접착을 위한 버퍼막으로서 텅스텐 질화막 패턴(312)이 사용된다. 미설명 도면부호 300은 기판, 306은 층간 절연막을 나타낸다.
도 20은 도 19에 도시된 콘택 플러그들을 경유하는 배선의 양단에 전압을 변동시키면서 인가하고(sweep), 각 전압에 따른 전류를 측정한 결과를 나타내는 그래프이다.
도 20을 참조하면, 도면부호 350은 콘택의 사이즈가 0.15㎛인 콘택 플러그를 갖는 구조물에서 측정된 결과를 나타내고, 도면부호 352는 콘택의 사이즈가 0.16㎛인 콘택 플러그를 갖는 구조물에서 측정된 결과를 나타내고, 도면부호 354는 콘택의 사이즈가 0.18㎛인 콘택 플러그를 갖는 구조물에서 측정된 결과를 나타낸다.
도 20을 참조하면, 상기 전압이 상승함에 따라 선형적으로 전류가 증가함을 알 수 있다. 즉, 본 발명에 따른 구조의 콘택 플러그를 사용하더라도 오믹 특성을 확보할 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면, 스택형 반도체 소자에 적용되는 콘택 플러그에서 각 연결 부위의 오믹 특성을 확보할 수 있다. 또한, 상기 콘택 플러그 는 콘택 저항이 감소된다. 따라서, 반도체 소자의 수율 및 신뢰성이 향상되는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 단결정 실리콘 기판 상에 형성되고, 최상부로부터 상기 기판 표면까지 연통되는 콘택홀을 갖는 층간 절연막 패턴들이 적층된 형태의 층간 절연 구조물;
    상기 층간 절연막 패턴들 사이에 적층되고, 상기 콘택홀의 측벽 부위와 연통하는 홈에 의해 일부분이 노출되는 단결정 실리콘막 패턴;
    상기 단결정 실리콘 패턴의 측면과 상기 콘택홀 측벽 사이의 홈 부분 및 상기 콘택홀의 측벽, 저면에 연속적으로 형성되고, 측면 성장 특성을 갖는 금속 물질로 이루어지는 제1 금속막 패턴;
    상기 제1 금속막 패턴 상에 형성되고, 금속간 접착 특성을 향상시키기 위한 버퍼용 금속 질화막 패턴; 및
    상기 콘택홀 내부를 채우는 제2 금속막 패턴을 포함하는 것을 특징으로 하는 스택형 반도체 장치.
  2. 제1항에 있어서, 상기 제1 금속막 패턴 및 버퍼용 금속 질화막 패턴은 원자층 적층 방법에 의해 형성된 것을 특징으로 하는 스택형 반도체 장치.
  3. 제1항에 있어서, 상기 제1 금속막 패턴은 5 내지 100Å의 두께를 갖는 것을 특징으로 하는 스택형 반도체 장치.
  4. 제1항에 있어서, 상기 버퍼용 금속 질화막 패턴은 5 내지 100Å의 두께를 갖는 것을 특징으로 하는 스택형 반도체 장치.
  5. 제1항에 있어서, 상기 제1 금속막 패턴은 텅스텐으로 이루어지고, 상기 버퍼용 금속 질화막 패턴은 텅스텐 질화물로 이루어지는 것을 특징으로 하는 스택형 반도체 장치.
  6. 제1항에 있어서, 상기 제2 금속막 패턴은 텅스텐으로 이루어지는 것을 특징으로 하는 스택형 반도체 장치.
  7. 제1항에 있어서, 상기 단결정 실리콘 패턴에는 적층 트랜지스터가 형성된 것을 특징으로 하는 스택형 반도체 장치.
  8. 제7항에 있어서, 상기 제1 금속막 패턴과 접하는 상기 단결정 실리콘 패턴의 측면 부위에는 상기 적층 트랜지스터의 소오스/드레인 영역이 형성된 것을 특징으로 하는 스택형 반도체 장치.
  9. 단결정 실리콘 기판 상에 층간 절연막들이 적층된 예비 층간 절연 구조물을 형성하는 단계;
    상기 층간 절연막들 사이에 적층되고 상부 액티브 영역으로 제공되기 위한 예비 실리콘막 패턴을 형성하는 단계;
    상기 예비 층간 절연 구조물의 최상부로부터 상기 기판 표면까지 연통되도록 상기 층간 절연막들을 식각하여 상기 예비 단결정 실리콘 패턴의 일부분을 노출시키는 콘택홀을 갖는 층간 절연 구조물을 형성하는 단계;
    상기 콘택홀과 연통하는 홈(recess)을 갖도록 상기 노출된 예비 단결정 실리콘 패턴을 부분적으로 식각함으로서 단결정 실리콘 패턴을 형성하는 단계;
    상기 홈 내부, 콘택홀의 측벽 및 저면에 연속적으로, 측면 성장 특성을 갖는 금속 물질을 증착시킴으로서 제1 금속막 패턴을 형성하는 단계;
    상기 제1 금속막 패턴 상에 금속간 접착 특성을 향상시키기 위한 버퍼용 금속 질화막 패턴을 형성하는 단계; 및
    상기 콘택홀을 채우도록 제2 금속막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 제1 금속막 패턴 및 버퍼용 금속 질화막 패턴은 원자층 적층 방법에 의해 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 제1 금속막 패턴 및 버퍼용 금속 질화막 패턴은 동일한 공정 챔버 내에서 인시튜로 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  12. 제9항에 있어서, 상기 제1 금속막 패턴, 버퍼용 금속 질화막 패턴 및 제2 금속막 패턴은 50 내지 450℃의 온도에서 진행되는 증착 공정을 통해 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  13. 제9항에 있어서, 상기 제1 금속막 패턴은 5 내지 100Å의 두께로 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  14. 제9항에 있어서, 상기 버퍼용 금속 질화막 패턴은 5 내지 100Å의 두께로 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  15. 제9항에 있어서, 상기 제2 금속막 패턴은 텅스텐을 증착시켜 형성하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  16. 제9항에 있어서, 상기 제2 금속막 패턴을 형성하는 단계는,
    상기 콘택홀을 부분적으로 채우도록 원자층 적층 방법에 의해 제2 하부 금속막을 형성하는 단계;
    상기 콘택홀을 완전히 채우도록 제2 하부 금속막 상에 화학 기상 증착 방법에 의해 제2 상부 금속막을 형성하는 단계; 및
    상기 층간 절연 구조물의 상부면이 노출되도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  17. 제9항에 있어서, 상기 노출된 예비 단결정 실리콘 패턴을 부분적으로 식각함으로서 단결정 실리콘 패턴을 형성하는 단계는,
    상기 층간 절연막과 상기 단결정 실리콘 패턴 간의 식각 선택비가 1: 10이상인 케미컬을 사용한 습식 식각 공정을 수행함으로서 달성되는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 케미컬은 NH4OH : H2O2 : H2O 가 4:1:95 인 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  19. 제9항에 있어서, 상기 제1 금속막 패턴을 형성하는 단계는,
    i) 핵 형성을 위한 제1 반응 가스를 유입하여 상기 콘택홀 및 홈의 내부 표면에 화학적으로 흡착시키는 단계;
    ii) 물리적으로 흡착된 제1 반응 가스를 퍼지하는 단계;
    iii) 텅스텐을 포함하는 제2 반응 가스를 유입하여 반응시킴으로서 상기 콘택홀 및 홈의 내부 표면에 텅스텐 박막을 형성하는 단계;
    iv) 미반응한 제2 반응 가스를 퍼지하는 단계를 수행하는 단계; 및
    v) 상기 i)내지 iv) 단계를 반복 수행하는 단계를 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 제1 반응 가스는 SiH4 또는 B2H6이고, 상기 제2 반응 가스는 WF6인 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  21. 제19항에 있어서, 상기 제1 금속막 패턴을 형성하는 단계들은 1mTorr 내지 760Torr의 챔버 내에서 이루어지는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  22. 제9항에 있어서, 상기 버퍼용 금속 질화막 패턴을 형성하는 단계는,
    i) 핵 형성을 위한 제1 반응 가스를 유입하여 상기 콘택홀 및 홈의 내부 표면에 화학적으로 흡착시키는 단계;
    ii) 물리적으로 흡착된 제1 반응 가스를 퍼지하는 단계;
    iii) 텅스텐을 포함하는 제2 반응 가스를 유입하여 상기 콘택홀 및 홈의 내부 표면에 화학적으로 흡착시키는 단계;
    iv) 물리적으로 흡착된 제2 반응 가스를 퍼지하는 단계를 수행하는 단계;
    v) 질소를 포함하는 제3 반응 가스를 유입하여 반응시킴으로서 상기 콘택홀 및 홈의 내부 표면에 텅스텐 질화 박막을 형성하는 단계;
    vi) 미반응한 제3 반응 가스를 퍼지하는 단계를 수행하는 단계; 및
    vii) 상기 i)내지 vi) 단계를 반복 수행하는 단계를 더 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  23. 제22항에 있어서, 상기 제1 반응 가스는 SiH4 또는 B2H6이고, 제2 반응 가스는 WF6이고, 상기 제3 반응 가스는 NH3인 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  24. 제22항에 있어서, 상기 버퍼용 금속 질화막 패턴을 형성하는 단계들은 1mTorr 내지 760Torr의 챔버 내에서 형성하는것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  25. 제9항에 있어서, 상기 단결정 실리콘 패턴에 게이트 구조물 및 소오스/드레인을 포함하는 적층 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  26. 제25항에 있어서, 상기 단결정 실리콘 패턴을 형성하는 단계는,
    상기 적층 트랜지스터의 소오스/드레인의 도핑 영역을 완전히 침식하지 않는 범위 내에서 상기 예비 단결정 실리콘 패턴을 부분적으로 식각함으로서 이루어지는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
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