CN103199012A - Io esd器件及其形成方法 - Google Patents

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Abstract

一种方法包括形成ESD二极管，包括实施外延生长以形成包含硅并且基本上不包含锗的外延区域。利用p型杂质掺杂该外延区域以形成p型区域，其中，该p型区域形成ESD二极管的阳极。本发明提供了IO ESD器件及其形成方法。

Description

IO ESD器件及其形成方法
技术领域
本发明涉及半导体制造，具体而言，涉及输入/输出（IO）静电放电（ESD）器件及其形成方法。 
背景技术
在输入/输出（IO）电路中，需要占据大芯片面积的大二极管来进行静电放电（ESD）保护。对ESD二极管而言，释放ESD电流的能力部分地取决于二极管的尺寸。因此，二极管被设计成尽可能大。另外，根据设计规则的需要，二极管的阳极和阴极的尺寸影响着位于相应的阳极和阴极正上方的金属线的宽度。因此，为了使位于二极管正上方的金属线获得良好的电迁移性能，ESD二极管被设计成具有大的阳极拾取区域（pickup region）和/或大的阴极拾取区域，而不将其设计成包括多个窄阳极拾取区域和/或窄阴极拾取区域。 
当形成ESD二极管的工艺与形成鳍式场效应晶体管（FinFET）的工艺结合起来时，可以通过从半导体鳍片外延生长拾取区域来形成大的阳极拾取区域和/或大的阴极拾取区域，并且将从相邻的鳍片生长的外延区域合并以形成大的拾取区域。然而，可以发现，大的外延区域中的一些可以具有比同时形成的小的外延区域小得多的厚度。结果，在ESD二极管中产生明显的泄漏电流。 
发明内容
一方面，本发明提供了一种方法，包括：形成静电放电（ESD）二极管，所述形成包括：实施外延生长以形成包含硅并且基本上不包含锗的外延区域；以及利用p型杂质掺杂所述外延区域，从而形成p型区域，其中，所述p型区域形成所述ESD二极管的阳极。 
所述的方法进一步包括：形成第一半导体鳍片；以及蚀刻所述第一半导体鳍片的一部分以形成第一凹槽，其中，从所述第一凹槽生长所述外延区域。 
所述的方法进一步包括：形成与所述第一半导体鳍片邻近并且平行的第二半导体鳍片；以及蚀刻所述第二半导体鳍片的一部分以形成第二凹槽，其中，将从所述第一凹槽和所述第二凹槽生长的半导体材料合并以形成所述外延区域。 
在所述的方法中，同时实施蚀刻所述第一半导体鳍片的所述一部分的步骤和蚀刻所述第二半导体鳍片的所述一部分的步骤。 
所述的方法进一步包括：形成另一半导体鳍片；蚀刻所述另一半导体鳍片的一部分以形成另一凹槽；在所述另一凹槽中实施另一外延生长以形成包含硅并且基本上不包含锗的另一外延区域，其中，同时实施所述外延生长和所述另一外延生长；以及利用n型杂质掺杂所述另一外延区域，从而形成n型区域。 
在所述的方法中，所述n型区域形成n型晶体管的源极/漏极区域。 
在所述的方法中，所述外延区域位于n-阱区域上方并且与所述n-阱区域相接触，并且其中，所述n-阱区域形成所述ESD二极管的阴极区域。 
另一方面，本发明还提供了一种方法，包括：形成彼此平行的多个第一半导体鳍片；形成彼此平行的多个第一栅电极，其中，所述多个第一栅电极的纵长方向垂直于所述多个第一半导体鳍片的纵长方向，并且其中，所述多个第一栅电极位于部分所述多个第一半导体鳍片的顶面和侧壁上；形成第二半导体鳍片；在部分所述第二半导体鳍片的顶面和侧壁上形成第二栅电极；蚀刻所述多个第一半导体鳍片的未被所述多个第一栅电极覆盖的部分，从而形成第一凹槽；蚀刻所述第二半导体鳍片的未被所述第二栅电极覆盖的部分，从而形成第二凹槽；实施外延生长以同时生长第一外延区域和第二外延区域，其中，从所述第一凹槽生长所述第一外延区域，其中，将所述第一外延区域合并以形成大的外延区域，并且其中，在所述第二凹槽中生长所述第二外延区域；利用p型杂质掺杂所述大的外延区域，从而形成p型区域，其中，所述p型区域形成静电放电（ESD）二极管的 阳极；以及利用n形杂质掺杂所述第二外延区域，从而形成n型器件的源极和漏极区域。 
在所述的方法中，同时实施蚀刻所述多个第一半导体鳍片的所述部分的步骤和蚀刻所述第二半导体鳍片的所述部分的步骤。 
在所述的方法中，所述n型器件是n型鳍式场效应晶体管（FinFET）。 
在所述的方法中，所述第一凹槽和所述第二凹槽的底面低于所述多个第一半导体鳍片的底面和所述第二半导体鳍片的底面。 
在所述的方法中，所述第一外延区域和所述第二外延区域包含硅并且基本上不包含锗。 
所述的方法进一步包括：形成第三半导体鳍片；在部分所述第三半导体鳍片的顶面和侧壁上形成第三栅电极；蚀刻所述第三半导体鳍片的未被所述第三栅电极覆盖的部分，从而形成第三凹槽；实施另一外延生长以生长第三外延区域，其中，在分开的工艺步骤中生长所述第一外延区域和所述第三外延区域，并且其中，所述第三外延区域包含硅锗；以及利用p型杂质掺杂所述第三外延区域，从而形成p型器件的源极和漏极区域。 
又一方面，本发明提供了一种器件，包括：半导体衬底；n-阱区域，位于所述半导体衬底中；以及p型半导体区域，位于所述n-阱区域上方，其中，所述p型半导体区域和所述n-阱区域形成静电放电（ESD）二极管的p-n结，并且其中，所述p型半导体区域基本上不包含锗。 
所述的器件进一步包括：多个STI区域，彼此平行并且延伸到所述n-阱区域中，其中，所述p型半导体区域包括位于所述多个STI区域正上方的第一部分和延伸到所述多个STI区域之间的多个间隔内的第二部分；多个半导体鳍片，位于所述n-阱区域上方；以及多个栅电极，位于所述多个半导体鳍片上方，其中，所述p型半导体区域位于所述多个栅电极中的两个之间。 
在所述的器件中，所述p型半导体区域和所述n-阱区域之间的界面低于所述多个STI区域的顶面。 
在所述的器件中，所述ESD二极管位于芯片的输入/输出（IO）区域中。 
所述的器件进一步包括：位于所述n-阱区域上方并且与所述n-阱区域 接触的n型拾取区域，其中，所述p型半导体区域、所述n-阱区域以及所述n型拾取区域形成了所述ESD二极管的阳极、阴极以及阴极拾取区域。 
在所述的器件中，所述p型半导体区域和所述n型拾取区域分别与VSS节点和VDD节点相连接。 
所述的器件进一步包括：p型FinFET，所述p型FinFET位于所述半导体衬底上方并且包括源极和漏极应力件，其中，所述源极和漏极应力件包含硅锗。 
附图说明
为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中： 
图1A至图6是根据各个实施例制造静电放电（ESD）二极管和n型器件的中间阶段的俯视图和截面图；以及 
图7A至图9是根据实施例制造p型器件的中间阶段的俯视图和截面图。 
具体实施方式
下面，详细论述本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所论述的具体实施例仅仅是说明性的，而不用于限制本发明的范围。 
根据各个实施例提供了静电放电（ESD）二极管及其形成方法。示出了形成ESD二极管的中间阶段。论述了实施例的变化和操作。在所有各个视图和说明性实施例中，类似的参考标号用于指示类似的元件。 
图1A示出了用于形成ESD二极管的结构的俯视图。芯片10（其是晶圆的一部分，并且因此在下文中被称作晶圆/芯片10）包括器件区域100和200。器件区域100是ESD器件区域，该区域也可以是用于形成IO器件的输入/输出（IO）区域。器件区域200是在其中将形成n型器件的n型器件区域。该n型器件可以是n型磁芯晶体管（诸如，FinFET）、n型IO晶体管、静态随机存取存储器（SRAM）器件、n型IO ESD器件、或其组合。 图5所示的器件250代表形成在器件区域200中的n型器件。 
在器件区域100中形成有多个半导体鳍片（其可以是硅鳍片）120。半导体鳍片120彼此平行，并且可以具有基本上一致的间隔，或可以具有不一致的间隔。在示出的实施例中，半导体鳍片120的纵长方向被称为X方向。形成跨过半导体鳍片120的多个栅电极122。栅电极122的纵长方向是在垂直于X方向的Y方向上。部分栅电极122位于部分半导体鳍片120的侧壁上。在一些实施例中，除了形成在部分半导体鳍片120的侧壁上以外，栅电极122还在半导体鳍片120的顶面上方延伸并且与半导体鳍片120的顶面重叠。栅电极122通过栅极电介质（图1A中未示出，请参考图1B中的栅极电介质126）与半导体鳍片120分开。栅电极122可以是所得到的ESD器件180（图6）中的伪栅极。在一些实施例中，一些栅电极122之间的间隔可以不同于栅电极122中的其他相邻的栅电极之间的间隔。例如，两个相邻的栅电极122之间的间隔S1可以大于两个其他相邻的栅电极122之间的间隔S2。在可选的实施例中，栅电极122可以具有一致的间隔。在俯视图中，在半导体鳍片120之间以及在半导体鳍片120周围形成浅沟槽隔离（STI）区域24。 
图1A还示出了：在器件区域200中形成半导体鳍片220，并且形成跨过半导体鳍片220的栅电极222。栅电极222的一部分位于半导体鳍片220的顶面和侧壁上。栅电极222的纵长方向垂直于半导体鳍片220的纵长方向。 
图1B示出了图1A所示的结构的截面图，其中，该截面图由图1A中的平面剖切线（plane crossing line）1B-1B获得。可以看出，半导体鳍片120是半导体衬底34的一部分。半导体鳍片120高于STI区域24的顶面24A。栅极电介质126形成在鳍片120的顶面上。尽管图1B中未示出，但栅极电介质126和栅电极122也在鳍片120的侧壁上延伸。N-阱区域32形成在半导体衬底34中。在一些实施例中，半导体衬底34是硅衬底。可选地，半导体衬底34可以由其他半导体材料（诸如，硅锗、III-V族化合物半导体材料等）形成。可以利用p型杂质轻掺杂半导体衬底34。类似地，还示出了半导体鳍片220和栅电极222的截面图。 
图1C示出了图1A所示的结构的截面图，其中，该截面图由图1A中的平面剖切线1C-1C获得。可以看出，半导体鳍片120在STI区域24上方延伸，并且彼此邻近。 
参考图2A，实施凹进（recessing）步骤以同时蚀刻半导体鳍片120和220。结果，在器件区域100中且在相邻的栅电极122之间形成了凹槽138。同时，在器件区域200中且邻近半导体鳍片220形成凹槽238。半导体鳍片120的被栅电极122覆盖的一些部分以及半导体鳍片220的被栅电极222覆盖的部分受到保护而未被蚀刻。在一些实施例中，凹槽138的底面138A和凹槽238的底面238A低于鳍片120的底面120A和鳍片220的底面220A。在可选的实施例中，如使用虚线所示，底面138A和238A可以与底面120A和220A基本上齐平或高于底面120A和220A。在又一些实施例中，不实施凹进步骤，并且在未被蚀刻的半导体鳍片120和220上实施如图3A所示的外延步骤。图2B利用由图1A中的平面剖切线1C-1C所获得的截面图示出了图2A的结构。 
图3A示出了用于生长外延区域140和240的外延。图3A是由图1A中的平面剖切线1B-1B获得的。在一些实施例中，外延区域140和240由不添加锗（或基本上不添加锗，例如，低于约2原子百分率）的基本上纯的硅形成。在可选的实施例中，外延区域140和240由适于形成n型器件（诸如，nMOS晶体管）的其他材料（诸如，硅碳、硅磷等）形成。外延区域140和240在导电类型上可以是基本上中性的，其中，当生长外延区域140和240时未在原位掺杂n型或p型杂质。在可选的实施例中，在进行外延区域140和240的形成时可以在原位掺杂n型杂质，诸如，磷、砷等。由于外延工艺，不论外延区域140和240是否由与下面的n-阱区域32的材料相同的材料（诸如，硅）形成，分别可以在n-阱区域32和上覆外延区域140和240之间分别产生可见界面140A和240A。可以使用，例如，扫描电子显微镜方法（SEM）来观察界面140A和240A。可以使用化学汽相沉积（CVD）方法实施外延步骤，并且可以使用硅烷（SiH4）作为前体，然而也可以使用其他适用的方法和/或前体。顶面140B和240B可以高于鳍片120和220的顶面。顶面140B和240B也可以与鳍片120和220的顶面 齐平或者低于鳍片120和220的顶面。使用虚线示出一些可能的顶面140B和240B。 
图3B示出了图3A所示的结构的截面图，其中，该截面图由图1A中的相同平面剖切线1C-1C获得。当在STI区域24的顶面24A上方生长时，外延区域140除了纵向生长外还可以具有横向生长。结果，将从相邻的凹槽138（图2B）生长的半导体材料合并在一起形成了大的外延区域140，该大的外延区域140在多个STI区域24的顶部上扩展。如图3C（其是图3A和图3B所示的结构的俯视图）所示，大的外延区域140扩展至相邻的栅电极122之间的基本上整个区域。 
图4示出了向外延区域140中注入p型杂质以形成p型区域142。在一些实施例中，p型区域142是重掺杂的，例如，杂质浓度高于约1019/cm3，或在约1019/cm3和约1021/cm3之间，然而也可以使用更高或更低的杂质浓度。注入的杂质可以包含硼、铟等。在注入p型杂质时，例如，通过光刻胶44来遮蔽器件区域200，从而使外延区域240未被p型杂质注入。 
图5示出了向外延区域240中注入n型杂质以形成n型区域242。在一些实施例中，n型区域242是重掺杂的，例如，杂质浓度高于约1019/cm3，或在约1019/cm3和约1021/cm3之间，然而也可以使用更高或更低的杂质浓度。注入的杂质可以包含磷、砷、锑等。在注入n型杂质时，可以例如通过光刻胶46来遮蔽器件区域100。因此，p型区域142未被n型杂质注入。结果，形成了n型器件250。n型器件250可以是n型磁芯FinFET、n型IOFinFET、SRAM单元中的n型FinFET、n型IO ESD器件等。可以认识到，图4和图5所示的步骤的顺序可以颠倒，并且可以在将p型杂质注入到外延区域140中之前将n型杂质注入到外延区域240中。 
图6示出了硅化物区域162和接触塞164的形成。另外，图6还示出了n型拾取区域166和相应的上覆硅化物区域168。可以使用与形成p型外延区域142基本上相同的方法来形成n型拾取区域166，并且可以与形成p型外延区域142同时地形成该n型拾取区域166。n型拾取区域166也可以被重掺杂为N+区域。可以分别通过在p型外延区域142和n型拾取区域166上方沉积金属层（未示出）并且实施退火来形成硅化物区域162和 168。然后去除金属层的未反应部分，留下硅化物区域162和168。形成介电层170，其可以是层间电介质，并且随后在介电层170中形成接触塞164和172，并且分别将接触塞164和172与p型外延区域142和n型拾取区域166电连接。p型外延区域142、n阱区域32以及n型拾取区域166形成ESD二极管180。p型外延区域142充当阳极、n-阱区域32充当阴极，以及n型拾取区域166充当ESD二极管180的阴极拾取区域。虽然未示出，但如图4所示的多个p型区域142可以通过接触塞和金属线互连起来，从而进一步增加p型区域142和n-阱区域32之间的界面面积。 
在一些实施例中，接触塞172和阴极32可以与VSS节点（诸如，电接地（GND））连接，而接触塞164和阳极142可以与正电源节点VDD（诸如，VDDIO）连接。相反地，也可以使用相反的连接方案，其中，接触塞164和阳极142可以与VSS节点连接，而接触塞172和阴极32可以与正电源节点VDD连接。可选地，接触塞164和172中的每个都可以与IO输入焊盘或IO输出焊盘连接。由于p型外延区域142、n-阱区域32以及n型拾取区域166之间的大的界面面积，ESD二极管180可以具有高ESD电流。 
图7A至图9示出了在半导体衬底34上形成p型器件302（在说明性图9中），半导体衬底34是在其上形成了ESD二极管180（图6）和n型器件250（图5）的相同半导体衬底。与图1A至图6中的步骤分开实施图7A至图9所示的工艺步骤。另外，在图1至图6所示的工艺步骤中使用的光刻掩模（未示出）可以不同于图7A至图9中所示的工艺步骤所使用的光刻掩模，其中，光刻掩模包括不透明的图案和透明的图案。因此，如图7A至图9所示的形成工艺与如图1A至图6所示的ESD二极管180的形成是分开的。 
图7A和图7B分别示出了起始结构的俯视图和截面图，其中，栅电极322形成在半导体鳍片320的顶面和侧壁上。接着，如图8所示，通过蚀刻半导体鳍片320而形成了凹槽338。然后，如图9所示，在凹槽338中生长外延区域340。例如，该外延区域340可以由硅锗形成。然后，实施注入以利用p型杂质掺杂外延区域340。在示例性实施例中，所得到的器件302可以是p型FinFET，该p型FinFET可以用于磁芯电路、SRAM电 路、IO电路等。掺杂的外延区域340可以形成FinFET 302的源极和漏极应力件，从而可以向p型器件302的沟道区域施加压应力，以便提高驱动电流。 
在形成IO ESD二极管的p型区域的常规工艺中，与形成p型器件的硅锗应力件同时形成（并且因此与其相连接的）的大的p型区域通常较薄。因此，由于IO ESD器件的接触塞可以穿透所得到的ESD二极管的p-n结点，所以可以在IO ESD器件中产生高泄漏电流。实验结果指出，通过将ESD二极管的p型外延区域的形成与p型FinFET的硅锗应力件的形成分开，可以形成硅区域（而不是硅锗区域）以充当大的p型外延区域。结果，大的p型外延区域的厚度可以接近于小的外延区域的厚度。例如，在图3C中，p型外延区域140’的厚度可以接近于p型外延区域140”的厚度。因此，利用均匀的厚度，接触塞不可能穿透ESD二极管的p-n结，并且减小了ESD二极管中的泄漏电流。在实施例中，由于与形成n型器件同时形成ESD二极管的大的p型外延区域，所以不需要额外的工艺步骤，并且不需要额外的光刻掩模。 
根据实施例，一种方法包括形成ESD二极管，形成ESD二极管包括实施外延生长以形成包含硅并且基本上不包含锗的外延区域。利用p型杂质掺杂该外延区域从而形成p型区域，其中，该p型区域形成ESD二极管的阳极。 
根据其他实施例，一种方法包括形成彼此平行的多个第一半导体鳍片，并且形成彼此平行的多个第一栅电极。多个第一栅电极的纵长方向垂直于多个第一半导体鳍片的纵长方向。多个第一栅电极位于部分多个第一半导体鳍片的顶面和侧壁上。该方法进一步包括形成第二半导体鳍片，并且在部分第二半导体鳍片的顶面和侧壁上形成第二栅电极。对多个第一半导体鳍片的未被多个第一栅电极覆盖的部分进行蚀刻以形成第一凹槽。对第二半导体鳍片的未被第二栅电极覆盖的部分进行蚀刻以形成第二凹槽。实施外延生长以同时生长第一外延区域和第二外延区域。从第一凹槽生长第一外延区域，其中，将第一外延区域合并以形成大的外延区域。在第二凹槽中生长第二外延区域。利用p型杂质掺杂该大的外延区域，从而形成p型 区域，其中，该p型区域形成ESD二极管的阳极。利用n型杂质掺杂第二外延区域，从而形成n型器件的源极和漏极区域。 
根据又一些实施例，一种器件包括半导体衬底，以及位于半导体衬底中的n-阱区域。p型半导体区域设置在n-阱区域上方，其中，该p型半导体区域和n-阱区域形成ESD二极管的p-n结。该p型半导体区域基本上不包含锗。 
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例主旨和范围的情况下，在其中做各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明将很容易地理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且各个权利要求和实施例的组合在本发明的范围内。 

Claims (10)

1.一种方法，包括：
形成静电放电（ESD）二极管，包括：
实施外延生长以形成包含硅并且基本上不包含锗的外延区域；以及
利用p型杂质掺杂所述外延区域，从而形成p型区域，其中，所述p型区域形成所述ESD二极管的阳极。
2.根据权利要求1所述的方法，进一步包括：
形成第一半导体鳍片；以及
蚀刻所述第一半导体鳍片的一部分以形成第一凹槽，其中，从所述第一凹槽生长所述外延区域。
3.根据权利要求2所述的方法，进一步包括：
形成与所述第一半导体鳍片邻近并且平行的第二半导体鳍片；以及
蚀刻所述第二半导体鳍片的一部分以形成第二凹槽，其中，将从所述第一凹槽和所述第二凹槽生长的半导体材料合并以形成所述外延区域。
4.根据权利要求1所述的方法，进一步包括：
形成另一半导体鳍片；
蚀刻所述另一半导体鳍片的一部分以形成另一凹槽；
在所述另一凹槽中实施另一外延生长以形成包含硅并且基本上不包含锗的另一外延区域，其中，同时实施所述外延生长和所述另一外延生长；以及
利用n型杂质掺杂所述另一外延区域，从而形成n型区域。
5.一种方法，包括：
形成彼此平行的多个第一半导体鳍片；
形成彼此平行的多个第一栅电极，其中，所述多个第一栅电极的纵长方向垂直于所述多个第一半导体鳍片的纵长方向，并且其中，所述多个第一栅电极位于部分所述多个第一半导体鳍片的顶面和侧壁上；
形成第二半导体鳍片；
在部分所述第二半导体鳍片的顶面和侧壁上形成第二栅电极；
蚀刻所述多个第一半导体鳍片的未被所述多个第一栅电极覆盖的部分，从而形成第一凹槽；
蚀刻所述第二半导体鳍片的未被所述第二栅电极覆盖的部分，从而形成第二凹槽；
实施外延生长以同时生长第一外延区域和第二外延区域，其中，从所述第一凹槽生长所述第一外延区域，其中，将所述第一外延区域合并以形成大的外延区域，并且其中，在所述第二凹槽中生长所述第二外延区域；
利用p型杂质掺杂所述大的外延区域，从而形成p型区域，其中，所述p型区域形成静电放电（ESD）二极管的阳极；以及
利用n形杂质掺杂所述第二外延区域，从而形成n型器件的源极和漏极区域。
6.根据权利要求5所述的方法，进一步包括：
形成第三半导体鳍片；
在部分所述第三半导体鳍片的顶面和侧壁上形成第三栅电极；
蚀刻所述第三半导体鳍片的未被所述第三栅电极覆盖的部分，从而形成第三凹槽；
实施另一外延生长以生长第三外延区域，其中，在分开的工艺步骤中生长所述第一外延区域和所述第三外延区域，并且其中，所述第三外延区域包含硅锗；以及
利用p型杂质掺杂所述第三外延区域，从而形成p型器件的源极和漏极区域。
7.一种器件，包括：
半导体衬底；
n-阱区域，位于所述半导体衬底中；以及
p型半导体区域，位于所述n-阱区域上方，其中，所述p型半导体区域和所述n-阱区域形成静电放电（ESD）二极管的p-n结，并且其中，所述p型半导体区域基本上不包含锗。
8.根据权利要求7所述的器件，进一步包括：
多个STI区域，彼此平行并且延伸到所述n-阱区域中，其中，所述p型半导体区域包括：
第一部分，位于所述多个STI区域的正上方；以及
第二部分，延伸到所述多个STI区域之间的多个间隔内；
多个半导体鳍片，位于所述n-阱区域上方；以及
多个栅电极，位于所述多个半导体鳍片上方，其中，所述p型半导体区域位于所述多个栅电极中的两个之间。
9.根据权利要求7所述的器件，进一步包括位于所述n-阱区域上方并且与所述n-阱区域接触的n型拾取区域，其中，所述p型半导体区域、所述n-阱区域以及所述n型拾取区域形成了所述ESD二极管的阳极、阴极以及阴极拾取区域。
10.根据权利要求7所述的器件，进一步包括p型FinFET，所述p型FinFET位于所述半导体衬底上方并且包括源极和漏极应力件，其中，所述源极和漏极应力件包含硅锗。
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