JP6622352B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関し、特に、ＥＳＤ（Electro Static Discharge：静電気放電）保護素子を備えた半導体装置に関する。

近時、半導体装置の高機能化及び高性能化に伴い、Ｉ／Ｏピン（入出力ピン）が数千を超えるような多ピン化の半導体装置が要求されている。このため、一つひとつのＩ／Ｏブロックの面積が、半導体装置全体のサイズ及び価格の低減に大きな影響を及ぼすようになってきている。Ｉ／Ｏブロックの面積に占める割合が大きな素子は、静電気放電保護素子（ＥＳＤ保護素子）及び高駆動力のドライバ素子である。

この点で、ＥＳＤ保護素子の保護耐性（ＥＳＤ耐性）を強化するために抵抗値を付加する技術が一般的に用いられている。

たとえば、特許文献１には、抵抗値としてバラスト抵抗を付加する技術が開示されている。具体的には、ＳＴＩ（Shallow Trench Isolation）により拡散層を分離して、当該分離された拡散層に抵抗成分を設けてバラスト抵抗を作成する技術が開示されている。

特開２００５−１８３６６１号公報

しかしながら、当該技術は、拡散層をバラスト抵抗として作成するものであり、当該バラスト抵抗の作成に特別の工程を要することになり煩雑となる。

本開示は、上記の課題を解決するためになされたものであって、簡易な方式でＥＳＤ耐性を強化することが可能な半導体装置を提供することを目的とする。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施例によれば、半導体装置は、第１電位が供給される第１配線と、第１パッドと、第１配線と電気的に接続され、第１パッドから第１ノードを介して入力信号が入力される内部回路と、第１ノードと第１配線との間に電気的に接続される導電型トランジスタと、半導体基板の主面上に立体的に立てられ、平面視において主面の第１方向に幅を有し、第１方向と垂直な第２方向に延在するフィンと、フィンを覆って形成され、平面視において主面の第１方向に延在する第１ゲート電極及び第２ゲート電極と、各々がフィンを覆って形成され、平面視において第１方向に延在する第１ストライプコンタクト、第２ストライプコンタクト、及び第３ストライプコンタクトとを備える。第１ゲート電極は、第１ストライプコンタクトと第２ストライプコンタクトとの間に配置される。第２ゲート電極は、第２ストライプコンタクトと第３ストライプコンタクトとの間に配置される。第２ストライプコンタクトは、第１ゲート電極と第２ゲート電極との間に配置される。導電型トランジスタは、第２ゲート電極、第２ストライプコンタクト、第３ストライプコンタクト、及びフィンを用いて形成される。導電型トランジスタのソース電極またはドレイン電極のうち一方の電極は第２ストライプコンタクトによって形成される。導電型トランジスタの他方の電極は第３ストライプコンタクトによって形成される。第３ストライプコンタクトは、第１配線と電気的に接続され、第１メタルが第２方向に沿って第１ゲート電極上に延在し、第１ストライプコンタクト及び第２ストライプコンタクトと電気的に接続される。第１パッドが第１ストライプコンタクトを介して第１メタルと電気的に接続される。

一実施例によれば、簡易な方式でＥＳＤ耐性を強化することが可能である。

実施形態１のＥＳＤ保護素子の原理を模式的に説明する図である。 実施形態１に基づくＥＳＤ保護素子の構造を説明する図である。 実施形態１の変形例に基づくＥＳＤ保護素子の構造を説明する図である。 実施形態１に基づく半導体集積回路１の全体を説明する図である。 実施形態１に基づくＩ／Ｏセル５００および電源セル６００の回路構成を説明する図である。 実施形態１の変形例に従うＥＳＤ保護素子の原理を模式的に説明する図である。 バラスト抵抗付加による複数フィンガーの寄生バイポーラの動作を説明する図である。 寄生バイポーラのオン抵抗について説明する図である。 実施形態２のＥＳＤ保護素子の原理を模式的に説明する図である。 実施形態３のＥＳＤ保護素子の原理を模式的に説明する図である。

本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

［実施形態１］
図１は、実施形態１のＥＳＤ保護素子の原理を模式的に説明する図である。

図１を参照して、半導体基板２２上に設けられたウェル２６が形成され、ＦｉｎＦＥＴ（が形成される。本例においては、ＥＳＤ保護素子を形成する場合について説明する。

半導体装置は、半導体基板２２のウェル２６上に形成するトランジスタの複数のゲート電極１２２，１２６と、トランジスタのソース・ドレインを形成するために各ゲート電極１２２，１２６の長さ方向（Ｙ方向）に沿って形成される複数のストライプコンタクト１２０，１２４，１２８とを含む。また、ゲート電極１２２およびその両側に設けられたストライプコンタクト１２０，１２４で導電型トランジスタが形成される。導電型トランジスタのストライプコンタクト１２０には、図示しないが基準電位（一例として接地電圧ＶＳＳ）が印加される。ゲート電極１２６は、ダミーゲート電極として用いられる。半導体装置は、ダミーゲート電極１２６を跨ぐように両側に形成されるストライプコンタクト１２４，１２８を互いに電気的に接続するメタル１４０，１４６と、ストライプコンタクト１２８と接続されるパッドＳＰとをさらに含む。

ストライプコンタクトは、ゲート電極の長さ方向と同一方向に形成されたソース・ドレインと、上層の金属配線層を接続させるために設けられた金属配線層であり、ゲート電極と同様に立体的に立てた状態となるように形成される。

ストライプコンタクト１２８は、上層の金属配線層を経由してパッドＳＰと接続される。具体的には、パッドＳＰは、第２層に形成されるメタル１４４、第１層に形成されるメタル１４２および第２層に形成されるメタル１４４と第１層に形成されるメタル１４２との間に設けられたビア１５５と、第１層に形成されるメタル１４２とストライプコンタクト１２８との間に設けられたビア１５４を介してストライプコンタクト１２８と接続される。

ストライプコンタクト１２４と第１層に形成されるメタル１４０との間には、ビア１５０が設けられ、メタル１４０とストライプコンタクト１２８との間には、ビア１５２が設けられる。

ストライプコンタクト１２４と第１層に形成されるメタル１４６との間には、ビア１５６が設けられ、メタル１４６とストライプコンタクト１２８との間には、ビア１５８が設けられる。

Ｘ方向に沿ってストライプコンタクト１２０，１２４，１２８は、ゲート電極１２２，１２６と交互に所定間隔毎に形成される。

ストライプコンタクト１２０，１２４との間には、拡散層（フィン）１３０，１３２，１３４，１３６が設けられる。ゲート電極１２２，１２６は、Ｙ方向に沿って拡散層（フィン）１３０，１３２，１３４，１３６を跨ぐようにして形成される。

当該構成において、パッドＳＰにＥＳＤ電流が印加された場合には、パッドＳＰ〜メタル１４４〜ビア１５５〜メタル１４２〜ビア１５４〜ストライプコンタクト１２８〜ビア１５２〜メタル１４０〜ビア１５０〜ストライプコンタクト１２４〜導電型トランジスタ〜接地電圧ＶＳＳの電流経路が形成される。

導電型トランジスタのＥＳＤ耐性が弱い場合、パッドＳＰからのＥＳＤ電流が流入すると電流集中が発生し、導電型トランジスタ（ＥＳＤ保護素子）が破壊される可能性がある。

ＦｉｎＦＥＴは、チャネル部分を半導体（Ｓｉ）基板上に立体的に立てて「フィン」構造をとったトランジスタのことである。ゲートが立体のチャネル部分を包み込む構造になっているため、プレーナトランジスタよりもゲートの制御性が良く、オン/オフ特性が向上する。ＦｉｎＦＥＴは構造上、プレーナトランジスタに比べて、チャネル部分で発生した熱がＳｉ基板に逃げにくいためＥＳＤ耐性が弱くなる傾向がある。

したがって、トランジスタがＦｉｎＦＥＴの場合、ＥＳＤ破壊のリスクが高まることになる。トランジスタのＥＳＤ耐性を向上させる方式として、上記したように、拡散層に抵抗成分を付与してバラスト抵抗を付与する方式がある。この点で、拡散層の領域を拡大して付加する方式があるが、ＦｉｎＦＥＴプロセスのような微細プロセスの場合、製造上の制約がある。

ＦｉｎＦＥＴのプロセスでは、微細プロセスの製造上の観点から、拡散層上にゲートを等ピッチで配置しなければならない制約があるため、拡散層領域を拡大する方式を採用することができない。

本実施形態に従うＦｉｎＦＥＴプロセスの半導体製品において、特別な工程を必要とすることなく、ゲートのピッチ間隔を等ビッチで保ったまま、バラスト抵抗を付加するレイアウト構造を実現することが可能である。

本実施形態においては、ダミーゲート電極を設けて、当該ダミーゲート電極に隣接するストライプコンタクト等を利用してバラスト抵抗を形成する。

具体的には、メタル１４２，１４４と、ビア１５４，１５５で形成される抵抗成分と、ストライプコンタクト１２８で形成される抵抗成分と、ビア１５０，１５２とメタル１４０で形成される抵抗成分とを含むバラスト抵抗が形成される。

これにより従来構成の如くＳＴＩにより拡散層を分離して、分離された拡散層に抵抗成分を付与する等の煩雑な工程を要することなく簡易な方式でバラスト抵抗を作成することが可能であり、ＥＳＤ保護素子の保護耐性を強化することができる。

図２は、実施形態１に基づくＥＳＤ保護素子の構造を説明する図である。
図２（Ａ）は、実施形態１に基づくＥＳＤ保護素子を上視した図である。

図２（Ａ）に示されるように、Ｙ方向に沿ってゲート電極およびストライプコンタクトが配置されるとともに、Ｘ方向に沿ってゲート電極１２２，１２６と、ストライプコンタクト１２０，１２４，１２８が交互に等ピッチ間隔で配置される場合が示されている。

そして、ゲート電極１２６は、ダミーゲート電極とされ、ストライプコンタクト１２４とストライプコンタクト１２８とを電気的に接続するメタル１４０，１４６が配置される。

なお、本例においては、ストライプコンタクト１２４とストライプコンタクト１２８とを電気的に接続するメタル１４０，１４６が複数配置される場合について説明するが少なとも１つ設ければよい。

図２（Ｂ）は、図２（Ａ）におけるＰ−Ｐ＃の断面図である。
図２（Ｂ）に示されるように、拡散層１３０，１３２，１３４，１３６を跨ぐようにストライプコンタクト１２８が形成される。また、メタル１４２は、ビア１５４を介してストライプコンタクト１２８と接続される。また、メタル１４０は、ビア１５２を介してストライプコンタクト１２８と接続される。

ＥＳＤ電流は、メタル１４２〜ビア１５４〜ストライプコンタクト１２８〜ビア１５２〜メタル１４０の経路に流れる。

図２（Ｃ）は、図２（Ａ）におけるＱ−Ｑ＃の断面図である。
図２（Ｃ）に示されるように、ダミーゲート電極１２６を跨ぐようにメタル１４０が配置される。ＥＳＤ電流は、ストライプコンタクト１２８〜ビア１５２〜メタル１４０〜ストライプコンタクト１２４の経路に流れる。

図３は、実施形態１の変形例に基づくＥＳＤ保護素子の構造を説明する図である。
図３に示されるように、パッドＳＰに対して並列に複数の経路を設けることも可能である。

本例においては、ストライプコンタクト１２８と接続されるメタル１４７を設けて、さらに上層の図示しないメタルを介してパッドＳＰと接続される場合が示されている。

当該構成の如く、パッドＳＰと並列的に接続される経路を複数設けることにより、ＥＳＤ電流を分散させて各所にかかる負荷を軽減することが可能である。

図４は、実施形態１に基づく半導体集積回路１の全体を説明する図である。
図４に示されるように、半導体集積回路１は、外周領域に設けられる周回Ｉ／Ｏ領域４と、内側領域に配置され、所定の機能を有するＡＳＩＣ（application specific integrated circuit）として構成されるコアロジック領域２と、アナログ回路が形成されるアナログ領域３とを備える。

周回Ｉ／Ｏ領域４は、信号の入出力インターフェイスとなるＩ／Ｏセル５００と、外部電源の入力を受ける電源セル６００とが設けられる。ここでは、電源線ＶＭおよび接地線ＧＭが外周領域に配置される場合が示されている。パッドＶＰが電源用パッドであり、電源セル６００と接続される。パッドＳＰは、信号用パッドであり、Ｉ／Ｏセル５００と接続される。

図５は、実施形態１に基づくＩ／Ｏセル５００および電源セル６００の回路構成を説明する図である。

図５に示されるようにＩ／Ｏセル５００は、保護ダイオードＤ１，Ｄ２と、ＰチャネルＭＯＳトランジスタ５０２と、ＮチャネルＭＯＳトランジスタ５０６，５１４と、ドライバ５０４，５０８と、抵抗５０３，５０５，５１０，５１２と、内部回路５２０とを含む。

信号パッドＳＰは、ノードＮ４と接続される。ノードＮ４と電源線ＶＭとの間には、保護ダイオードＤ１が設けられ、アノード側がノードＮ４と接続され、カソード側が電源線ＶＭと接続される。ここで、信号パッドＳＰは、入出力用パッドであり、入力信号を受けることが可能であるとともに、出力信号を出力する。

ノードＮ４と接地線ＧＭとの間には、保護ダイオードＤ２が設けられ、アノード側が接地線ＧＭと接続され、カソード側がノードＮ４と接続される。抵抗５０３とＰチャネルＭＯＳトランジスタ５０２は、保護ダイオードＤ１と並列に設けられ、ノードＮ４と電源線ＶＭとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ５０２は、ドライバ５０４の信号の入力を受ける。

抵抗５０３とＰチャネルＭＯＳトランジスタ５０２は、保護ダイオードＤ１と並列に設けられ、ノードＮ４と電源線ＶＭとの間に直列に接続される。抵抗５０５とＮチャネルＭＯＳトランジスタ５０６とは、保護ダイオードＤ２と並列に設けられ、ノードＮ４と接地線ＧＭとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ５０６は、ドライバ５０８の入力を受ける。

抵抗５１０は、ノードＮ４とノードＮ６との間に設けられる。
抵抗５１２およびＮチャネルＭＯＳトランジスタ５１４は、保護ダイオードＤ２と並列に設けられ、ノードＮ６と接地線ＧＭとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ５１４のゲートは、接地線ＧＭと接続される。

内部回路５２０は、電源線ＶＭと接地線ＧＭとの間に設けられる。
内部回路５２０は、ドライバ５０４，５０８を駆動する出力論理５２１と、パッドＳＰからの抵抗５１０を介する入力信号を処理する入力回路５２２と、信号レベルを昇圧／降圧するレベルシフタ５２３とを含む。

出力論理５２１からの信号に従ってドライバ５０４，５０８のいずれか一方が動作する。そして、ＰチャネルＭＯＳトランジスタ５０２あるいはＮチャネルＭＯＳトランジスタ５０６が導通して信号パッドＳＰから信号を出力する。

電源セル６００は、パワークランプ回路を構成する抵抗６０２，６１０と、コンデンサ６１２と、ＰチャネルＭＯＳトランジスタ６０６と、ＮチャネルＭＯＳトランジスタ６０４，６０８とを含む。

ＮチャネルＭＯＳトランジスタ６０４および抵抗６０２は、電源線ＶＭと接地線ＧＭとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ６０４のゲートはノードＮ２と接続される。ＰチャネルＭＯＳトランジスタ６０６およびＮチャネルＭＯＳトランジスタ６０８は、ノードＮ２と接続され、電源線ＶＭと接地線ＧＭとの間に直列に接続される。それぞれのゲートは、ノードＮ０と接続される。抵抗６１０は、電源線ＶＭとノードＮ０との間に接続される。コンデンサ６１２は、ノードＮ０と接地線ＧＭとの間に接続される。

接地線ＧＭとパッドＶＰとが接続される。パッドＶＰは、接地電圧ＶＳＳと電気的に結合されている場合が示されている。

なお、ここでは、電源セル６００の一例として、パワークランプ回路の構成について説明したが特にこれに限られず他の回路を構成しても良い。

ここで、パッドＳＰにＥＳＤ電流が流入（印加）される場合が示されている。当該場合には、本実施形態に従う回路構成において、接地電圧ＶＳＳと接続されるパッドＶＰに対するメインのＥＳＤ放電経路としては、保護ダイオードＤ１〜抵抗６０２〜ＮチャネルＭＯＳトランジスタ６０４〜パッドＶＰの経路で流入されるＥＳＤ電流が放電される。また、メイン以外のＥＳＤ放電経路としては、抵抗５１０〜抵抗５１２〜ＮチャネルＭＯＳトランジスタ５１４〜パッドＶＰの経路で流入されるＥＳＤ電流が放電される。また、メイン以外のＥＳＤ放電経路としては、抵抗５０５〜ＮチャネルＭＯＳトランジスタ５０６〜パッドＶＰの経路で流入されるＥＳＤ電流が放電される。

本実施形態において、メインのＥＳＤ放電経路のＥＳＤ電流を抑制するためにＰチャネルＭＯＳトランジスタ５０２と接続される抵抗５０３をバラスト抵抗として作成する。また、ＮチャネルＭＯＳトランジスタ６０４と接続される抵抗６０２をバラスト抵抗として作成する。

また、メイン以外のＥＳＤ放電経路のＥＳＤ電流を抑制するためにＮチャネルＭＯＳトランジスタ５０６と接続される抵抗５０５をバラスト抵抗として作成する。また、ＮチャネルＭＯＳトランジスタ５１４と接続される抵抗５１２をバラスト抵抗として作成する。

当該抵抗５０３，５０５，５１２，６０２を上記で説明したように、ダミーゲート電極を設けて、当該ダミーゲート電極に隣接するストライプコンタクト等を利用してバラスト抵抗を形成することにより簡易な方式でＥＳＤ耐性を強化することが可能である。

なお、トランジスタと抵抗の接続関係を入れ替えるようにしても良い。
［実施形態１の変形例］
上記の実施形態１においては、ＥＳＤ放電経路のトランジスタのソース側にバラスト抵抗を形成した場合について説明したが、ソース側およびドレイン側の両方に形成することも可能である。

本例においては、一例としてＮチャネルＭＯＳトランジスタ６０４のソース側およびドレイン側にともにバラスト抵抗を形成する場合について説明する。

図６は、実施形態１の変形例に従うＥＳＤ保護素子の原理を模式的に説明する図である。

図６を参照して、実施形態１の変形例に基づくＥＳＤ保護素子は、実施形態１のＥＳＤ保護素子と比較して、ソース側およびドレイン側の両方に抵抗成分を付加する構成が示されている。

具体的には、トランジスタの両側にダミーゲート電極を設ける場合が示されている。
半導体装置は、半導体基板２２のウェル２６上に形成するトランジスタの複数のゲート電極１２２，１２５，１２６と、トランジスタのソース・ドレインを形成するために各ゲート電極１２２，１２５，１２６の長さ方向（Ｙ方向）に沿って形成される複数のストライプコンタクト１２０，１２３，１２４，１２８とを含む。また、ゲート電極１２５およびその両側に設けられたストライプコンタクト１２３，１２４で導電型トランジスタが形成される。ゲート電極１２２，１２６は、ダミーゲート電極として用いられる。

半導体装置は、ダミーゲート電極１２２を跨ぐように両側に形成されるストライプコンタクト１２０，１２３を互いに電気的に接続するメタル１６４，１７１と、ダミーゲート電極１２６を跨ぐように両側に形成されるストライプコンタクト１２４，１２８を互いに電気的に接続するメタル１４３，１６１と、を含む。さらに、半導体装置は、ストライプコンタクト１２８と接続されるパッドＶＰ＃と、ストライプコンタクト１２０と接続されるパッドＶＰとをさらに含む。パッドＶＰは、本例においては、一例として接地電圧ＶＳＳと接続される。また、パッドＶＰ＃については、本例においては、一例として電源電圧ＶＣＣと接続される。

ストライプコンタクト１２８は、上層の金属配線層を経由してパッドＶＰ＃と接続される。具体的には、パッドＶＰ＃は、第２層に形成されるメタル１４４、第１層に形成されるメタル１４２および第２層に形成されるメタル１４４と第１層に形成されるメタル１４２との間に設けられたビア１５５と、第１層に形成されるメタル１４２とストライプコンタクト１２８との間に設けられたビア１５４を介してストライプコンタクト１２８と接続される。

ストライプコンタクト１２０は、上層の金属配線層を経由してパッドＶＰと接続される。具体的には、パッドＶＰは、第２層に形成されるメタル１６９、第１層に形成されるメタル１６７および第２層に形成されるメタル１６９と第１層に形成されるメタル１６７との間に設けられたビア１６８と、第１層に形成されるメタル１６７とストライプコンタクト１２０との間に設けられたビア１６６を介してストライプコンタクト１２０と接続される。

ストライプコンタクト１２３と第１層に形成されるメタル１６４との間には、ビア１６３が設けられ、メタル１６４とストライプコンタクト１２０との間には、ビア１６５が設けられる。

ストライプコンタクト１２３と第１層に形成されるメタル１７１との間には、ビア１７０が設けられ、メタル１７１とストライプコンタクト１２０との間には、ビア１７２が設けられる。

ストライプコンタクト１２４と第１層に形成されるメタル１６１との間には、ビア１６２が設けられ、メタル１６１とストライプコンタクト１２８との間には、ビア１６０が設けられる。

ストライプコンタクト１２４と第１層に形成されるメタル１４３との間には、ビア１５３が設けられ、メタル１４３とストライプコンタクト１２８との間には、ビア１５７が設けられる。

Ｘ方向に沿ってストライプコンタクト１２０，１２３，１２４，１２８は、ゲート電極１２２，１２５，１２６と交互に所定間隔毎に形成される。

ストライプコンタクト１２０，１２３，１２４，１２８との間には、拡散層（フィン）１３０，１３２，１３４，１３６が設けられる。ゲート電極１２２，１２５，１２６は、Ｙ方向に沿って拡散層（フィン）１３０，１３２，１３４，１３６を跨ぐようにして形成される。

当該構成において、パッドＶＰ＃にＥＳＤ電流が印加された場合には、パッドＶＰ＃〜メタル１４４〜ビア１５５〜メタル１４２〜ビア１５４〜ストライプコンタクト１２８〜ビア１６０〜メタル１６１〜ビア１６２〜ストライプコンタクト１２４〜導電型トランジスタ〜ストライプコンタクト１２３〜ビア１６３〜メタル１６４〜ビア１６５〜ストライプコンタクト１２０〜ビア１６６〜メタル１６７〜ビア１６８〜メタル１６９〜パッドＶＰ（接地電圧ＶＳＳ）の電流経路が形成される。

実施形態１の変形例に従う構成においては、導電型トランジスタのソース側およびドレイン側にそれぞれ設けられたダミーゲート電極を設けて、当該ダミーゲート電極に隣接するストライプコンタクト等を利用してバラスト抵抗を形成する。

具体的には、導電型トランジスタのソース側（パッドＶＰ＃側）においては、メタル１６１と、ビア１６０，１６２で形成される抵抗成分と、ストライプコンタクト１２８で形成される抵抗成分とを含むバラスト抵抗が形成される。なお、ビア１５３，１５７と、メタル１４３で形成される抵抗成分も形成される。

また、導電型トランジスタのドレイン側（パッドＶＰ側）においては、メタル１６４と、ビア１６３，１６５で形成される抵抗成分と、ストライプコンタクト１２０で形成される抵抗成分とを含むバラスト抵抗が形成される。なお、ビア１７０，１７２と、メタル１７１で形成される抵抗成分も形成される。

これにより従来構成の如くＳＴＩにより拡散層を分離して、分離された拡散層に抵抗成分を付与する等の煩雑な工程を要することなく簡易な方式でバラスト抵抗を作成することが可能であり、ＥＳＤ保護素子の保護耐性を強化することができる。

ドレイン側とソース側の両方にバラスト抵抗を形成することで、ドレイン側とソース側のどちら側からのＥＳＤ電流の流入に対してもＥＳＤ耐性を強化することが可能である。

また、バラスト抵抗を付加し、寄生バイポーラのオン抵抗を増加させることにより、複数フィンガーの寄生バイポーラを動作させ易くする効果も生じる。

図７は、バラスト抵抗付加による複数フィンガーの寄生バイポーラの動作を説明する図である。

図７に示されるように、バラスト抵抗が無い場合、オン抵抗が小さいため、一本目の寄生バイポーラの動作後の電圧が寄生バイポーラの動作電圧Vspまで上がらず、二本目の寄生バイポーラが動作する前に電流破壊に至る可能性がある。

一方で、バラスト抵抗を付加し、寄生バイポーラのオン抵抗を大きくすると、一本目の寄生バイポーラが破壊する前に、電圧が寄生バイポーラの動作電圧Vspに達して、二本目の寄生バイポーラが動作する。バラスト抵抗値を適正な値にすることで、複数の寄生バイポーラを順次動作させることができ、トランジスタ全体としての放電能力が向上し、ＥＳＤ耐性を強化することが可能である。

図８は、寄生バイポーラのオン抵抗について説明する図である。
図８に示されるように、導電型トランジスタのドレイン側およびソース側の両方にバラスト抵抗を付加することでバラスト抵抗値を実施形態１の場合の２倍にすることが可能である。

また、寄生バイポーラのエミッタ電位がベース電位よりもＩesd×R2分だけ高くなるため、寄生バイポーラがオフし、電流が流れにくくなり、寄生バイポーラの抵抗を上昇させることが可能である。

これらにより、寄生バイポーラのオン抵抗を増加させ、複数フィンガーの寄生バイポーラを動作させやすくすることが可能である。

なお、以下の実施形態についても同様に適用可能である。
［実施形態２］
図９は、実施形態２のＥＳＤ保護素子の原理を模式的に説明する図である。

図９を参照して、実施形態２に基づくＥＳＤ保護素子は、実施形態１のＥＳＤ保護素子と比較してさらに抵抗成分を付加する構成が示されている。

具体的には、複数のダミーゲート電極を設ける場合が示されている。
半導体装置は、半導体基板２２のウェル２６上に形成するトランジスタの複数のゲート電極１２２，１２５，１２６と、トランジスタのソース・ドレインを形成するために各ゲート電極１２２，１２５，１２６の長さ方向（Ｙ方向）に沿って形成される複数のストライプコンタクト１２０，１２３，１２４，１２８とを含む。また、ゲート電極１２２およびその両側に設けられたストライプコンタクト１２０，１２３で導電型トランジスタが形成される。導電型トランジスタのストライプコンタクト１２０には、図示しないが基準電位（一例として接地電圧ＶＳＳ）が印加される。ゲート電極１２５，１２６は、ダミーゲート電極として用いられる。半導体装置は、ダミーゲート電極１２５を跨ぐように両側に形成されるストライプコンタクト１２３，１２４を互いに電気的に接続するメタル１４０と、ダミーゲート電極１２６を跨ぐように両側に形成されるストライプコンタクト１２４，１２８を互いに電気的に接続するメタル１４３と、ストライプコンタクト１２８と接続されるパッドＳＰとをさらに含む。

ストライプコンタクト１２８は、上層の金属配線層を経由してパッドＳＰと接続される。具体的には、パッドＳＰは、第２層に形成されるメタル１４４、第１層に形成されるメタル１４２および第２層に形成されるメタル１４４と第１層に形成されるメタル１４２との間に設けられたビア１５５と、第１層に形成されるメタル１４２とストライプコンタクト１２８との間に設けられたビア１５４を介してストライプコンタクト１２８と接続される。

ストライプコンタクト１２３と第１層に形成されるメタル１４０との間には、ビア１５０が設けられ、メタル１４０とストライプコンタクト１２４との間には、ビア１５２が設けられる。

ストライプコンタクト１２４と第１層に形成されるメタル１４３との間には、ビア１５３が設けられ、メタル１４３とストライプコンタクト１２８との間には、ビア１５７が設けられる。

Ｘ方向に沿ってストライプコンタクト１２０，１２３，１２４，１２８は、ゲート電極１２２，１２５，１２６と交互に所定間隔毎に形成される。

ストライプコンタクト１２０，１２３，１２４，１２８との間には、拡散層（フィン）１３０，１３２，１３４，１３６が設けられる。ゲート電極１２２，１２５，１２６は、Ｙ方向に沿って拡散層（フィン）１３０，１３２，１３４，１３６を跨ぐようにして形成される。

当該構成において、パッドＳＰにＥＳＤ電流が印加された場合には、パッドＳＰ〜メタル１４４〜ビア１５５〜メタル１４２〜ビア１５４〜ストライプコンタクト１２８〜ビア１５７〜メタル１４４〜ビア１５３〜ストライプコンタクト１２４〜ビア１５２〜メタル１４０〜ビア１５０〜ストライプコンタクト１２３〜導電型トランジスタ〜接地電圧ＶＳＳの電流経路が形成される。

実施形態２に従う構成においては、複数（２つの）のダミーゲート電極を設けて、当該ダミーゲート電極に隣接するストライプコンタクト等を利用してバラスト抵抗を形成する。

具体的には、メタル１４２，１４４と、ビア１５４，１５５で形成される抵抗成分と、ストライプコンタクト１２８で形成される抵抗成分と、ビア１５３，１５７と、メタル１４３で形成される抵抗成分と、ストライプコンタクト１２４と、ビア１５０，１５２とメタル１４０で形成される抵抗成分とを含むバラスト抵抗が形成される。

これにより従来構成の如くＳＴＩにより拡散層を分離して、分離された拡散層に抵抗成分を付与する等の煩雑な工程を要することなく簡易な方式でバラスト抵抗を作成することが可能であり、ＥＳＤ保護素子の保護耐性を強化することができる。

また、複数のダミーゲート電極を設けて、ストライプコンタクト１２４，１２８を抵抗成分として利用することが可能であり、バラスト抵抗の抵抗値を容易に調整することが可能である。

なお、本例においては、２つのダミーゲート電極を利用する場合について説明したがこれに限られず、さらに複数のダミーゲート電極に隣接するストライプコンタクト等を利用してバラスト抵抗を形成することも可能である。

［実施形態３］
図１０は、実施形態３のＥＳＤ保護素子の原理を模式的に説明する図である。

図１０を参照して、プレーナ型のＦＥＴの場合が示されている。当該プレーナ型のＦＥＴにおいてもストライプコンタクトを利用することが可能である。

半導体基板２２上に設けられたウェル２６が形成され、ウェル２６にソース・ドレインを形成するための拡散領域２５，２７，２９が設けられる。

そして、半導体基板２２のウェル２６上に形成するトランジスタの複数のゲート電極１２２，１２６と、トランジスタのソース・ドレインを形成するために各ゲート電極１２２，１２６の長さ方向（Ｙ方向）に沿って形成される複数のストライプコンタクト１２０，１２４，１２８とを含む。また、ゲート電極１２２およびその両側に設けられたストライプコンタクト１２０，１２４で導電型トランジスタが形成される。導電型トランジスタのストライプコンタクト１２０には、図示しないが基準電位（一例として接地電圧ＶＳＳ）が印加される。ゲート電極１２２は、ダミーゲート電極として用いられる。半導体装置は、ダミーゲート電極１２６を跨ぐように両側に形成されるストライプコンタクト１２４，１２８を互いに電気的に接続するメタル１４０，１４６と、ストライプコンタクト１２８と接続されるパッドＳＰとをさらに含む。

ストライプコンタクト１２８は、上層の金属配線層を経由してパッドＳＰと接続される。具体的には、パッドＳＰは、第２層に形成されるメタル１４４、第１層に形成されるメタル１４２および第２層に形成されるメタル１４４と第１層に形成されるメタル１４２との間に設けられたビア１５５と、第１層に形成されるメタル１４２とストライプコンタクト１２８との間に設けられたビア１５４を介してストライプコンタクト１２８と接続される。

ストライプコンタクト１２４と第１層に形成されるメタル１４０との間には、ビア１５０が設けられ、メタル１４０とストライプコンタクト１２８との間には、ビア１５２が設けられる。

ストライプコンタクト１２４と第１層に形成されるメタル１４６との間には、ビア１５６が設けられ、メタル１４６とストライプコンタクト１２８との間には、ビア１５８が設けられる。

Ｘ方向に沿ってストライプコンタクト１２０，１２４，１２８は、ゲート電極１２２，１２６と交互に所定間隔毎に形成される。

当該構成において、パッドＳＰにＥＳＤ電流が印加された場合には、パッドＳＰ〜メタル１４４〜ビア１５５〜メタル１４２〜ビア１５４〜ストライプコンタクト１２８〜ビア１５２〜メタル１４０〜ビア１５０〜ストライプコンタクト１２４〜導電型トランジスタ〜接地電圧ＶＳＳの電流経路が形成される。

導電型トランジスタのＥＳＤ耐性が弱い場合、パッドＳＰからのＥＳＤ電流が流入すると電流集中が発生し、導電型トランジスタ（ＥＳＤ保護素子）が破壊される可能性がある。

本実施形態においては、ダミーゲート電極を設けて、当該ダミーゲート電極に隣接するストライプコンタクト等を利用してバラスト抵抗を形成する。

具体的には、メタル１４２，１４４と、ビア１５４，１５５で形成される抵抗成分と、ストライプコンタクト１２８で形成される抵抗成分と、ビア１５０，１５２とメタル１４０で形成される抵抗成分とを含むバラスト抵抗が形成される。

これにより、分離された拡散層に抵抗成分を付与する等の煩雑な工程を要することなく簡易な方式でバラスト抵抗を作成することが可能であり、ＥＳＤ保護素子の保護耐性を強化することができる。

なお、本実施形態はＳＯＩ（Ｓｉｌｉｃｏｎ ＯＮ Ｉｎｓｕｌａｔｏｒ）に形成されるものにも適用可能である。

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ 半導体集積回路、２ コアロジック領域、３ アナログ領域、４ Ｉ／Ｏ領域、２２ 半導体基板、２５，２７，２９ 拡散領域、２６ ウェル、１２０，１２３，１２４，１２８ ストライプコンタクト、１２２，１２５，１２６ ゲート電極、５０４，５０８ ドライバ、５２０ 内部回路、５２１ 出力論理、５２２ 入力回路、５２３ レベルシフタ、６００ 電源セル、６１２ コンデンサ、Ｄ１，Ｄ２ 保護ダイオード、ＧＭ 接地線、ＳＰ，ＶＰ，ＶＰ＃ パッド。

Claims (16)

1. 第１電位が供給される第１配線と、
   第１パッドと、
   前記第１配線と電気的に接続され、前記第１パッドから第１ノードを介して入力信号が入力される内部回路と、
   前記第１ノードと前記第１配線との間に電気的に接続される導電型トランジスタと、
   半導体基板の主面上に立体的に立てられ、平面視において前記主面の第１方向に幅を有し、前記第１方向と垂直な第２方向に延在するフィンと、
   前記フィンを覆って形成され、平面視において前記主面の第１方向に延在する第１ゲート電極及び第２ゲート電極と、
   各々が前記フィンを覆って形成され、平面視において前記第１方向に延在する第１ストライプコンタクト、第２ストライプコンタクト、及び第３ストライプコンタクトとを備え、
   前記第１ゲート電極は前記第１ストライプコンタクトと前記第２ストライプコンタクトとの間に配置され、
   前記第２ゲート電極は前記第２ストライプコンタクトと前記第３ストライプコンタクトとの間に配置され、
   前記第２ストライプコンタクトは前記第１ゲート電極と前記第２ゲート電極との間に配置され、
   前記導電型トランジスタは、前記第２ゲート電極、前記第２ストライプコンタクト、前記第３ストライプコンタクト、及び前記フィンを用いて形成され、
   前記導電型トランジスタのソース電極またはドレイン電極のうち一方の電極は前記第２ストライプコンタクトによって形成され、前記導電型トランジスタの他方の電極は前記第３ストライプコンタクトによって形成され、
   前記第３ストライプコンタクトは前記第１配線と電気的に接続され、
   第１メタルが前記第２方向に沿って前記第１ゲート電極上に延在し、前記第１ストライプコンタクト及び前記第２ストライプコンタクトと電気的に接続され、
   前記第１パッドが前記第１ストライプコンタクトを介して前記第１メタルと電気的に接続される、半導体装置。
2. 前記第１電位と異なる第２電位が供給される第２配線をさらに備え、
   前記内部回路は前記第１配線と前記第２配線との間に電気的に接続される、請求項１記載の半導体装置。
3. 前記第１配線と電気的に接続される第２パッドと、
   前記第１ノードと前記第２配線との間に電気的に接続される第１ダイオードと、
   前記第１ノードと前記第１配線との間に電気的に接続される第２ダイオードとをさらに備え、
   前記第１ダイオードのアノードとカソードは、それぞれ前記第１ノードと前記第２配線に接続され、
   前記第２ダイオードのアノードとカソードは、それぞれ前記第１配線と前記第１ノードに接続される、請求項２記載の半導体装置。
4. 前記内部回路は、
   前記第１ノードを介して前記第１パッドから入力信号が入力される入力回路と、
   前記導電型トランジスタのゲート電極に出力信号を出力する出力論理とを有する、請求項１記載の半導体装置。
5. 前記第１パッドは、第１配線層に形成された第２メタル及び第２配線層に形成された第３メタルと電気的に接続され、前記第２メタル及び前記第３メタルは前記第１パッドと前記第１ストライプコンタクトとの間に配置される、請求項１記載の半導体装置。
6. 前記第２方向に沿って前記第２ゲート電極を跨いで第２メタルが延在し、
   前記第２メタルは前記第２ストライプコンタクト及び前記第３ストライプコンタクトと電気的に接続される、請求項１記載の半導体装置。
7. 第３ゲート電極と、
   第４ストライプコンタクトとをさらに備え、
   前記第３ストライプコンタクトは前記第２ゲート電極および前記第３ゲート電極との間に配置され、
   前記第３ゲート電極は前記第３ストライプコンタクトと前記第４ストライプコンタクトとの間に配置され、
   第２メタルが前記第２方向に沿って前記第３ゲート電極を跨いで延在し、
   前記第２メタルは前記第３ストライプコンタクト及び前記第４ストライプコンタクトと電気的に接続され、
   第３パッドが前記第４ストライプコンタクトを介して前記第２メタルと電気的に接続される、請求項１記載の半導体装置。
8. 前記第１及び第２ゲート電極は、前記第２方向に沿って等間隔に配置される、請求項１記載の半導体装置。
9. 前記第１、第２、及び第３ストライプコンタクトは、前記第２方向に沿って等間隔に配置される、請求項１記載の半導体装置。
10. 第１電位が供給される第１配線と、
    第１パッドと、
    前記第１配線と電気的に接続される第２パッドと、
    前記第１配線と第２配線との間に電気的に接続され、前記第１パッドから信号が入力される内部回路と、
    前記第１パッドと前記第２配線との間に電気的に接続される導電型トランジスタと、
    半導体基板の主面から突出し、平面視において前記主面の第１方向に幅を有し、前記第１方向と垂直な第２方向に延在する突出部と、
    前記突出部を覆って配置され、平面視において前記主面の第１方向に延在する第１ゲート電極及び第２ゲート電極と、
    前記突出部を覆って配置され、平面視において前記第１方向に延在する第１ストライプコンタクトと、第２ストライプコンタクトと、第３ストライプコンタクトとを備え、
    前記第１ゲート電極は前記第１ストライプコンタクトと前記第２ストライプコンタクトとの間に配置され、
    前記第２ゲート電極は前記第２ストライプコンタクトと前記第３ストライプコンタクトとの間に配置され、
    前記第２ストライプコンタクトは前記第１ゲート電極と前記第２ゲート電極との間に配置され、
    前記導電型トランジスタは、前記第２ゲート電極、前記第２ストライプコンタクト、前記第３ストライプコンタクト、及び前記突出部によって形成され、
    前記導電型トランジスタのソースまたはドレイン電極の一方の電極は前記第２ストライプコンタクトによって形成され、前記導電型トランジスタの他方の電極は前記第３ストライプコンタクトによって形成され、
    前記第３ストライプコンタクトは前記第２配線と電気的に接続され、
    第１メタルが前記第２方向に沿って前記第１ゲート電極上に延在し、前記第１ストライプコンタクト及び前記第２ストライプコンタクトと電気的に接続され、
    前記第１パッドが前記第１ストライプコンタクトを介して前記第１メタルと電気的に接続される、半導体装置。
11. 前記第１電位と異なる第２電位が供給される第２配線をさらに備え、
    前記内部回路は前記第１配線と前記第２配線との間に電気的に接続される、請求項１０記載の半導体装置。
12. 前記第１パッドは、第１配線層に形成された第２メタル及び第２配線層に形成された第３メタルと電気的に接続され、前記第２メタル及び前記第３メタルは前記第１パッドと前記第１ストライプコンタクトとの間に配置される、請求項１０記載の半導体装置。
13. 前記第２方向に沿って前記第２ゲート電極を跨いで第２メタルが延在し、
    前記第２メタルは前記第２ストライプコンタクト及び前記第３ストライプコンタクトと電気的に接続される、請求項１０記載の半導体装置。
14. 第３ゲート電極と、
    第４ストライプコンタクトとをさらに備え、
    前記第３ストライプコンタクトは前記第２ゲート電極および前記第３ゲート電極との間に配置され、
    前記第３ゲート電極は前記第３ストライプコンタクトと前記第４ストライプコンタクトとの間に配置され、
    第２メタルが前記第２方向に沿って前記第３ゲート電極を跨いで延在し、
    前記第２メタルは前記第３ストライプコンタクト及び前記第４ストライプコンタクトと電気的に接続され、
    第３パッドが前記第４ストライプコンタクトを介して前記第２メタルと電気的に接続される、請求項１０記載の半導体装置。
15. 前記第１及び第２ゲート電極は、前記第２方向に沿って等間隔に配置される、請求項１０記載の半導体装置。
16. 前記第１、第２、及び第３ストライプコンタクトは、前記第２方向に沿って等間隔に配置される、請求項１０記載の半導体装置。

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