WO2007102239A1 - 半導体集積回路 - Google Patents

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WO2007102239A1
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side transistor
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Hiroki Matsunaga
Masahiko Sasada
Akihiro Maejima
Jinsaku Kaneda
Hiroshi Ando
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor integrated circuit, and more particularly to a layout of a multi-channel semiconductor integrated circuit for driving a capacitive load such as a plasma display.
  • a MOS output circuit As an output circuit used for a multi-channel semiconductor integrated circuit, a MOS output circuit, an IGBT output circuit, a non-sideless MOS output circuit, or a high sideless IGBT output circuit is known.
  • cells of these output circuits are laid out as standard cells.
  • FIGS. 13 (a) and 13 (b) As shown, pad 108 is disposed at the lower side (directed downward to the paper surface), and low side transistor 111, high side transistor 110, level shift circuit 112, and predriver 113 are disposed at the upper stage (upper side toward paper surface).
  • the components (111, 110, 112, 113) of the standard cell 116 are electrically connected to the pad 108 via the two-layer interconnection 114 or the one-layer interconnection 115 (the above See, for example, Patent Document 1).
  • 119 is a drain region of the high side transistor
  • 120 is a source region of the high side transistor
  • 121 is a through hole
  • 122 is a drain region of the low side transistor.
  • 123 is a source region of the low side transistor.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 1 18239
  • Such a problem occurs not only in the case of an output circuit including a MOS driver but also occurs in the case of an output circuit including an IGBT driver, a high sideless MOS driver, or a high sideless IGBT driver described above. It is a problem.
  • the semiconductor integrated circuit according to the first aspect of the present invention is a semiconductor integrated circuit including a plurality of circuit cells each having a node on a semiconductor chip, wherein the circuit cells are A high side transistor, a level shift circuit for driving the high side transistor, a high breakdown voltage driver including the low side transistor, a predriver for driving the high breakdown voltage driver, and a node; Are placed opposite to each other via the nod.
  • the high side transistor, the pad, the low side transistor, the level shift circuit, and the predriver be arranged in a straight line.
  • a control unit disposed at a central portion of a semiconductor chip is opposed to a first circuit cell row including a plurality of circuit cells via the control unit. And a second circuit cell row comprising a plurality of circuit cells.
  • a first power supply pad for high voltage and a reference potential which are disposed at both ends of each of the first circuit cell row and the second circuit cell row.
  • a second power supply pad for the first circuit cell, and a high voltage potential first electrode disposed on each of the high side transistors in the first circuit cell row and the second circuit cell row and electrically connected to the first power supply pad;
  • a second wire of a reference potential disposed on each of the low side transistors in the first circuit cell row and the second circuit cell row and electrically connected to the second power supply pad.
  • the semiconductor integrated circuit further includes a third wiring of a reference potential arranged to surround a control unit arranged in the center of the semiconductor chip.
  • the level shift circuit and the predriver are designed to be within the cell width of the low side transistor.
  • a semiconductor integrated circuit is a semiconductor integrated circuit including a plurality of circuit cells each having a pad on a semiconductor chip, wherein the circuit cells include high-side transistors and high-side transistors.
  • a high-side regeneration circuit is equipped with a high-voltage driver consisting of a level shift circuit that drives side transistors, a high-side regenerative diode, a low-side transistor, and a low-side regenerative diode, a predriver that drives the high-voltage driver, and a node.
  • the diode and the low side regenerative diode are disposed to face each other via the node.
  • the high side regenerative diode, the node, the low side regenerative diode, the low side transistor, the high side transistor, the level shift circuit, and the predriver are arranged in a straight line. Is preferred.
  • the control unit disposed in the central portion of the semiconductor chip is opposed to the first circuit cell row consisting of a plurality of circuit cells via the control unit. And a second circuit cell row comprising a plurality of circuit cells.
  • a first power supply pad for high voltage and a reference potential which are disposed at both ends of each of the first circuit cell row and the second circuit cell row.
  • a second power supply pad for the second circuit cell and a high side regenerative diode on each of the first circuit cell row and the second circuit cell row and electrically connected to the first power supply pad
  • a second wire of a reference potential disposed on each of the low side transistors in the first circuit cell row and the second circuit cell row and electrically connected to the second power supply pad
  • the semiconductor integrated circuit further includes a third wiring of a reference potential arranged to surround the control unit arranged in the center of the semiconductor chip.
  • a level shift circuit and a precharge circuit are provided.
  • the driver is designed to fit within the cell width of the low side transistor.
  • a semiconductor integrated circuit is a semiconductor integrated circuit including a plurality of circuit cells each having a pad on a semiconductor chip, wherein the circuit cell is an ESD protection element, And a low-side transistor, a pre-driver for driving the high-voltage driver, and a node, and the ESD protection element and the low-side transistor are disposed to face each other via the pad. .
  • the ESD protection element, the pad, the gate side transistor, and the predriver are arranged in a straight line.
  • the control unit disposed in the central portion of the semiconductor chip is opposed to the first circuit cell row consisting of a plurality of circuit cells via the control unit. And a second circuit cell row comprising a plurality of circuit cells.
  • a first power supply pad for high voltage potential and a reference potential which are disposed at both ends of each of the first circuit cell row and the second circuit cell row.
  • a second wire of a reference potential disposed on each of the low side transistors in the first circuit cell row and the second circuit cell row and electrically connected to the second power supply pad.
  • the semiconductor integrated circuit according to the third aspect of the present invention further includes a third wire of a reference potential arranged to surround the control unit arranged at the central portion of the semiconductor chip.
  • the level shift circuit and the predriver are designed to be within the cell width of the low side transistor.
  • the semiconductor integrated circuit according to the fourth aspect of the present invention is a semiconductor integrated circuit including a plurality of circuit cells each having a pad on a semiconductor chip, wherein the circuit cell is an ESD protection element, High-voltage driver consisting of low-side regenerative diode and low-side transistor, pre-driver for driving high-voltage driver, and pad
  • High-voltage driver consisting of low-side regenerative diode and low-side transistor
  • pre-driver for driving high-voltage driver
  • pad The id regenerative diode is disposed to face the pad via the pad.
  • the ESD protection element, the pad, the single-side regenerative diode, the low side transistor, and the predriver are preferably arranged in a straight line! Better!/,.
  • the control unit disposed in the central portion of the semiconductor chip is opposed to the first circuit cell row consisting of a plurality of circuit cells via the control unit. And a second circuit cell row comprising a plurality of circuit cells.
  • a first power supply pad for high voltage and a reference potential which are disposed at both ends of each of the first circuit cell row and the second circuit cell row.
  • a second wire of a reference potential disposed on each of the low side transistors in the first circuit cell row and the second circuit cell row and electrically connected to the second power supply pad.
  • the semiconductor integrated circuit further includes a third wiring of a reference potential arranged to surround the control unit arranged in the central part of the semiconductor chip.
  • the level shift circuit and the predriver are designed to be within the cell width of the low side transistor.
  • electrostatic breakdown that occurs when an abnormal input such as a surge voltage is applied to a pad that constitutes a circuit cell can be suppressed.
  • the chip size can be reduced.
  • the length of the bonding wire that connects a large number of nodes and the outer periphery of the chip can be shortened.
  • FIG. 1 is a view showing an example of the circuit configuration of an output circuit including a MOS driver having a pad according to a first embodiment of the present invention.
  • FIG. 2 (a) and (b) are enlarged plan views of the output circuit cell in the first embodiment of the present invention It is.
  • FIG. 4 A diagram showing an example of a circuit configuration of an output circuit including an IGBT driver having a pad according to a second embodiment of the present invention.
  • FIG. 6 is a plan view showing a layout of a semiconductor integrated circuit according to a second embodiment of the present invention.
  • FIG. 7 is a diagram showing a circuit configuration example of an output circuit including a high sideless MOS driver having a pad according to a third embodiment of the present invention.
  • FIG. 9 A plan view showing a layout of a semiconductor integrated circuit according to a third embodiment of the present invention.
  • FIG. 10 A diagram showing an example of a circuit configuration of an output circuit including a high sideless IGBT driver having a pad according to a fourth embodiment of the present invention.
  • FIG. 11 (a) and (b) are enlarged plan views of an output circuit cell in a fourth embodiment of the present invention.
  • FIG. 12 is a plan view showing a layout of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
  • FIG. 13 (a) and (b) are enlarged plan views of a conventional output circuit cell.
  • High-side transistor drain region High-side transistor source region
  • Gate protection circuit 35 High-side transistor emitter area
  • FIG. 1 is a basic circuit configuration diagram of an output circuit 25a constituting an output circuit cell in a multi-channel semiconductor integrated circuit according to a first embodiment of the present invention.
  • the output circuit 25a includes a MOS driver 45, a level shift circuit 12, and a predriver 13.
  • the MOS driver 45 includes a high side transistor 10, a back gate-drain parasitic diode 26 that is a parasitic element of the high side transistor 10, a low side transistor 11, and a back gate that is a parasitic element of the low side transistor 11.
  • a drain-to-drain parasitic diode 27 and a node 8 are formed.
  • the pad 4 of the high-voltage power supply 4 is connected to the side transistor 10, the pad 5 of the reference potential is connected to the low side transistor 11, and the input terminal 24 is connected to the predriver 13.
  • the high side transistor 10 is for high level output
  • the low side transistor 11 is for low level output.
  • FIGS. 2 (a) and 2 (b) show the layout of the output circuit cell 16A constituting the output circuit 25a.
  • the layout of the output circuit cell 16A is characterized in that the high side transistor 10, the low side transistor 11 and the force pad 8 are disposed to face each other.
  • the high-side transistor 10 constituting the back gate-drain parasitic diode 26 also serving as an ESD protection element is disposed on one side of the pad 8 with the other side.
  • the low side transistor 11 constituting the parasitic diode 27 the pad is arranged at one end as in the conventional example, and from the lower stage (lower side to the paper surface, the same applies hereinafter) to the upper stage (upper surface to the paper surface).
  • the high side transistor 10 is disposed on the lower side with the pad 8 in between, and toward the upper side with the pad 8 in between.
  • the low side transistor 11, the level shift circuit 12 and the predriver 13 are sequentially arranged.
  • a current due to a negative surge below the reference potential flows from the pad 8 closest to the body diode of the low-side transistor, while a current due to a positive surge exceeding the power supply voltage is the closest to the pad 8 high. Since the current flows to the body diode of the side transistor 10, the resistance to electrostatic breakdown can be improved.
  • the high side transistor 10, the node 8, the low side transistor 11, the level shift circuit 12, and the predriver 13 are arranged in a straight line.
  • the level shift circuit 12 and the predriver 13 are designed to be within the cell width of the low side transistor 11 having the largest cell width, and more specifically, as shown in FIGS. 2 (a) and 2 (b).
  • high integration of the semiconductor integrated circuit is realized.
  • 20 is a source region of the high side transistor 10
  • 19 is a drain region of the high side transistor 10
  • 21 is a through hole
  • 22 is a low-size transistor.
  • Reference numeral 23 denotes a drain region of the drain transistor 11, and reference numeral 23 denotes a source region of the low side transistor 11.
  • FIG. 3 is a plan view of a multi-channel semiconductor integrated circuit in which the output circuit cells 16 A having the above layout are arranged on the semiconductor chip 1.
  • a low breakdown voltage control unit 6 for performing output timing control by an input control circuit or the like is disposed in the center on the semiconductor chip 1 and the low breakdown voltage control unit 6 is disposed.
  • the plurality of output circuit cells 16A are disposed along the chip side so as to face each other via the bus, and the low withstand voltage control unit 6 and each of the output circuit cells 16A are connected by the bus wiring 7.
  • the control signal from the low withstand voltage control unit 6 is transmitted to the predriver 13 using the bus wiring 7.
  • the pad 4 of the high voltage power supply and the pad 5 of the reference potential are disposed at both ends of the plurality of output circuit cells 16A.
  • the layout of the plurality of output circuit cells 16A may be various layouts such that the bonding wires connected to the pads 8 which are not limited to those shown in the drawings do not contact with each other.
  • the wiring 3a of the reference potential is formed, and the wiring 3a is a reference potential of the reference potential arranged on both sides of the plurality of output circuit cells 16A.
  • the high voltage potential wiring 2 is formed on the high side transistor 10 in the output circuit cell 16A, and the high voltage potential wiring 2 is disposed on both sides of the plurality of output circuit cells 16A. Connected to pad 4 of high voltage power supply.
  • the pads 5 of the reference potential and the pads 4 of the high voltage power supply arranged on both sides of the plurality of output circuit cells 16A in the semiconductor chip 1 are wire-bonded from the package, the pads 5 of the reference potential And the potential of the pad 4 of the high voltage power supply is stable.
  • the wiring impedance of the wiring 3a of the reference potential and the wiring 2 of the high voltage potential can be reduced, and the reference potential and high voltage of each output circuit cell 16A can be obtained even when the output of each channel is large.
  • the potential is stable and uniform output characteristics and ESD tolerance can be obtained.
  • the input control pad 9 is disposed on one end side in the length direction in the low withstand voltage control unit 6, and the pad 5 of the reference potential is disposed on the other end side. . Furthermore, on the low withstand voltage control unit 6, the wiring 3b of the reference potential is formed so as to be surrounded in three directions except the input control pad 9 side. Reference potential wiring 3b It has a role as a shield that prevents external noise introduced from the ground 8 from being transmitted to the low withstand voltage control unit 6 through the output circuit cell 16A. As a result, the signal input from the low withstand voltage control unit 6 to the predriver 13 is stabilized, and the output characteristics are stabilized.
  • FIG. 4 shows an example of a basic circuit configuration of an output circuit 25b constituting an output circuit cell in a semiconductor integrated circuit according to a second embodiment of the present invention.
  • the output circuit 25 b includes an IGBT driver 46, a level shift circuit 12 and a predriver 13.
  • the IGBT dry gate 46 includes a gate protection circuit 34 including a high side transistor 28, a gate resistor 33 and a diode 32 for gate protection, a high side regenerative diode 30, a low side transistor 29, a low side regenerative diode 31, And 8 are composed. Further, the high side transistor 28 is connected to the pad 4 of the high voltage power supply, the low side transistor 29 is connected to the pad 5 of the reference potential, and the predriver 13 is connected to the input terminal 24.
  • FIGS. 5 (a) and 5 (b) are plan views showing the layout of the output circuit cell 16B that constitutes the output circuit 25b.
  • high side regenerative diode 30 and low side regenerative diode 31 are disposed to face each other via node 8. It is characterized by As described above, by arranging the high side regenerative diode 30 also serving as an ESD protection element on one side of the node 8 and arranging the low side regenerative diode 31 on the other side, as in the conventional example. This occurs when an abnormal input such as a surge voltage is applied to node 8 as compared to the case where a low-side regenerative diode and a no-side regenerative diode are arranged sequentially from the lower stage to the upper stage with the pad at one end. Resistance to electrostatic discharge can be improved.
  • the high side regenerative diode 30 is disposed on the lower side with the pad 8 in between, and toward the upper side with the pad 8 in between.
  • a low side regenerative diode 31, a low side transistor 29, a high side transistor 28, a gate protection circuit 34, a level shift circuit 12, and a predriver 13 are arranged in order.
  • the current due to the negative surge below the reference potential is On the other hand, current flowing from the positive surge exceeding the power supply voltage flows from the node 8 to the closest high side regenerative diode 30 while flowing to the near low side regenerative diode 31, so that the resistance to electrostatic breakdown can be improved.
  • the high side regenerative diode 30, nod 8, low side regenerative diode 31, low side transistor 29, high side transistor 28 and gate protection circuit 34, level Since shift circuit 12 and predriver 13 are arranged on a straight line, as is apparent from the layout of the semiconductor integrated circuit shown in FIG. 6 described later, an output constituting output circuit 25 b including IGBT driver 46 A highly integrated circuit cell 16B can be realized.
  • the level shift circuit 12 and the predriver 13 are designed to be within the cell width of the low side transistor 29 having the largest cell width, and more specifically, as shown in FIGS. 5 (a) and 5 (b). In addition, by designing in accordance with the cell width of the low side transistor 29, high integration of the semiconductor integrated circuit is realized.
  • 21 is a snoree hole, 41 is a contact, 36 is a collector region of the high side transistor 28, and 35 is a emitter region of the high side transistor 28.
  • 37 is the emitter area of the low side transistor 29; 38 is the collector area of the low side transistor 29; 39 is the power sword area of the low side regenerative diode 31 and the high side regenerative diode 30; , The low-side regenerative diode 31 and the anode region of the no-side regenerative diode 30.
  • FIG. 6 is a plan view of a multi-channel semiconductor integrated circuit in which the output circuit cell 16 B having the above layout is disposed on the semiconductor chip 1.
  • a low withstand voltage control unit 6 for performing output timing control by an input control circuit or the like is disposed in the center on the semiconductor chip 1, and the low withstand voltage control unit 6 is A plurality of the output circuit cells 16B are arranged along the chip side so as to face each other, and the low withstand voltage control unit 6 and each of the output circuit cells 16B are connected by a nos wire 7.
  • the control signal from the low withstand voltage control unit 6 is transmitted to the predriver 13 using the bus line 7.
  • the pad 4 of the high voltage power supply and the pad 5 of the reference potential are disposed at both ends of the plurality of output circuit cells 16B.
  • the layout of the plurality of output circuit cells 16B is not limited to that shown in the drawings, and bonding wires connected to the node 8 are not limited. It is also possible to have various layouts such as not touching each other.
  • the wiring 3a of the reference potential is formed, and the wiring 3a is a reference potential of the reference potential arranged on both sides of the plurality of output circuit cells 16B.
  • the wire 2b of the high voltage potential is a high voltage disposed on both sides of the plurality of output circuit cells 16B. Connected to node 4 of the power supply.
  • the pads 5 of the reference potential and the pads 4 of the high voltage power supply arranged on both sides of the plurality of output circuit cells 16 B in the semiconductor chip 1 are wire-bonded from the package, the pads 5 of the reference potential And the potential of the pad 4 of the high voltage power supply is stable. Therefore, even when the output of each channel becomes a large current, the reference potential and the high voltage potential of each output circuit cell 16B are stabilized, and uniform output characteristics and ESD tolerance can be obtained.
  • the input control pad 9 is disposed on one end side in the length direction in the low withstand voltage control unit 6, and the pad 5 of the reference potential is disposed on the other end side. Furthermore, on the low withstand voltage control section 6, the wiring 3b of the reference potential is formed so as to be surrounded in three directions excluding the input control pad 9 side.
  • the wiring 3b of the reference potential has a role as a shield that prevents external noise introduced from the node 8 from being transmitted to the low withstand voltage control unit 6 through the output circuit cell 16B. Therefore, the signal input from the low withstand voltage control unit 6 to the predriver 13 is stabilized, and the output characteristics are stabilized.
  • FIG. 7 shows an example of a basic circuit configuration of an output circuit 25c constituting an output circuit cell in a semiconductor integrated circuit according to a third embodiment of the present invention.
  • the output circuit 25c includes a high sideless MOS driver 47 and a predriver 44.
  • the high sideless MOS driver 47 is composed of a low side transistor 11, a back gate-drain parasitic diode 27 which is a parasitic element of the low side transistor 11, an ESD protection element 43, and a pad 8.
  • the high-voltage power supply node 4 is connected to one end of the low-side transistor 11, and the other end of the low-side transistor 11 is
  • the input terminal 24 is connected to the pre-drain 44 of the potential pad 5.
  • FIGS. 8 (a) and 8 (b) are plan views showing the layout of the output circuit cell 16C that constitutes the output circuit 25c.
  • the layout of the output circuit cell 16C is such that the ESD protection element 43 and the low side transistor 11 are disposed to face each other via the pad 8. It will be a feature.
  • the ESD protection element 43 is disposed on one side of the pad 8 and the low side transistor 11 is disposed on the other side, so that the pad is disposed at one end as in the conventional example.
  • the ESD protection element is located on the lower side with the pad 8 in between.
  • the ESD protection element 43, the node 8, the low side transistor 11, and the predriver 44 are arranged in a straight line, as will be described later.
  • the predriver 44 is designed to be within the cell width of the low side transistor 11 having the largest cell width.
  • the low side transistor By designing in accordance with the cell width of the memory 11, high integration of the semiconductor integrated circuit is realized.
  • FIG. 8 (b) 21 is a drain region of the low side transistor 11
  • 22 is a drain region of the low side transistor 11
  • 23 is a source region of the low side transistor 11
  • 39 is an ESD.
  • Reference numeral 40 denotes a force-sword area of the protection element 43
  • reference numeral 40 denotes an anode area of the ESD protection element 43.
  • FIG. 9 is a plan view of a multi-channel semiconductor integrated circuit in which the output circuit cell 16 C having the above layout is disposed on the semiconductor chip 1.
  • a low breakdown voltage control unit 6 for performing output timing control by an input control circuit or the like is disposed in the center on the semiconductor chip 1 and the low breakdown voltage control unit 6 is disposed.
  • the plurality of output circuit cells 16C are arranged along the chip side so as to face each other via the bus, and the low withstand voltage control unit 6 and each of the output circuit cells 16C are connected by the bus wiring 7
  • the control signal from the low withstand voltage control unit 6 is transmitted to the predriver 44 using the bus wiring 7.
  • the pad 4 of the high voltage power supply and the pad 5 of the reference potential are disposed at both ends of the plurality of output circuit cells 16C.
  • the layouts of the plurality of output circuit cells 16C may be various layouts such as bonding wires connected to the node 8 which are not limited to those shown in the drawings.
  • the wiring 3a of the reference potential is formed, and the wiring 3a is a reference potential of the reference potential arranged on both sides of the plurality of output circuit cells 16C. Connected to Nod 5.
  • the wiring 2 of the high voltage potential is formed, and the wiring 2 of the high voltage potential is a high voltage arranged on both sides of the plurality of output circuit cells 16C. Connected to power supply pad 4!
  • the pads 5 of the reference potential and the pads 4 of the high voltage power supply arranged on both sides of the plurality of output circuit cells 16 C in the semiconductor chip 1 are wire-bonded from the package, the pads 5 of the reference potential And the potential of the pad 4 of the high voltage power supply is stable. Therefore, even when the output of each channel is a large current, the reference potential and the high voltage potential of each output circuit cell 16C are stabilized, and uniform output characteristics and ESD tolerance can be obtained.
  • the input control pad 9 is disposed at one end of the low withstand voltage control unit 6 in the length direction, and the pad 5 of the reference potential is disposed at the other end. There is.
  • the wiring 3b of the reference potential is formed so as to be surrounded in three directions excluding the input control pad 9 side.
  • the wiring 3b of the reference potential has a role as a shield that prevents the transmission of external noise into which nod 8 force is transmitted to the low withstand voltage control unit 6 via the output circuit cell 16C.
  • FIG. 10 shows an example of a basic circuit configuration of an output circuit 25d that constitutes an output circuit cell in a semiconductor integrated circuit according to a fourth embodiment of the present invention.
  • the output circuit 25 d includes a high sideless IGBT dry gate 48 and a predriver 44.
  • the high sideless IGBT driver 48 is composed of a low side transistor 29, a single side regenerative diode 31, an ESD protection element 43 and a pad 8. Further, the high-voltage power supply node 4 is connected to one end of the low side transistor 29, the pad 5 of the reference potential is connected to the other end of the low side transistor 11, and the input terminal 24 is connected to the predriver 44.
  • FIGS. 11 (a) and 11 (b) are plan views showing the layout of output circuit cell 16D that constitutes output circuit 25d.
  • the layout of the output circuit cell 16D is such that the ESD protection device 43 and the low side regenerative diode 31 are disposed to face each other via the node 8. It features.
  • the ESD protection element 43 is disposed on one side of the pad 8 and the low-side regenerative diode 31 is disposed on the other side, whereby the pad is disposed at one end as in the conventional example.
  • resistance to electrostatic breakdown that occurs when an abnormal input such as a surge voltage is applied to pad 8 is improved. It can be done.
  • the ESD protection element 43 is disposed on the lower side with the pad 8 in between, and the force is applied to the upper side with the pad 8 in between.
  • the low side regenerative diode 31, the low side transistor 29, and the predrino 44 are arranged in order.
  • the ESD protection device 43, the node 8, the low side regenerative diode 31, the low side transistor 29, and the predriver 44 are arranged in a straight line.
  • a highly integrated circuit of output circuit cell 16D constituting output circuit 25d including high-sideless IGBT driver 48 can be realized.
  • Pre-Drino 4 is designed to fit within the cell width of the single-side transistor 29 having the largest cell width, and specifically, as shown in FIGS. 11 (a) and 11 (b), the low-side transistor By designing in conjunction with the 29 cell width, high integration of the semiconductor integrated circuit is realized.
  • 21 is a snoree hoone
  • 41 is a contact
  • 37 is an emitter region of the low side transistor 29
  • 38 is a collector region of the low side transistor 29.
  • 39 is a low-side diode 31 and a force-sword region of the ESD protection device 43
  • 40 is an anode region of the low-side diode 31 and the ESD protection device 43.
  • FIG. 12 is a plan view of a multi-channel semiconductor integrated circuit in which the output circuit cell 16D having the above layout is disposed on the semiconductor chip 1.
  • a low breakdown voltage control unit 6 for controlling output timing by an input control circuit or the like is disposed in the center on the semiconductor chip 1 and the low breakdown voltage control unit
  • a plurality of the output circuit cells 16D are disposed along the chip side so as to face each other via the 6 and the low withstand voltage control unit 6 and each of the output circuit cells 16D are connected by the nos wire 7.
  • the control signal from the low withstand voltage control unit 6 is transmitted to the predriver 44 using the bus wiring 7.
  • the pad 4 of the high voltage power supply and the pad 5 of the reference potential are disposed at both ends of the plurality of output circuit cells 16D.
  • the layouts of the plurality of output circuit cells 16D may be various layouts such as bonding wires connected to the node 8 which are not limited to those shown in the drawings.
  • the wiring 3a of the reference potential is formed, and the wiring 3a is of the reference potential arranged on both sides of the plurality of output circuit cells 16D. Connected to Nod 5.
  • the wiring 2 of high voltage potential is formed, and the wiring 2 of the high voltage potential is a high voltage disposed on both sides of the plurality of output circuit cells 16D. Connected to power supply pad 4.
  • the input control pad 9 is disposed at one end of the low withstand voltage control unit 6 in the length direction, and the pad 5 of the reference potential is disposed at the other end. There is.
  • the wiring 3b of the reference potential is formed so as to be surrounded in three directions excluding the input control pad 9 side.
  • the wiring 3b of the reference potential has a role as a shield for preventing external noise entering nod 8 force from being transmitted to the low withstand voltage control unit 6 through the output circuit cell 16D.
  • reference potential including the case where the potential is other than the ground potential, but it is connected to the substrate of the semiconductor chip.
  • Potential which usually means ground potential.
  • the present invention is useful for a multi-channel semiconductor integrated circuit that drives a capacitive load such as a PDP.

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Abstract

　半導体集積回路は、半導体チップ上に、各々がパッドを有する複数の回路セルを備え、回路セルは、ハイサイドトランジスタ、レベルシフト回路、ローサイドトランジスタ、プリドライバと、パッドとを備える。ハイサイドトランジスタとローサイドトランジスタとは、パッドを介して対向するように配置されている。

Description

明 細 書
半導体集積回路
技術分野
[0001] 本発明は、半導体集積回路に関し、特にプラズマディスプレイなどの容量性負荷を 駆動する多チャンネル半導体集積回路のレイアウトに関するものである。
背景技術
[0002] 一般に、多チャンネル半導体集積回路に用いられている出力回路としては、 MOS 出力回路、 IGBT出力回路、ノ、ィサイドレス MOS出力回路、又はハイサイドレス IGB T出力回路が知られている。通常、多チャンネル半導体集積回路は、これらの出力 回路のセルをスタンダードセルとしてレイアウトされ、例えば、 MOSドライバを含む出 力回路を構成するスタンダードセル 116の場合、図 13 (a)及び (b)に示すように、パ ッド 108が下段 (紙面に向力つて下側）に配置され、ローサイドトランジスタ 111、ハイ サイドトランジスタ 110、レベルシフト回路 112、及びプリドライバ 113が上段 (紙面に 向かって上側）に向力つて順に配置され、スタンダードセル 116の各構成要素（111 , 110, 112, 113)は、 2層配線 114又は 1層配線 115を介してパッド 108と電気的 に接続されている（以上、例えば特許文献 1参照)。なお、図 13 (b)上、 119は、ハイ サイドトランジスタのドレイン領域であり、 120は、ハイサイドトランジスタのソース領域 であり、 121は、スルーホールであり、 122は、ローサイドトランジスタのドレイン領域で あり、 123は、ローサイドトランジスタのソース領域である。
特許文献 1：特開平 1 18239号公報
発明の開示
発明が解決しょうとする課題
[0003] し力しながら、図 13 (a)及び (b)に示すように、パッド 108にサージ電圧等が印加さ れた場合、パッド 108から離れて配置されているハイサイドトランジスタ 110のボディ ダイオードの配線インピーダンスよりも、パッド 108に隣り合って配置されているローサ イドトランジスタ 111への配線インピーダンスの方がかなり低 、ため、電源側に接続さ れたノヽィサイドトランジスタ 110のボディダイオード（図示せず）の順方向にサージ電 荷を逃がして静電破壊の防止を図るつもりが、ローサイドトランジスタ 111のボディダ ィオードに電荷が集中するため、ローサイドトランジスタ 111のボディダイオードが先 に破壊する恐れがあるという問題があった。
[0004] このような問題は、 MOSドライバを含む出力回路の場合に生じる問題ではなぐ上 述した IGBTドライバ、ハイサイドレス MOSドライバ、又はハイサイドレス IGBTドライ バを含む出力回路の場合にも同様に生じる問題である。
[0005] 前記に鑑み、本発明の目的は、静電破壊に強いレイアウトを有する半導体集積回 路を提供することである。
課題を解決するための手段
[0006] 前記に鑑み、本発明の第 1の側面に係る半導体集積回路は、半導体チップ上に、 各々がノ^ドを有する複数の回路セルを備えた半導体集積回路であって、回路セル は、ハイサイドトランジスタ、ハイサイドトランジスタを駆動するレベルシフト回路、及び ローサイドトランジスタよりなる高耐圧ドライバと、高耐圧ドライバを駆動するプリドライ バと、ノ ッドとを備え、ノ、ィサイドトランジスタとローサイドトランジスタとは、ノッドを介し て対向するように配置されて 、る。
[0007] 本発明の第 1の側面に係る半導体集積回路において、ハイサイドトランジスタ、パッ ド、ローサイドトランジスタ、レベルシフト回路、及びプリドライバは、一直線上に配置さ れていることが好ましい。
[0008] 本発明の第 1の側面に係る半導体集積回路において、半導体チップの中央部に配 置された制御部と、複数の回路セルよりなる第 1の回路セル列に制御部を介して対向 する複数の回路セルよりなる第 2の回路セル列とをさらに備えている。
[0009] 本発明の第 1の側面に係る半導体集積回路において、第 1の回路セル列及び第 2 の回路セル列の各々の両端に配置され、高圧電位用の第 1の電源パッド及び基準 電位用の第 2の電源パッドと、第 1の回路セル列及び第 2の回路セル列における各々 のハイサイドトランジスタの上に配置され、第 1の電源パッドと電気的に接続する高圧 電位の第 1の配線と、第 1の回路セル列及び第 2の回路セル列における各々のロー サイドトランジスタの上に配置され、第 2の電源パッドと電気的に接続する基準電位の 第 2の配線とをさらに備えて 、る。 [0010] 本発明の第 1の側面に係る半導体集積回路において、前記半導体チップの中央 部に配置された制御部を取り囲むように配置された基準電位の第 3の配線をさらに備 えている。
[0011] 本発明の第 1の側面に係る半導体集積回路において、レベルシフト回路及びプリド ライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
[0012] 本発明の第 2の側面に係る半導体集積回路は、半導体チップ上に、各々がパッド を有する複数の回路セルを備えた半導体集積回路であって、回路セルは、ハイサイ ドトランジスタ、ハイサイドトランジスタを駆動するレベルシフト回路、ハイサイド回生ダ ィオード、ローサイドトランジスタ、及びローサイド回生ダイオードよりなる高耐圧ドライ バと、高耐圧ドライバを駆動するプリドライバと、ノ ッドとを備え、ハイサイド回生ダイォ ードとローサイド回生ダイオードとは、ノッドを介して対向するように配置されて 、る。
[0013] 本発明の第 2の側面に係る半導体集積回路において、ハイサイド回生ダイオード、 ノ ッド、ローサイド回生ダイオード、ローサイドトランジスタ、ハイサイドトランジスタ、レ ベルシフト回路、及びプリドライバは、一直線上に配置されていることが好ましい。
[0014] 本発明の第 2の側面に係る半導体集積回路において、半導体チップの中央部に配 置された制御部と、複数の回路セルよりなる第 1の回路セル列に制御部を介して対向 する複数の回路セルよりなる第 2の回路セル列とをさらに備えている。
[0015] 本発明の第 2の側面に係る半導体集積回路において、第 1の回路セル列及び第 2 の回路セル列の各々の両端に配置され、高圧電位用の第 1の電源パッド及び基準 電位用の第 2の電源パッドと、第 1の回路セル列及び第 2の回路セル列における各々 のハイサイド回生ダイオードの上に配置され、第 1の電源パッドと電気的に接続する 高圧電位の第 1の配線と、第 1の回路セル列及び第 2の回路セル列における各々の ローサイドトランジスタの上に配置され、第 2の電源パッドと電気的に接続する基準電 位の第 2の配線とをさらに備えて 、る。
[0016] 本発明の第 2の側面に係る半導体集積回路において、前記半導体チップの中央 部に配置された制御部を取り囲むように配置された基準電位の第 3の配線をさらに備 えている。
[0017] 本発明の第 2の側面に係る半導体集積回路において、レベルシフト回路及びプリド ライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
[0018] 本発明の第 3の側面に係る半導体集積回路は、半導体チップ上に、各々がパッド を有する複数の回路セルを備えた半導体集積回路であって、回路セルは、 ESD保 護素子、及びローサイドトランジスタよりなる高耐圧ドライバと、高耐圧ドライバを駆動 するプリドライバと、ノ ッドとを備え、 ESD保護素子とローサイドトランジスタとは、パッ ドを介して対向するように配置されて 、る。
[0019] 本発明の第 3の側面に係る半導体集積回路において、 ESD保護素子、パッド、口 一サイドトランジスタ、及びプリドライバは、一直線上に配置されていることが好ましい
[0020] 本発明の第 3の側面に係る半導体集積回路において、半導体チップの中央部に配 置された制御部と、複数の回路セルよりなる第 1の回路セル列に制御部を介して対向 する複数の回路セルよりなる第 2の回路セル列とをさらに備えている。
[0021] 本発明の第 3の側面に係る半導体集積回路において、第 1の回路セル列及び第 2 の回路セル列の各々の両端に配置され、高圧電位用の第 1の電源パッド及び基準 電位用の第 2の電源パッドと、第 1の回路セル列及び第 2の回路セル列における各々 の ESD保護素子の上に配置され、第 1の電源パッドと電気的に接続する高圧電位の 第 1の配線と、第 1の回路セル列及び第 2の回路セル列における各々のローサイドト ランジスタの上に配置され、第 2の電源パッドと電気的に接続する基準電位の第 2の 配線とをさらに備えている。
[0022] 本発明の第 3の側面に係る半導体集積回路において、半導体チップの中央部に配 置された制御部を取り囲むように配置された基準電位の第 3の配線をさらに備えてい る。
[0023] 本発明の第 3の側面に係る半導体集積回路において、レベルシフト回路及びプリド ライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
[0024] 本発明の第 4の側面に係る半導体集積回路は、半導体チップ上に、各々がパッド を有する複数の回路セルを備えた半導体集積回路であって、回路セルは、 ESD保 護素子、ローサイド回生ダイオード及びローサイドトランジスタよりなる高耐圧ドライバ と、高耐圧ドライバを駆動するプリドライバと、パッドとを備え、 ESD保護素子とローサ イド回生ダイオードとは、パッドを介して対向するように配置されている。
[0025] 本発明の第 4の側面に係る半導体集積回路において、 ESD保護素子、パッド、口 一サイド回生ダイオード、ローサイドトランジスタ、及びプリドライバは、一直線上に配 置されて!、ることが好まし!/、。
[0026] 本発明の第 4の側面に係る半導体集積回路において、半導体チップの中央部に配 置された制御部と、複数の回路セルよりなる第 1の回路セル列に制御部を介して対向 する複数の回路セルよりなる第 2の回路セル列とをさらに備えている。
[0027] 本発明の第 4の側面に係る半導体集積回路において、第 1の回路セル列及び第 2 の回路セル列の各々の両端に配置され、高圧電位用の第 1の電源パッド及び基準 電位用の第 2の電源パッドと、第 1の回路セル列及び第 2の回路セル列における各々 の ESD保護素子の上に配置され、第 1の電源パッドと電気的に接続する高圧電位の 第 1の配線と、第 1の回路セル列及び第 2の回路セル列における各々のローサイドト ランジスタの上に配置され、第 2の電源パッドと電気的に接続する基準電位の第 2の 配線とをさらに備えている。
[0028] 本発明の第 4の側面に係る半導体集積回路において、前記半導体チップの中央 部に配置された制御部を取り囲むように配置された基準電位の第 3の配線をさらに備 えている。
[0029] 本発明の第 4の側面に係る半導体集積回路において、レベルシフト回路及びプリド ライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
発明の効果
[0030] 本発明の半導体集積回路によると、回路セルを構成するパッドへのサージ電圧等 の異常入力が印加された場合に生じる静電破壊を抑制することができる。また、チッ プサイズを小さくすることができる。さらに、多数のノッドとチップの外周とを接続する ボンディングワイヤの長さを短くすることができる。
図面の簡単な説明
[0031] [図 1]本発明の第 1の実施形態におけるパッドを有する MOSドライバを含む出力回 路の回路構成例を示す図である。
[図 2] (a)及び (b)は、本発明の第 1の実施形態における出力回路セルの拡大平面図 である。
圆 3]本発明の第 1の実施形態に係る半導体集積回路のレイアウトを示す平面図であ る。
圆 4]本発明の第 2の実施形態におけるパッドを有する IGBTドライバを含む出力回 路の回路構成例を示す図である。
圆 5] (a)及び (b)は、本発明の第 2の実施形態における出力回路セルの拡大平面図 である。
圆 6]本発明の第 2の実施形態に係る半導体集積回路のレイアウトを示す平面図であ る。
圆 7]本発明の第 3の実施形態におけるパッドを有するハイサイドレス MOSドライバを 含む出力回路の回路構成例を示す図である。
圆 8] (a)及び (b)は、本発明の第 3の実施形態における出力回路セルの拡大平面図 である。
圆 9]本発明の第 3の実施形態に係る半導体集積回路のレイアウトを示す平面図であ る。
[図 10]本発明の第 4の実施形態におけるパッドを有するハイサイドレス IGBTドライバ を含む出力回路の回路構成例を示す図である。
[図 11] (a)及び (b)は、本発明の第 4の実施形態における出力回路セルの拡大平面 図である。
圆 12]本発明の第 4の実施形態に係る半導体集積回路のレイアウトを示す平面図で ある。
[図 13] (a)及び (b)は、従来の出力回路セルの拡大平面図である。
符号の説明
1 半導体チップ
2、 2b 高圧電位の配線
3a、 3b 基準電位の配線
4 高圧電源のパッド 基準電位のパッド
低耐圧制御部
バス配線
パッド
入力制御パッド
ハイサイドトランジスタ
ローサイドトランジスタ
レベルシフト回路
プリドライバ
2層配線
1層配線
A〜16D 出力回路セル
ハイサイドトランジスタのドレイン領域 ハイサイドトランジスタのソース領域 スノレーホ一ノレ
ローサイドトランジスタのドレイン領域 ローサイドトランジスタのソース領域 入力端子
a〜25d 出力回路
ノックゲート ドレイン間寄生ダイオード ノックゲート ドレイン間寄生ダイオード ハイサイドトランジスタ
ローサイドトランジスタ
ハイサイド回生ダイオード
ローサイド回生ダイオード
ゲート保護用ダイオード
ゲートオフ用抵抗
ゲート保護回路 35 ハイサイドトランジスタェミッタ領域
36 ハイサイドトランジスタコレクタ領域
37 ローサイドトランジスタェミッタ領域
38 ローサイドトランジスタコレクタ領域
39 ダイオード力ソード領域
40 ダイオードアノード領域
41 コンタクト
43 ESD保護素子
44 プリドライバ
45 MOSドライバ
46 IGBTドライバ
47 ノヽィサイドレス MOSドライノく
48 ハイサイドレス IGBTドライバ
発明を実施するための最良の形態
[0033] 以下、本発明の各実施形態について図面を参照しながら説明する。
[0034] (第 1の実施形態）
図 1は、本発明の第 1の実施形態に係る多チャンネル半導体集積回路における出 力回路セルを構成する出力回路 25aの基本的な回路構成図である。
[0035] 図 1に示すように、出力回路 25aは、 MOSドライバ 45とレベルシフト回路 12とプリド ライバ 13とを備えている。ここで、 MOSドライバ 45は、ハイサイドトランジスタ 10と、該 ハイサイドトランジスタ 10の寄生素子であるバックゲート ドレイン間寄生ダイオード 2 6と、ローサイドトランジスタ 11と、該ローサイドトランジスタ 11の寄生素子であるバック ゲート一ドレイン間寄生ダイオード 27と、ノ ッド 8とによって構成されている。また、ノヽ ィサイドトランジスタ 10には高圧電源のパッド 4力 ローサイドトランジスタ 11には基準 電位のパッド 5が、プリドライバ 13には入力端子 24が接続されている。なお、ハイサイ ドトランジスタ 10がハイレベル出力用であり、ローサイドトランジスタ 11がローレベル 出力用である。
[0036] 図 2 (a)及び (b)は、出力回路 25aを構成する出力回路セル 16Aにおけるレイアウト を示す平面図である。
[0037] 図 2 (a)及び (b)に示すように、出力回路セル 16Aのレイアウトは、ハイサイドトラン ジスタ 10とローサイドトランジスタ 11と力 パッド 8を介して対向するように配置すること を特徴とする。このように、パッド 8を挟んで一方の側に、 ESD保護素子も兼ねるバッ クゲート—ドレイン間寄生ダイオード 26を構成するハイサイドトランジスタ 10を配置す ると共に、他方の側に、ノ ックゲート一ドレイン間寄生ダイオード 27を構成するローサ イドトランジスタ 11を配置することにより、従来例のようにパッドを一端に配置して、下 段 (紙面に向かって下側、以下同じ)から上段 (紙面に向かって上側、以下同じ）に向 力つてローサイドトランジスタ及びノヽィサイドトランジスタを順に配置する場合に比べ て、パッド 8へのサージ電圧等の異常入力が印加された場合に生じる静電破壊に対 する耐量を向上させることができる。
[0038] 具体的には、図 2 (a)及び (b)に示すように、パッド 8を挟んで下段にハイサイドトラ ンジスタ 10が配置されていると共に、パッド 8を挟んで上段に向かってローサイドトラ ンジスタ 11、レベルシフト回路 12及びプリドライバ 13が順に配置されて 、る。
[0039] このレイアウトにより、基準電位以下のマイナスサージによる電流はパッド 8から一番 近 、ローサイドトランジスタェェのボディダイオードに流れる一方、電源電圧を越えるプ ラスサージによる電流はパッド 8から一番近いハイサイドトランジスタ 10のボディダイォ ードに流れるので、静電破壊に対する耐量を向上させることができる。
[0040] また、図 2 (a)及び (b)に示すように、ハイサイドトランジスタ 10、 ノ ッド 8、ローサイド トランジスタ 11、レベルシフト回路 12、及び、プリドライバ 13は、一直線上に配置され ていることにより、後述の図 3に示す半導体集積回路のレイアウトからも明らかなように 、 MOSドライバ 45を含む出力回路 25aを構成する出力回路セル 16Aの高集積化が 実現できる。さらに、レベルシフト回路 12及びプリドライバ 13は、セル幅が一番大き いローサイドトランジスタ 11のセル幅内に収まるように設計し、具体的には、図 2 (a) 及び (b)に示すように、ローサイドトランジスタ 11のセル幅に併せて設計していること で、半導体集積回路の高集積ィ匕を実現している。
[0041] なお、図 2 (b)上、 20は、ハイサイドトランジスタ 10のソース領域であり、 19はハイサ イドトランジスタ 10のドレイン領域であり、 21は、スルーホールであり、 22は、ローサイ ドトランジスタ 11のドレイン領域であり、 23は、ローサイドトランジスタ 11のソース領域 である。
[0042] 図 3は、半導体チップ 1上に、上述のレイアウトを有する出力回路セル 16Aを配置し た多チャンネル半導体集積回路の平面図である。
[0043] 図 3に示すように、半導体チップ 1の上には、中央部に入力制御回路等による出力 タイミング制御を行なう低耐圧制御部 6が配置されて ヽると共に、該低耐圧制御部 6 を介して対向するように、複数の上記出力回路セル 16Aがチップ辺に沿って配置さ れており、低耐圧制御部 6と出力回路セル 16Aの各々とはバス配線 7によって接続さ れており、低耐圧制御部 6からの制御信号を、バス配線 7を用いてプリドライバ 13に 伝達させている。また、複数の出力回路セル 16Aの両端には、高圧電源のパッド 4及 び基準電位のパッド 5が配置されている。なお、複数の出力回路セル 16Aのレイァゥ トは、図示するものに限定されるものではなぐパッド 8に接続されるボンディングワイ ャ同士が接触しないような種々のレイアウトとすることもできる。
[0044] また、出力回路セル 16A内のローサイドトランジスタ 11上には、基準電位の配線 3a が形成されており、該配線 3aは、複数の出力回路セル 16Aの両側に配置された基 準電位のパッド 5に接続されている。同様に、出力回路セル 16A内のハイサイドトラン ジスタ 10上には、高圧電位の配線 2が形成されており、該高圧電位の配線 2は、複 数の出力回路セル 16Aの両側に配置された高圧電源のパッド 4に接続されている。
[0045] また、半導体チップ 1内における複数の出力回路セル 16Aの両側に配置された基 準電位のパッド 5及び高圧電源のパッド 4には、パッケージからワイヤーボンディング されるので、基準電位のパッド 5及び高圧電源のパッド 4の電位は安定している。この ため、基準電位の配線 3a及び高圧電位の配線 2の配線インピーダンスを低減するこ とができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回 路セル 16Aの基準電位及び高圧電位が安定し、均一な出力特性及び ESD耐量を 得ることができる。一方、低耐圧制御部 6における長さ方向の一方の端部側には、入 力制御パッド 9が配置されていると共に、他方の端部側には、基準電位のパッド 5が 配置されている。さらに、低耐圧制御部 6の上には、入力制御パッド 9側を除く三方向 が囲まれるように基準電位の配線 3bが形成されている。基準電位の配線 3bは、パッ ド 8から入り込む外部ノイズが出力回路セル 16Aを介して低耐圧制御部 6に伝達する ことを防止するシールドとしての役割を有している。このため、低耐圧制御部 6からの プリドライバ 13に入力される信号が安定化され、出力特性が安定する。
[0046] (第 2の実施形態）
図 4は、本発明の第 2の実施形態に係る半導体集積回路における出力回路セルを 構成する出力回路 25bの基本的な回路構成例を示して ヽる。
[0047] 図 4に示すように、出力回路 25bは、 IGBTドライバ 46とレベルシフト回路 12とプリド ライバ 13とを備えている。 IGBTドライノく 46は、ハイサイドトランジスタ 28と、ゲートォ フ抵抗 33及びゲート保護用ダイオード 32よりなるゲート保護回路 34と、ハイサイド回 生ダイオード 30と、ローサイドトランジスタ 29と、ローサイド回生ダイオード 31と、パッ ド 8とによって構成されている。また、ハイサイドトランジスタ 28には高圧電源のパッド 4力 ローサイドトランジスタ 29には基準電位のパッド 5が、プリドライバ 13には入力端 子 24が接続されている。
[0048] 図 5 (a)及び (b)は、出力回路 25bを構成する出力回路セル 16Bにおけるレイアウト を示す平面図である。
[0049] 図 5 (a)及び (b)に示すように、出力回路セル 16Bのレイアウトは、ハイサイド回生ダ ィオード 30とローサイド回生ダイオード 31とが、ノッド 8を介して対向するように配置 することを特徴とする。このように、ノッド 8を挟んで一方の側に、 ESD保護素子も兼 ねるハイサイド回生ダイオード 30を配置すると共に、他方の側に、ローサイド回生ダ ィオード 31を配置することにより、従来例のようにパッドを一端に配置して、下段から 上段に向力つてローサイド回生ダイオード及びノヽィサイド回生ダイオードを順に配置 する場合に比べて、ノッド 8へのサージ電圧等の異常入力が印加された場合に生じ る静電破壊に対する耐量を向上させることができる。
[0050] 具体的には、図 5 (a)及び (b)に示すように、パッド 8を挟んで下段にハイサイド回生 ダイオード 30が配置されていると共に、パッド 8を挟んで上段に向かってローサイド回 生ダイオード 31、ローサイドトランジスタ 29、ハイサイドトランジスタ 28及びゲート保護 回路 34、レベルシフト回路 12、並びにプリドライバ 13が順に配置されている。
[0051] このレイアウトにより、基準電位以下のマイナスサージによる電流はパッド 8から一番 近いローサイド回生ダイオード 31に流れる一方、電源電圧を越えるプラスサージによ る電流はノッド 8から一番近いハイサイド回生ダイオード 30に流れるので、静電破壊 に対する耐量を向上させることができる。
[0052] また、図 5 (a)及び (b)に示すように、ハイサイド回生ダイオード 30、ノッド 8、ローサ イド回生ダイオード 31、ローサイドトランジスタ 29、ハイサイドトランジスタ 28及びゲー ト保護回路 34、レベルシフト回路 12、並びにプリドライバ 13は、一直線上に配置され ていることにより、後述の図 6に示す半導体集積回路のレイアウトからも明らかなように 、 IGBTドライバ 46を含む出力回路 25bを構成する出力回路セル 16Bの高集積ィ匕が 実現できる。さらに、レベルシフト回路 12及びプリドライバ 13は、セル幅が一番大き いローサイドトランジスタ 29のセル幅内に収まるように設計し、具体的には、図 5 (a) 及び (b)に示すように、ローサイドトランジスタ 29のセル幅に併せて設計していること で、半導体集積回路の高集積ィ匕を実現している。
[0053] なお、図 5 (b)上、 21は、スノレーホ一ノレであり、 41は、コンタクトであり、 36は、ハイ サイドトランジスタ 28のコレクタ領域であり、 35はハイサイドトランジスタ 28のェミッタ 領域であり、 37は、ローサイドトランジスタ 29のェミッタ領域であり、 38は、ローサイド トランジスタ 29のコレクタ領域であり、 39は、ローサイド回生ダイオード 31及び、ハイ サイド回生ダイオード 30の力ソード領域であり、 40は、ローサイド回生ダイオード 31 及び、ノ、ィサイド回生ダイオード 30のアノード領域である。
[0054] 図 6は、半導体チップ 1上に、上述のレイアウトを有する出力回路セル 16Bを配置し た多チャンネル半導体集積回路の平面図である。
[0055] 図 6に示すように、半導体チップ 1の上には、中央部に入力制御回路等による出力 タイミング制御を行なう低耐圧制御部 6が配置されて ヽると共に、該低耐圧制御部 6 を介して対向するように、複数の上記出力回路セル 16Bがチップ辺に沿って配置さ れており、低耐圧制御部 6と出力回路セル 16Bの各々とはノ ス配線 7によって接続さ れており、低耐圧制御部 6からの制御信号をバス配線 7を用いてプリドライバ 13に伝 達させている。また、複数の出力回路セル 16Bの両端には、高圧電源のパッド 4及び 基準電位のパッド 5が配置されている。なお、複数の出力回路セル 16Bのレイアウト は、図示するものに限定されるものではなぐノッド 8に接続されるボンディングワイヤ 同士が接触しな 、ような種々のレイアウトとすることもできる。
[0056] また、出力回路セル 16B内のローサイドトランジスタ 29上には、基準電位の配線 3a が形成されており、該配線 3aは、複数の出力回路セル 16Bの両側に配置された基 準電位のパッド 5に接続されている。同様に、出力回路セル 16B内のハイサイド回生 ダイオード 30上には、高圧電位の配線 2bが形成されており、該高圧電位の配線 2b は、複数の出力回路セル 16Bの両側に配置された高圧電源のノ¾ド 4に接続されて いる。
[0057] また、半導体チップ 1内における複数の出力回路セル 16Bの両側に配置された基 準電位のパッド 5及び高圧電源のパッド 4には、パッケージからワイヤーボンディング されるので、基準電位のパッド 5及び高圧電源のパッド 4の電位は安定している。この ため、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セ ル 16Bの基準電位及び高圧電位が安定し、均一な出力特性及び ESD耐量を得るこ とがでさる。
一方、低耐圧制御部 6における長さ方向の一方の端部側には、入力制御パッド 9が 配置されていると共に、他方の端部側には、基準電位のパッド 5が配置されている。 さらに、低耐圧制御部 6の上には、入力制御パッド 9側を除く三方向が囲まれるように 基準電位の配線 3bが形成されている。基準電位の配線 3bは、ノッド 8から入り込む 外部ノイズが出力回路セル 16Bを介して低耐圧制御部 6に伝達することを防止する シールドとしての役割を有している。このため、低耐圧制御部 6からのプリドライバ 13 に入力される信号が安定化され、出力特性が安定する。
[0058] (第 3の実施形態）
図 7は、本発明の第 3の実施形態に係る半導体集積回路における出力回路セルを 構成する出力回路 25cの基本的な回路構成例を示して ヽる。
[0059] 図 7に示すように、出力回路 25cは、ハイサイドレス MOSドライバ 47とプリドライバ 4 4とを備えている。ハイサイドレス MOSドライバ 47は、ローサイドトランジスタ 11と、該 ローサイドトランジスタ 11の寄生素子であるバックゲート ドレイン間寄生ダイオード 2 7と、 ESD保護素子 43と、パッド 8とによって構成されている。また、ローサイドトランジ スタ 11の一端には高圧電源のノッド 4が、ローサイドトランジスタ 11の他端には基準 電位のパッド 5が、プリドライノく 44には入力端子 24が接続されている。
[0060] 図 8 (a)及び (b)は、出力回路 25cを構成する出力回路セル 16Cにおけるレイアウト を示す平面図である。
[0061] 図 8 (a)及び (b)に示すように、出力回路セル 16Cのレイアウトは、 ESD保護素子 4 3とローサイドトランジスタ 11とが、パッド 8を介して対向するように配置することを特徴 とする。このように、パッド 8を挟んで一方の側に、 ESD保護素子 43を配置すると共 に、他方の側に、ローサイドトランジスタ 11を配置することにより、従来例のようにパッ ドを一端に配置して、下段から上段に向力つてローサイドトランジスタ 11及び ESD保 護素子を順に配置する場合に比べて、パッド 8へのサージ電圧等の異常入力が印加 された場合に生じる静電破壊に対する耐量を向上させることができる。
[0062] 具体的には、図 8 (a)及び (b)に示すように、パッド 8を挟んで下段に ESD保護素子
43が配置されていると共に、パッド 8を挟んで上段に向力つてローサイドトランジスタ 1
1及びプリドライバ 44が順に配置されている。
[0063] このレイアウトにより、基準電位以下のマイナスサージによる電流はパッド 8から一番 近 、ローサイドトランジスタェェのボディダイオードに流れる一方、電源電圧を越えるプ ラスサージによる電流はパッド 8から一番近い ESD保護素子 43に流れるので、静電 破壊に対する耐量を向上させることができる。
[0064] また、図 8 (a)及び (b)に示すように、 ESD保護素子 43、 ノッド 8、ローサイドトランジ スタ 11、及びプリドライバ 44は、一直線上に配置されていることにより、後述の図 9に 示す半導体集積回路のレイアウトからも明らかなように、ノ、ィサイドレス MOSドライバ 47を含む出力回路 25cを構成する出力回路セル 16Cの高集積ィ匕が実現できる。さ らに、プリドライバ 44は、セル幅が一番大きいローサイドトランジスタ 11のセル幅内に 収まるように設計し、具体的には、図 8 (a)及び (b)に示すように、ローサイドトランジス タ 11のセル幅に併せて設計していることで、半導体集積回路の高集積化を実現して いる。
[0065] なお、図 8 (b)上、 21は、スノレーホ一ノレであり、 22は、ローサイドトランジスタ 11のド レイン領域であり、 23は、ローサイドトランジスタ 11のソース領域であり、 39は、 ESD 保護素子 43の力ソード領域であり、 40は、 ESD保護素子 43のアノード領域である。 [0066] 図 9は、半導体チップ 1上に、上述のレイアウトを有する出力回路セル 16Cを配置し た多チャンネル半導体集積回路の平面図である。
[0067] 図 9に示すように、半導体チップ 1の上には、中央部に入力制御回路等による出力 タイミング制御を行なう低耐圧制御部 6が配置されて ヽると共に、該低耐圧制御部 6 を介して対向するように、複数の上記出力回路セル 16Cがチップ辺に沿って配置さ れており、低耐圧制御部 6と出力回路セル 16Cの各々とはバス配線 7によって接続さ れており、低耐圧制御部 6からの制御信号をバス配線 7を用いてプリドライバ 44に伝 達させている。また、複数の出力回路セル 16Cの両端には、高圧電源のパッド 4及び 基準電位のパッド 5が配置されている。なお、複数の出力回路セル 16Cのレイアウト は、図示するものに限定されるものではなぐノッド 8に接続されるボンディングワイヤ 同士が接触しな 、ような種々のレイアウトとすることもできる。
[0068] また、出力回路セル 16C内のローサイドトランジスタ 11上には、基準電位の配線 3a が形成されており、該配線 3aは、複数の出力回路セル 16Cの両側に配置された基 準電位のノッド 5に接続されている。同様に、出力回路セル 16C内の ESD保護素子 43上には、高圧電位の配線 2が形成されており、該高圧電位の配線 2は、複数の出 力回路セル 16Cの両側に配置された高圧電源のパッド 4に接続されて!、る。
[0069] また、半導体チップ 1内における複数の出力回路セル 16Cの両側に配置された基 準電位のパッド 5及び高圧電源のパッド 4には、パッケージからワイヤーボンディング されるので、基準電位のパッド 5及び高圧電源のパッド 4の電位は安定している。この ため、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セ ル 16Cの基準電位及び高圧電位が安定し、均一な出力特性及び ESD耐量を得るこ とができる。一方、低耐圧制御部 6における長さ方向の一方の端部側には、入力制 御パッド 9が配置されていると共に、他方の端部側には、基準電位のパッド 5が配置さ れている。さらに、低耐圧制御部 6の上には、入力制御パッド 9側を除く三方向が囲ま れるように基準電位の配線 3bが形成されている。基準電位の配線 3bは、ノッド 8力 入り込む外部ノイズが出力回路セル 16Cを介して低耐圧制御部 6に伝達することを 防止するシールドとしての役割を有している。このため、低耐圧制御部 6からのプリド ライバ 44に入力される信号が安定化され、出力特性が安定する。 [0070] (第 4の実施形態）
図 10は、本発明の第 4の実施形態に係る半導体集積回路における出力回路セル を構成する出力回路 25dの基本的な回路構成例を示して 、る。
[0071] 図 10に示すように、出力回路 25dは、ハイサイドレス IGBTドライノく 48とプリドライバ 44とを備えている。ハイサイドレス IGBTドライバ 48は、ローサイドトランジスタ 29と、口 一サイド回生ダイオード 31と、 ESD保護素子 43と、パッド 8とによって構成されている 。また、ローサイドトランジスタ 29の一端には高圧電源のノ ッド 4が、ローサイドトラン ジスタ 11の他端には基準電位のパッド 5が、プリドライバ 44には入力端子 24が接続 されている。
[0072] 図 11 (a)及び (b)は、出力回路 25dを構成する出力回路セル 16Dにおけるレイァ ゥトを示す平面図である。
[0073] 図 11 (a)及び (b)に示すように、出力回路セル 16Dのレイアウトは、 ESD保護素子 43とローサイド回生ダイオード 31とが、ノッド 8を介して対向するように配置することを 特徴とする。このように、パッド 8を挟んで一方の側に、 ESD保護素子 43を配置する と共に、他方の側に、ローサイド回生ダイオード 31を配置することにより、従来例のよ うにパッドを一端に配置して、下段から上段に向力つてローサイド回生ダイオード 31 及び ESD保護素子 43を順に配置する場合に比べて、パッド 8へのサージ電圧等の 異常入力が印加された場合に生じる静電破壊に対する耐量を向上させることができ る。
[0074] 具体的には、図 11 (a)及び (b)に示すように、パッド 8を挟んで下段に ESD保護素 子 43が配置されていると共に、パッド 8を挟んで上段に向力つてローサイド回生ダイ オード 31、ローサイドトランジスタ 29及びプリドライノ 44が順に配置されている。
[0075] このレイアウトにより、基準電位以下のマイナスサージによる電流はパッド 8から一番 近いローサイド回生ダイオード 31に流れる一方、電源電圧を越えるプラスサージによ る電流はパッド 8から一番近い ESD保護素子 43に流れるので、静電破壊に対する耐 量を向上させることができる。
[0076] また、図 11 (a)及び (b)に示すように、 ESD保護素子 43、 ノッド 8、ローサイド回生 ダイオード 31、ローサイドトランジスタ 29、及びプリドライバ 44は、一直線上に配置さ れていることにより、後述の図 12に示す半導体集積回路のレイアウトからも明らかな ように、ハイサイドレス IGBTドライバ 48を含む出力回路 25dを構成する出力回路セ ル 16Dの高集積ィ匕が実現できる。さらに、プリドライノ 4は、セル幅が一番大きい口 一サイドトランジスタ 29のセル幅内に収まるように設計し、具体的には、図 11 (a)及 び (b)に示すように、ローサイドトランジスタ 29のセル幅に併せて設計していることで、 半導体集積回路の高集積ィ匕を実現して 、る。
[0077] なお、図 11 (b)上、 21は、スノレーホ一ノレであり、 41は、コンタクトであり、 37は、ロー サイドトランジスタ 29のェミッタ領域であり、 38は、ローサイドトランジスタ 29のコレクタ 領域であり、 39は、ローサイドダイオード 31及び、 ESD保護素子 43の力ソード領域 であり、 40は、ローサイドダイオード 31及び、 ESD保護素子 43のアノード領域である
[0078] 図 12は、半導体チップ 1上に、上述のレイアウトを有する出力回路セル 16Dを配置 した多チャンネル半導体集積回路の平面図である。
[0079] 図 12に示すように、半導体チップ 1の上には、中央部に入力制御回路等による出 力タイミング制御を行なう低耐圧制御部 6が配置されて 、ると共に、該低耐圧制御部 6を介して対向するように、複数の上記出力回路セル 16Dがチップ辺に沿って配置さ れており、低耐圧制御部 6と出力回路セル 16Dの各々とはノ ス配線 7によって接続さ れており、低耐圧制御部 6からの制御信号をバス配線 7を用いてプリドライバ 44に伝 達させている。また、複数の出力回路セル 16Dの両端には、高圧電源のパッド 4及び 基準電位のパッド 5が配置されている。なお、複数の出力回路セル 16Dのレイアウト は、図示するものに限定されるものではなぐノッド 8に接続されるボンディングワイヤ 同士が接触しな 、ような種々のレイアウトとすることもできる。
[0080] また、出力回路セル 16D内のローサイドトランジスタ 29上には、基準電位の配線 3a が形成されており、該配線 3aは、複数の出力回路セル 16Dの両側に配置された基 準電位のノッド 5に接続されている。同様に、出力回路セル 16D内の ESD保護素子 43上には、高圧電位の配線 2が形成されており、該高圧電位の配線 2は、複数の出 力回路セル 16Dの両側に配置された高圧電源のパッド 4に接続されている。
[0081] また、半導体チップ 1内における複数の出力回路セル 16Dの両側に配置された基 準電位のパッド 5及び高圧電源のパッド 4には、パッケージからワイヤーボンディング されるので、基準電位のパッド 5及び高圧電源のパッド 4の電位は安定している。この ため、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セ ル 16Dの基準電位及び高圧電位が安定し、均一な出力特性及び ESD耐量を得るこ とができる。一方、低耐圧制御部 6における長さ方向の一方の端部側には、入力制 御パッド 9が配置されていると共に、他方の端部側には、基準電位のパッド 5が配置さ れている。さらに、低耐圧制御部 6の上には、入力制御パッド 9側を除く三方向が囲ま れるように基準電位の配線 3bが形成されている。基準電位の配線 3bは、ノッド 8力 入り込む外部ノイズが出力回路セル 16Dを介して低耐圧制御部 6に伝達することを 防止するシールドとしての役割を有している。このため、低耐圧制御部 6からのプリド ライバ 44に入力される信号が安定化され、出力特性が安定する。
[0082] なお、以上の各実施形態にお!、て「基準電位」との表現を用いて説明し、接地電位 以外の電位である場合も含めて ヽるが、半導体チップの基板に接続される電位のこ とであって、通常は接地電位のことを意味する。
産業上の利用可能性
[0083] 本発明は、 PDPなどの容量性負荷を駆動する多チャンネル半導体集積回路に有 用である。

Claims

請求の範囲
[1] 半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回 路であって、
前記回路セルは、
ノ、ィサイドトランジスタ、前記ハイサイドトランジスタを駆動するレベルシフト回路、及 びローサイドトランジスタよりなる高耐圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備え、
前記ノ、ィサイドトランジスタと前記ローサイドトランジスタとは、前記パッドを介して対 向するように配置されて ヽることを特徴とする半導体集積回路。
[2] 前記ハイサイドトランジスタ、前記パッド、前記ローサイドトランジスタ、前記レベルシ フト回路、及び前記プリドライバは、一直線上に配置されていることを特徴とする請求 項 1に記載の半導体集積回路。
[3] 前記半導体チップの中央部に配置された制御部と、
前記複数の回路セルよりなる第 1の回路セル列に前記制御部を介して対向する複 数の前記の回路セルよりなる第 2の回路セル列とをさらに備えていることを特徴とする 請求項 1に記載の半導体集積回路。
[4] 前記第 1の回路セル列及び前記第 2の回路セル列の各々の両端に配置され、高圧 電位用の第 1の電源パッド及び基準電位用の第 2の電源パッドと、
前記第 1の回路セル列及び前記第 2の回路セル列における各々の前記ハイサイド トランジスタの上に配置され、前記第 1の電源パッドと電気的に接続する高圧電位の 第 1の配線と、
前記第 1の回路セル列及び前記第 2の回路セル列における各々の前記ローサイド トランジスタの上に配置され、前記第 2の電源パッドと電気的に接続する基準電位の 第 2の配線とをさらに備えていることを特徴とする請求項 3に記載の半導体集積回路
[5] 前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準 電位の第 3の配線をさらに備えていることを特徴とする請求項 4に記載の半導体集積 回路。
[6] 前記レベルシフト回路及び前記プリドライバは、前記ローサイドトランジスタのセル 幅内に収まるように設計されて 、ることを特徴とする請求項 1に記載の半導体集積回 路。
[7] 半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回 路であって、
前記回路セルは、
ノ、ィサイドトランジスタ、前記ハイサイドトランジスタを駆動するレベルシフト回路、ハ ィサイド回生ダイオード、ローサイドトランジスタ、及びローサイド回生ダイオードよりな る高耐圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備え、
前記ハイサイド回生ダイオードと前記ローサイド回生ダイオードとは、前記パッドを 介して対向するように配置されて ヽることを特徴とする半導体集積回路。
[8] 前記ハイサイド回生ダイオード、前記パッド、前記ローサイド回生ダイオード、前記口 一サイドトランジスタ、前記ハイサイドトランジスタ、前記レベルシフト回路、及び前記 プリドライバは、一直線上に配置されていることを特徴とする請求項 7に記載の半導 体集積回路。
[9] 前記半導体チップの中央部に配置された制御部と、
前記複数の回路セルよりなる第 1の回路セル列に前記制御部を介して対向する複 数の前記の回路セルよりなる第 2の回路セル列とをさらに備えていることを特徴とする 請求項 7に記載の半導体集積回路。
[10] 前記第 1の回路セル列及び前記第 2の回路セル列の各々の両端に配置され、高圧 電位用の第 1の電源パッド及び基準電位用の第 2の電源パッドと、
前記第 1の回路セル列及び前記第 2の回路セル列における各々の前記ハイサイド 回生ダイオードの上に配置され、前記第 1の電源パッドと電気的に接続する高圧電 位の第 1の配線と、
前記第 1の回路セル列及び前記第 2の回路セル列における各々の前記ローサイド トランジスタの上に配置され、前記第 2の電源パッドと電気的に接続する基準電位の 第 2の配線とをさらに備えていることを特徴とする請求項 9に記載の半導体集積回路
[11] 前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準 電位の第 3の配線をさらに備えていることを特徴とする請求項 10に記載の半導体集 積回路。
[12] 前記レベルシフト回路及び前記プリドライバは、前記ローサイドトランジスタのセル 幅内に収まるように設計されていることを特徴とする請求項 7に記載の半導体集積回 路。
[13] 半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回 路であって、
前記回路セルは、
ESD保護素子、及びローサイドトランジスタよりなる高耐圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備え、
前記 ESD保護素子と前記ローサイドトランジスタとは、前記パッドを介して対向する ように配置されて!ヽることを特徴とする半導体集積回路。
[14] 前記 ESD保護素子、前記パッド、前記ローサイドトランジスタ、及び前記プリドライ バは、一直線上に配置されていることを特徴とする請求項 13に記載の半導体集積回 路。
[15] 前記半導体チップの中央部に配置された制御部と、
前記複数の回路セルよりなる第 1の回路セル列に前記制御部を介して対向する複 数の前記の回路セルよりなる第 2の回路セル列とをさらに備えていることを特徴とする 請求項 13に記載の半導体集積回路。
[16] 前記第 1の回路セル列及び前記第 2の回路セル列の各々の両端に配置され、高圧 電位用の第 1の電源パッド及び基準電位用の第 2の電源パッドと、
前記第 1の回路セル列及び前記第 2の回路セル列における各々の前記 ESD保護 素子の上に配置され、前記第 1の電源パッドと電気的に接続する高圧電位の第 1の 配線と、
前記第 1の回路セル列及び前記第 2の回路セル列における各々の前記ローサイド トランジスタの上に配置され、前記第 2の電源パッドと電気的に接続する基準電位の 第 2の配線とをさらに備えていることを特徴とする請求項 15に記載の半導体集積回 路。
[17] 前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準 電位の第 3の配線をさらに備えていることを特徴とする請求項 16に記載の半導体集 積回路。
[18] 前記レベルシフト回路及び前記プリドライバは、前記ローサイドトランジスタのセル 幅内に収まるように設計されていることを特徴とする請求項 13に記載の半導体集積 回路。
[19] 半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回 路であって、
前記回路セルは、
ESD保護素子、ローサイド回生ダイオード及びローサイドトランジスタよりなる高耐 圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備え、
前記 ESD保護素子と前記ローサイド回生ダイオードとは、前記パッドを介して対向 するように配置されていることを特徴とする請求項 32に記載の半導体集積回路。
[20] 前記 ESD保護素子、前記パッド、前記ローサイド回生ダイオード、前記ローサイドト ランジスタ、及び前記プリドライバは、一直線上に配置されていることを特徴とする請 求項 19に記載の半導体集積回路。
[21] 前記半導体チップの中央部に配置された制御部と、
前記複数の回路セルよりなる第 1の回路セル列に前記制御部を介して対向する複 数の前記の回路セルよりなる第 2の回路セル列とをさらに備えていることを特徴とする 請求項 19に記載の半導体集積回路。
[22] 前記第 1の回路セル列及び前記第 2の回路セル列の各々の両端に配置され、高圧 電位用の第 1の電源パッド及び基準電位用の第 2の電源パッドと、
前記第 1の回路セル列及び前記第 2の回路セル列における各々の前記 ESD保護 素子の上に配置され、前記第 1の電源パッドと電気的に接続する高圧電位の第 1の 配線と、
前記第 1の回路セル列及び前記第 2の回路セル列における各々の前記ローサイド トランジスタの上に配置され、前記第 2の電源パッドと電気的に接続する基準電位の 第 2の配線とをさらに備えていることを特徴とする請求項 21に記載の半導体集積回 路。
[23] 前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準 電位の第 3の配線をさらに備えていることを特徴とする請求項 22に記載の半導体集 積回路。
[24] 前記レベルシフト回路及び前記プリドライバは、前記ローサイドトランジスタのセル 幅内に収まるように設計されていることを特徴とする請求項 19に記載の半導体集積 回路。
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