JP2010129768A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置を提供する。
【解決手段】集積回路であって、第１のスイッチ素子と、第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子とを制御する制御回路と、第１の駆動端子と、前記第１のスイッチ素子と前記第１の駆動端子とを接続する第１の配線と、前記第２のスイッチ素子と前記第１の駆動端子とを接続する第２の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第１の駆動端子と前記外部端子とを接続する第３の配線と、を備えたことを特徴とする半導体装置が提供される。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、スイッチング回路などの集積回路をパッケージに収容した半導体装置に関する。
上下２段のスイッチング素子で構成するスイッチング回路は、ＤＣ−ＤＣコンバータや、モータ等の誘導負荷をドライブする駆動回路などに用いられる。
上下２段のスイッチング素子は、制御回路により、交互にオン、オフされ、誘導負荷に必要なエネルギーを蓄積し、維持するように制御される。
このようなスイッチング回路は、機器の小型化、高効率化の要求に伴い、高周波化、大電流化する傾向にある。
そのために、素子、回路上の改良がされている。また、半導体チップの実装上の提案もされている（例えば、特許文献１を参照）。
特開２００４−３４２７３５号公報
本発明は、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置を提供する。
本発明の一態様によれば、集積回路であって、第１のスイッチ素子と、第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子とを制御する制御回路と、第１の駆動端子と、前記第１のスイッチ素子と前記第１の駆動端子とを接続する第１の配線と、前記第２のスイッチ素子と前記第１の駆動端子とを接続する第２の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第１の駆動端子と前記外部端子とを接続する第３の配線と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、集積回路であって、第１のスイッチ素子と、第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子とを制御する制御回路と、少なくとも１つの第１の駆動端子と、少なくとも１つの第２の駆動端子と、前記第１のスイッチ素子と前記第１の駆動端子とを接続する少なくとも１つの第１の配線と、前記第２のスイッチ素子と前記第２の駆動端子とを接続する少なくとも１つの第２の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第１の駆動端子と前記外部端子とを接続する少なくとも１つの第３の配線と、前記第２の駆動端子と前記外部端子とを接続する少なくとも１つの第４の配線と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、集積回路であって、第１のスイッチ素子と、整流素子と、前記第１のスイッチ素子を制御する制御回路と、第１の駆動端子と、前記第１のスイッチ素子と前記第１の駆動端子とを接続する第１の配線と、前記整流素子と前記第１の駆動端子とを接続する第２の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第１の駆動端子と前記外部端子とを接続する第３の配線と、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る半導体装置（破線で囲んだ部分）を用いたＤＣ−ＤＣコンバータの構成を例示する模式図である。
図１に表したＤＣ−ＤＣコンバータ８０（図では、降圧型を例示している）は、半導体装置７０、コイルＨ１およびコンデンサＣ１を有し、負荷に電圧を供給する。図１においては、負荷を負荷抵抗Ｒ１で表している。
半導体装置７０の外部端子ＬｏｕｔにコイルＨ１の一端が接続され、コイルＨ１の他端がコンデンサＣ１および負荷抵抗Ｒ１で終端されている。
ＤＣ−ＤＣコンバータ８０は、半導体装置７０に内蔵した第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とを交互にオン、オフすることで、入力Ｖｉｎよりも低い出力Ｖｏｕｔを得る降圧型ＤＣ−ＤＣコンバータである。
半導体装置７０は、外部端子Ｌｏｕｔ、集積回路６０、第３の配線４１、パッケージ９０を有する。第３の配線４１は、後述する集積回路６０のボンディングパッドＰＬ１（第１の駆動端子）とパッケージ９０の外部に露出する外部端子Ｌｏｕｔとを電気的に接続する。例えば、第３の配線４１は、ボンディングワイヤーにより構成される。半導体装置７０は、外部端子Ｌｏｕｔと集積回路６０と第３の配線４１とを、パッケージ９０により、例えば樹脂により封止したり、キャン（can）やセラミック筐体などで封止して収容した構造を有する。
半導体装置７０の外部端子Ｌｏｕｔは、直列接続した第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２との接続点に電気的に接続されている。外部端子Ｌｏｕｔは、第１のスイッチ素子Ｑ１のオンにより入力Ｖｉｎに電気的に接続される。また、外部端子Ｌｏｕｔは、第２のスイッチ素子Ｑ２のオンによりグランドに電気的に接続される。
外部端子Ｌｏｕｔは、コイルＨ１を介して負荷抵抗Ｒ１にエネルギーを供給し、出力Ｖｏｕｔを出力する。コンデンサＣ１は、コイルＨ１とともにローパスフィルタを構成し、出力Ｖｏｕｔを平滑化する。なお、出力Ｖｏｕｔを半導体装置７０に帰還して（図示せず）、出力Ｖｏｕｔを制御することができる。
集積回路６０は、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、制御回路１０、ボンディングパッドＰＬ１（第１の駆動端子）、第１の配線２１、第２の配線２２を、同一半導体基板上に形成して１チップ化した構造を有する。
なお、図１に表した集積回路６０は、他の回路、素子、配線を有していてもよい。
制御回路１０は、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とを交互にオン、オフして、コイルＨ１に必要なエネルギーを蓄積し、維持するよう制御する。
図１においては、第１のスイッチ素子Ｑ１は、ソースＱ１Ｓ、ゲートＱ１Ｇ、ドレインＱ１Ｄおよび図示しないチャネルとを有するｐ型ＭＯＳＦＥＴの場合を例示している。同様に第２のスイッチ素子Ｑ２は、ソースＱ２Ｓ、ゲートＱ２Ｇ、ドレインＱ２Ｄおよび図示しないチャネルとを有するｎ型ＭＯＳＦＥＴの場合を例示している。また、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２は、それぞれ寄生ダイオードＤ１、Ｄ２を有する。
また、集積回路６０は、ボンディングパッドＰＶ、ＰＧを有する。ボンディングパッドＰＶは、第１のスイッチ素子Ｑ１のソースＱ１Ｓと、配線３１により電気的に接続されている。ボンディングパッドＰＧは、第２のスイッチ素子Ｑ２のソースＱ２Ｓと、配線３２により電気的に接続されている。また、ボンディングパッドＰＶは、半導体装置７０の電源端子Ｖｉｎと、例えばボンディングワイヤーにより電気的に接続される。同様に、ボンディングパッドＰＧは、半導体装置７０のグランド端子ＧＮＤと電気的に接続されている。
なお、第１のスイッチ素子Ｑ１および第２のスイッチ素子Ｑ２は、本実施例に限定されるものではなく、他の素子、例えば共にｎ型ＭＯＳＦＥＴ，共にｐ型ＭＯＳＦＥＴ、ＢＪＴ，ＩＧＢＴまたはバイポーラトランジスタでもよい。本発明は、後述するように、第２のスイッチ素子Ｑ２が有する寄生ダイオードＤ２等のＰＮ接合の逆回復特性に着目してなされたものである。第２のスイッチ素子は、これらの能動素子のほかに、ＰＮ接合ダイオードやショットキー・バリア・ダイオードなどを用いることができる。ただし、ショットキー・バリア・ダイオードを用いる場合は、問題は少ない。
図１に表したように、第１のスイッチ素子Ｑ１のドレインＱ１Ｄは、第１の配線２１によりボンディングパッドＰＬ１（第１の駆動端子）と電気的に接続されている。第２のスイッチ素子Ｑ２のドレインＱ２Ｄは、第２の配線２２によりボンディングパッドＰＬ１（第１の駆動端子）と電気的に接続されている。
詳細には、第１の配線２１は、第２の配線２２とは独立な部分の配線２１ａと、ボンディングパッドＰＬ１（第１の駆動端子）に接続される部分の配線２１ｂとからなる。同様に、第２の配線２２は、第１の配線２１とは独立な部分の配線２２ａと、ボンディングパッドＰＬ１（第１の駆動端子）に接続される部分の配線２２ｂとからなる。
配線２１ａにより、第１のスイッチ素子Ｑ１のドレインＱ１Ｄと第１の中継点ＰＬ１ａとが電気的に接続され、配線２１ｂにより、第１の中継点ＰＬ１ａとボンディングパッドＰＬ１（第１の駆動端子）とが電気的に接続されている。同様に、配線２２ａにより、第２のスイッチ素子Ｑ２のドレインＱ２Ｄと第２の中継点ＰＬ２ａとが電気的に接続され、配線２２ｂにより、第２の中継点ＰＬ２ａとボンディングパッドＰＬ１（第１の駆動端子）とが電気的に接続されている。
第１の配線２１あるいは少なくともその一部と、第２の配線２２あるいは少なくともその一部とは、互いに近接し相互インダクタンスが大きくなるように設けられる。
これにより、電源端子Ｖｉｎ、第１のスイッチ素子Ｑ１、寄生ダイオードＤ２そしてグランド端子ＧＮＤの経路を流れる電流（貫通電流）の時間変化に比例した逆電圧を発生させて、貫通電流を抑制する。なお、詳細については、後述する。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図２は、本発明の第１の実施形態に係る半導体装置の他の構成を例示する模式図である。
図２に表したように、半導体装置７１は、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とを、それぞれのドレインＱ１ＤとＱ２Ｄとが互いに近接するように配置した集積回路６１を封止している。
集積回路６１は、第１のスイッチ素子Ｑ１のドレインＱ１ＤとボンディングパッドＰＬ１（第１の駆動端子）とを電気的に接続する第１の配線２１を有する。また、集積回路６１は、第２のスイッチ素子Ｑ２のドレインＱ２ＤとボンディングパッドＰＬ１（第１の駆動端子）とを電気的に接続する第２の配線２２を有する。
集積回路６１においては、第１の配線２１と第２の配線２２とが互いに実質的に平行に延在している。すなわち、これら配線２１、２２は、互いに実質的に平行に設けられている。これにより、第１の配線２１と第２の配線２２との間の相互インダクタンスＭ１２を大きくすることができる。これ以外は、半導体装置７０と同様なので説明を省略する。
第１の配線２１と第２の配線２２との間の相互インダクタンスＭ１２を大きくすることにより、貫通電流の時間変化に比例した逆電圧を発生させて、貫通電流を抑制することができる。なお、詳細については、後述する。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図３は、図２に表したスイッチ素子の電極部分の構成を例示する模式的平面図である。
図３に表したように、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とは、互いに対称に配置されている。
電極部分と平行な面をＸＹ平面とし、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２との中央の対称軸をＹ軸とする。Ｙ軸と垂直に第２のスイッチ素子Ｑ２から第１のスイッチ素子Ｑ１に向かう方向をＸ軸とする。
基板５０上に形成された第１のスイッチ素子Ｑ１（破線Ｑ１で囲んだ部分）の上に、ドレインＱ１Ｄと中継点ＰＬ１ａとを電気的に接続する配線２１ａが設けられている。中継点ＰＬ１ａとボンディングパッドＰＬ１（第１の駆動端子）とが、配線２１ｂで電気的に接続される（図示せず）。同様に、基板５０上に形成された第２のスイッチ素子Ｑ２（破線Ｑ２で囲んだ部分）の上に、ドレインＱ２Ｄと中継点ＰＬ１ｂとを電気的に接続する配線２２ａが設けられている。中継点ＰＬ１ｂとボンディングパッドＰＬ１（第１の駆動端子）とが、配線２２ｂで電気的に接続されている（図示せず）。
配線２１ａと配線２１ｂ（図示せず）とを合わせたものが、第１の配線２１を構成する。第１の配線２１は、第１のスイッチ素子Ｑ１のドレインＱ１ＤとボンディングパッドＰＬ１（第１の駆動端子）とを電気的に接続する。
同様に、配線２２ａと配線２２ｂ（図示せず）とを合わせたものが、第２の配線２２を構成する。第２の配線２２は、第２のスイッチ素子Ｑ２のドレインＱ２ＤとボンディングパッドＰＬ１（第１の駆動端子）とを電気的に接続する。
また、中継点ＰＶａと第１のスイッチ素子Ｑ１のソースＱ１Ｓとが配線３１ａにより電気的に接続される。さらに配線３１ｂによりボンディングパッドＰＶに電気的に接続される（図示せず）。配線３１ａと配線３１ｂとを合わせたものが、配線３１を構成する。
これにより、第１のスイッチ素子Ｑ１のソースＱ１Ｓが、ボンディングパッドＰＶに電気的に接続される。さらに、ボンディングパッドＰＶと電源端子Ｖｉｎとが、例えばボンディングワイヤーにより電気的に接続される（図示せず）。
同様に、中継点ＰＧａと第２のスイッチ素子Ｑ２のソースＱ２Ｓとが配線３２ａにより電気的に接続される。さらに配線３２ｂによりボンディングパッドＰＧに電気的に接続される（図示せず）。配線３２ａと配線３２ｂとを合わせたものが、配線３２を構成する。
これにより、第２のスイッチ素子Ｑ２のソースＱ２Ｓが、ボンディングパッドＰＧに電気的に接続される。さらに、ボンディングパッドＰＧとグランド端子ＧＮＤとが、例えばボンディングワイヤーにより電気的に接続される（図示せず）。
なお、配線２１ａは、Ｙ軸の負方向に開いた「Ｕ字型」で、配線３１ａは、Ｙ軸の正方向に開いた「Ｕ字型」である。これらの配線は、互いに噛合せたように同一平面上に設けられている。配線２２ａと配線３２ａも、Ｙ軸に関して対称な位置に、同様に設けられている。
図３においては、配線２１ａ、３１ａ、２２ａおよび３２ａとして「Ｕ字型」の構成を例示しているが、本発明はこれに限定されない。配線２１ａと２２ａとが、相互に近接して、略平行に配置されていればよく、例えば、電流容量に応じて、「Ｉ字型」、「Ｌ字型」、その他の形状を実質的に平行配置した構成も可能である。また、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とは、同一形状でなくともよい。
上記のように、配線２１ａと配線２２ａとは、Ｙ軸について対称で、互いにＹ方向平行に形成されている。これにより、配線間の相互インダクタンスを大きくしている。なお、配線２１ｂと配線２２ｂとを近接させることにより、第１の配線２１と第２の配線２２との間の相互インダクタンスＭ１２をさらに大きくすることができる。
これにより、貫通電流の時間変化に比例した逆電圧を発生させて、貫通電流を抑制することができる。なお、詳細については、後述する。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
ここで、第１の配線２１と第２の配線２２との間の相互インダクタンスＭ１２を大きくすることにより、貫通電流を抑制する原理について説明する。
まず、誘導負荷を制御するスイッチング回路のエネルギー損失の発生原因について、ＤＣ−ＤＣコンバータを例にして説明する。
（比較例）
図４は、比較例の半導体装置の構成を示す模式図である。
図４に表した比較例の半導体装置１７０は、外部端子Ｌｏｕｔ、集積回路１６０、配線１４１、パッケージ９０を有する。配線１４１は、後述する集積回路１６０のボンディングパッドＰＬと、外部に露出する外部端子Ｌｏｕｔとを電気的に接続する、例えばボンディングワイヤーからなる。半導体装置１７０は、外部端子Ｌｏｕｔと集積回路１６０と配線１４１とを、パッケージ９０により樹脂封止した構造を有する。
半導体装置１７０は、図１に表した半導体装置７０と同様に、図示しないコイルＨ１、コンデンサＣ１、負荷抵抗Ｒ１を接続することにより、ＤＣ−ＤＣコンバータとして用いることができる。
集積回路１６０は、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、制御回路１０、ボンディングパッドＰＬ、配線１２１を、同一半導体基板上に形成して１チップ化した構造を有する。
第１のスイッチ素子Ｑ１のドレインＱ１Ｄおよび第２のスイッチ素子Ｑ２のドレインＱ２Ｄ（図４においては、ｐ型ＭＯＳＦＥＴのドレインとｎ型ＭＯＳＦＥＴのドレイン）は、集積回路１６０上で、配線１２１により、共通にしたボンディングパッドＰＬに接続されている。
ボンディングパッドＰＬから半導体装置１７０の外部端子Ｌｏｕｔへボンディングワイヤーの配線１４１で繋がれている。配線１４１は、より低抵抗にするために複数本を並列接続したり、板状の金属で繋いだりすることもあるが、配線１２１は、２つのスイッチ素子Ｑ１、Ｑ２をチップ上で繋ぐことが行われている。これは、チップ面積を節約したり、ボンディングパッドの面積を節約することが目的で、コスト削減の効果があるからである。これ以外は、図２に表した半導体装置７１と同様なので説明を省略する。
すなわち、比較例の半導体装置１７０においては、集積回路１６０を封止している。この集積回路１６０は、図２に表した半導体装置７１に封止した集積回路６０の第１の配線２１および第２の配線２２を、一つの配線１２１に置き換えたものである。
配線１２１の部分は、図５に表したように、「Ｅ字型」をした単一の配線部分からなる。
このため、貫通電流は、第１のスイッチ素子Ｑ１から、第２のスイッチ素子Ｑ２の寄生ダイオードＤ２に向かって、配線１２１を介して流れ、エネルギー損失を発生する。
次に、比較例の半導体装置１７０を用いたＤＣ−ＤＣコンバータの動作について説明する。特に貫通電流が発生する場合を詳細に説明する。つまり、第１のスイッチ素子Ｑ１がオフ、第２のスイッチ素子Ｑ２がオンの状態から、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とが共にオフの状態に切り替わり、さらに第１のスイッチ素子Ｑ１がオンする一連の状態遷移について詳細に説明する。その間、コイルＨ１から負荷抵抗Ｒ１へは、電流を供給し続ける状態である。
図６は、比較例の半導体装置１７０を用いたＤＣ−ＤＣコンバータ１８０の動作を説明するための回路図である。
同図（ａ）は、第１のスイッチ素子Ｑ１がオフ、第２のスイッチ素子Ｑ２がオンの状態を表す。
同図（ｂ）は、第１のスイッチ素子Ｑ１がオフ、第２のスイッチ素子Ｑ２がオフの状態を表す。
同図（ｃ）は、第１のスイッチ素子Ｑ１がオン、第２のスイッチ素子Ｑ２がオフの状態を表す。
ＤＣ−ＤＣコンバータ１８０は、第１のスイッチ素子Ｑ１がオン、第２のスイッチ素子Ｑ２がオフの状態で始まる。第１のスイッチ素子Ｑ１を介して、外部端子Ｌｏｕｔは、電源端子Ｖｉｎに電気的に接続され、コイルＨ１に電流が流れ出力Ｖｏｕｔが上昇する。
コイルＨ１にエネルギーが蓄えられ、負荷抵抗Ｒ１に必要な電流が供給できるまでエネルギーが上昇すると、制御回路１０により、第１のスイッチ素子Ｑ１をオフにすることで電源からコイルＨ１に電流を供給する経路を遮断する。
第１のスイッチ素子Ｑ１がオフしている間もコイルＨ１は蓄えられたエネルギーを負荷抵抗Ｒ１に向かって供給する。この間の電流は、第２のスイッチ素子Ｑ２の寄生ダイオードＤ２を通って、グランド端子ＧＮＤからコイルＨ１に向かって流れるようになる（回生電流）。その後、第１のスイッチ素子Ｑ１がオフ、第２のスイッチ素子Ｑ２がオンの状態、すなわち図６（ａ）に表した状態となる。
回生電流Ｉｏｕｔは、同図（ａ）に表したように、グランド端子ＧＮＤ、第２のスイッチ素子Ｑ２、コイルＨ１そして負荷抵抗Ｒ１の経路（破線矢印の方向）を流れる。
なお、第２のスイッチ素子Ｑ２をオンにしなくても、寄生ダイオードＤ２により、回生電流が流れるが、寄生ダイオードＤ２によるエネルギー損失を低減する目的で、第２のスイッチ素子Ｑ２が同図に表したように制御可能な素子ならば、同図（ａ）に表したように、オンさせて電流を回生させる。
コイルＨ１のエネルギーが減少して負荷抵抗Ｒ１に流れる回生電流Ｉｏｕｔが減少してくると、負荷抵抗の両端の電圧、出力Ｖｏｕｔは下降してくる。出力Ｖｏｕｔを維持するためには再び第１のスイッチ素子Ｑ１をオンさせてコイルＨ１にエネルギーを供給しなくてはならない。
しかし、第２のスイッチ素子Ｑ２をオンさせた状態で第１のスイッチ素子Ｑ１をオンさせると、電源端子Ｖｉｎからグランド端子ＧＮＤへ向けて電流経路（貫通電流）が形成され、大きなエネルギー損失を発生させてしまう。そこで、第１のスイッチ素子Ｑ１をオンに切替える前に、同図（ｂ）に表したように、第２のスイッチ素子Ｑ２をオフにする。
このとき、第２のスイッチ素子Ｑ２の寄生ダイオードＤ２により、回生電流Ｉｏｕｔが流れ続ける（同図（ｂ）の破線矢印の経路）。なお、第２のスイッチ素子がＩＧＢＴやＢＪＴで構成されている場合は、寄生ダイオードＤ２が、同図（ｂ）に表したような接続にならないため、第２のスイッチ素子Ｑ２と並列に実際にダイオードを接続して同様の電流経路を作る必要がある。
次に、同図（ｃ）に表したように、第１のスイッチ素子Ｑ１をオンに切り替えると、電源端子ＶｉｎからコイルＨ１にエネルギーが供給され、負荷抵抗Ｒ１への電流Ｉｏｕｔが維持される。
ここで問題となるのは、同図（ｂ）の状態から同図（ｃ）の状態へ移行した際、第２のスイッチ素子Ｑ２で回生電流Ｉｏｕｔを形成していたＰＮ接合ダイオードＤ２（寄生ダイオード）に、順方向バイアスから逆方向バイアスへ切り替わる電圧変化が印加される場合である。
ＰＮ接合ダイオードには、逆方向回復特性がある。例えば、図７に模式的に表した特性がある。
図７においては、ＰＮ接合ダイオードの電流Ｉを、順方向バイアスの状態から時間ｔ＝０で逆方向バイアスに切り替えたときの、時間ｔに対する電流Ｉを模式的に表している。ここで、電流Ｉは、逆バイアス方向の電流の向きを正としている。
図７に表したように、順方向から逆方向へ切り替わっても、ダイオード内部に蓄えられた過剰キャリアＱｒｒ（ｔ＝０において、過剰キャリアＱｒｒ＝Ｑｒｒｍとする）が流れきるまで逆方向にも逆方向回復電流Ｉｒｒ（最大値Ｉｒｒｍ）が流れる。過剰キャリアＱｒｒが排出され、逆方向回復電流がオフするまでの時間ｔｒｒは、逆方向回復電流Ｉｒｒと過剰キャリアＱｒｒに依存する。
この逆方向回復電流Ｉｒｒは、図６（ｃ）に表したように、電源端子Ｖｉｎから第１のスイッチ素子Ｑ１を経て、第２のスイッチ素子Ｑ２の寄生ダイオードＤ２からグランド端子ＧＮＤへ流れる。この貫通電流（逆方向回復電流）Ｉｒｒは、電源からグランドへ向かうため、エネルギー損失となってしまう。ＤＣ−ＤＣコンバータの場合は、効率低下となって現れ、問題となる。
特に、図５の比較例に表したように、隣接して配置された２つのスイッチ素子Ｑ１、Ｑ２が、その各ドレインが単一電極で配線されている場合、貫通電流（逆方向回復電流）Ｉｒｒが、最短距離で流れ、エネルギー損失が大きくなる。
なお、２つのスイッチ素子Ｑ１、Ｑ２は、モノリシックに搭載される場合もあれば、マルチチップ構成でパッケージ内に同梱されることもある。どちらの場合も上記の貫通電流逆方向回復電流）Ｉｒｒの問題点を含んでいる。
再び図７に戻り、逆方向回復電流Ｉｒｒについてみる。
過剰キャリアＱｒｒｍには寿命があり、逆方向回復電流Ｉｒｒとは別に、対消滅により減少していく。
ＰＮ接合ダイオードに例えば金をドープすることにより、キャリアの寿命を短くすることは可能である。しかし、半導体装置７０、１７０のようなスイッチング回路の場合、スイッチ素子等他の素子にも影響するためキャリアの寿命を短くすることは難しい。
一方、過剰キャリアＱｒｒの寿命のため、逆方向回復電流Ｉｒｒの時間ｔに対する積分値Ｑは、過剰キャリアＱｒｒのｔ＝０における値Ｑｒｒｍよりも小さくなる。逆方向回復電流Ｉｒｒがオフするまでの時間ｔｒｒが長いほど、過剰キャリアＱｒｒｍと積分値Ｑとの差は大きくなる。
そのため、図６（ｃ）に表した状態における、貫通電流（逆方向回復電流）Ｉｒｒによるエネルギー損失は、逆方向回復電流の最大値Ｉｒｒｍを抑制し、時間ｔｒｒを長くすることにより、減少することができる。
そこで、図１〜図３に表したように、本実施例の半導体装置７０〜７１においては、２つのスイッチ素子Ｑ１、Ｑ２と集積回路６０〜６１のボンディングパッドＰＬ１（第１の駆動端子）との配線を、それぞれ第１の配線２１と第２の配線２２とに分けている。
第１の配線２１と第２の配線２２との間の相互インダクタンスＭ１２により、相互インダクタンスＭ１２に比例した逆電圧を発生させて、貫通電流（逆方向回復電流）Ｉｒｒを抑制することができる。
図８は、図２に表した半導体装置の動作を説明するための模式図である。
図８に表したように、半導体装置７１に封止された集積回路６１においては、貫通電流（逆方向回復電流）Ｉｒｒが流れる、第１の配線２１と第２の配線２２との間に相互インダクタンスＭ１２がある。また半導体装置７１の外部端子Ｌｏｕｔと、集積回路６１のボンディングパッドＰＬ１とを接続する第３の配線４１は、例えばボンディングワイヤーからなる。その際、第１の配線２１と第３の配線４１との相互インダクタンスＭ１３および第２の配線２２と第３の配線４１との相互インダクタンスＭ２３は、ともにＭ１２に比べて小さい。
出力電流をＩｏｕｔとすると、第１の配線２１には、貫通電流（逆方向回復電流）Ｉｒｒとの和である電流Ｉｏｕｔ＋Ｉｒｒが流れる。この電流Ｉｏｕｔ＋Ｉｒｒにより、第２の配線２２には、Ｍ１２・ｄ（Ｉｏｕｔ＋Ｉｒｒ）／ｄｔの逆起電力が発生して、第２の配線２２の電流Ｉｒｒを妨げる。また、第２の配線２２を流れる電流Ｉｒｒにより、第１の配線２１には、Ｍ１２・ｄＩｒｒ／ｄｔの逆起電力が発生して、第１の配線２１の電流を妨げる。
これは、貫通電流（逆方向回復電流）Ｉｒｒについてみれば、自己インダクタンス２・Ｍ１２の回路に電流Ｉｒｒが流れている場合に相当し、２・Ｍ１２・ｄＩｒｒ／ｄｔの逆起電力が発生して貫通電流（逆方向回復電流）Ｉｒｒを妨げることになる。ただし、第１の配線２１と第２の配線２２とのそれぞれの自己インダクタンス分については無視している。
第１のスイッチ素子Ｑ１が、電流０からＩｏｕｔ＋Ｉｒｒｍまで、時間δｔで直線的に立ち上がる場合を考えると、第１の配線２１を流れる電流が０からＩｏｕｔ＋Ｉｒｒｍまで変化することにより、第２のスイッチ素子Ｑ２の寄生ダイオードＤ２を流れる貫通電流（逆方向回復電流）Ｉｒｒに対して、概略Ｍ１２・（Ｉｏｕｔ＋Ｉｒｒｍ）／δｔ程度の逆起電力が発生して、貫通電流（逆方向回復電流）Ｉｒｒを妨げる。
そのため、貫通電流（逆方向電流）Ｉｒｒの最大値Ｉｒｒｍは、逆起電力が無い場合に比べて抑制される。このとき、時間ｔｒｒは増加して、貫通電流（逆方向電流）Ｉｒｒの時間積分値Ｑは、一定であるようにも思われる。しかし、上記のように、寄生ダイオードＤ２の過剰キャリアＱｒｒは、対消滅によって減少して行くため、積分値Ｑも上記逆起電力が無い場合に比べて減少する。そのため、全体として、エネルギー損失を減少することができる。
すなわち、過剰キャリアＱｒｒは、対消滅以外に電流担体として排出され、それが貫通電流（逆方向電流）Ｉｒｒとなり、エネルギー損失につながっている。配線間の相互インダクタンスＭ１２によって、この貫通電流（逆方向電流）Ｉｒｒを制限することにより、デバイス内に蓄積された過剰キャリアＱｒｒは、電流担体として排出されないうちに対消滅により消えていく。この消えたキャリアは、エネルギー損失にならない。
従って、キャリアの寿命をコントロールすることなどにより、対消滅の時間を早くしなくても、配線間の相互インダクタンスＭ１２によって、電流制限が掛かっている間に過剰キャリアＱｒｒは消えていく。そのため、エネルギー損失を減少することができる。
同様に、第２の配線２２を流れる電流が０からＩｒｒｍまで、直線的に変化する場合、第１の配線２１に概略Ｍ１２・Ｉｒｒｍ／δｔ程度の逆起電力が発生して、貫通電流（逆方向回復電流）Ｉｒｒを妨げることになる。
貫通電流（逆方向回復電流）Ｉｒｒについてみれば、第１の配線２１および第２の配線２２とに概略２・Ｍ１２・Ｉｒｒｍ／δｔ程度の逆起電力が発生して、Ｉｒｒを妨げることになる。
なお、上記の通り、第１の配線２１と第２の配線２２との相互インダクタンスＭ１２により第２の配線には、第１の配線を流れる出力電流Ｉｏｕｔの時間変化に比例した逆起電力Ｍ１２・ｄＩｏｕｔ／ｄｔも生じる。そのため、相互インダクタンスＭ１２は無制限に大きくすることはできない。
また、第３の配線４１を流れる出力電流Ｉｏｕｔの時間変化に比例した逆起電力も生じる。第３の配線４１と第１の配線２１、第２の配線２２間の相互インダクタンスＭ１３、Ｍ２３は、ともに相互インダクタンスＭ１２より小さくする必要がある。
さらに、各配線の自己インダクタンスによる逆起電力がある。
しかし、スイッチ回路の大電流化、高周波化のためには、自己インダクタンスを含め寄生インピーダンスは小さいことが望ましい。そのため、各配線は、太く、短くし、かつ、第１の配線２１と第２の配線２２との相互インダクタンスＭ１２だけは、大きくする必要がある。
再び図１に戻ると、本発明の第１の実施形態に係る半導体装置７０においては、第１の配線２１と第２の配線２２とを、それぞれ中継点ＰＬ１ａおよびＰＬ１ｂを介して互いの相互インダクタンスＭ１２が大きくなるように、ボンディングパッドＰＬ１（第１の駆動端子）に接続している。
また、図２〜３に表したように、半導体装置７１においは、第１の配線２１あるいは少なくともその一部と、第２の配線２２あるいは少なくともその一部とを、互いに実質的に平行に設けることにより、相互インダクタンスＭ１２をさらに大きくしている。
このように、本発明の第１の実施形態に係る半導体装置７０〜７１は、第１の配線２１と第２の配線２２の相互インダクタンスＭ１２により、相互インダクタンスＭ１２に比例した逆電圧を発生させて、貫通電流（逆方向電流）Ｉｒｒを抑制することができる。
半導体装置７０〜７１によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図９は、図３に表したスイッチ素子の電極部分の破線Ａで囲まれた部分の構成を例示する模式的平面図である。
図９に表したように、電極部分、第１の配線２１および第２の配線２２を、２層配線で構成することができる。
図９においては、第１のスイッチ素子Ｑ１のドレインＱ１Ｄから中継点ＰＬ１ａへの配線２１ａの一部と、ソースＱ１Ｓから中継点ＰＶａへの配線３１ａの一部とを表している。
基板５０上にソース電極５１ａ、ドレイン電極５２ａ、ゲート電極５３ａが、実質的に平行に複数形成されている。これらの電極の下に、図示しないゲート絶縁膜および半導体層を有し、複数のＭＯＳＦＥＴ５４を構成している。配線３１ａは、ビアプラグ５６を介してソース電極５１ａと電気的に接続されている。配線２１ａは、ビアプラグ５５を介してドレイン電極５２ａと電気的に接続されている。
このように、複数のＭＯＳＦＥＴを並列接続した構成とすることにより、大電流を扱うことができる。
図示しないが、第２のスイッチ素子Ｑ２についても同様の構成として、第１のスイッチ素子Ｑ１と対称に同一平面上、配線２１ａと実質的に平行に配置されている。
図１０は、図３に表したスイッチ素子の電極部分の構成を例示する模式図である。
図１０においては、２層配線の構成例について、第１のスイッチ素子Ｑ１のドレインＱ１Ｄから中継点ＰＬ１ａへの配線２１ａの一部と、ソースＱ１Ｓから中継点ＰＶａへの配線３１ａの一部とを表している。
基板上にソース電極５１ａ、ドレイン電極５２ａが、実質的に平行に複数形成されている。ゲート電極５３ａ、ゲート絶縁膜、半導体層については、図示を省略している。ソース電極５１ａとドレイン電極５２ａとが、１組のＭＯＳＦＥＴ５４を構成している。配線３１ａは、ビアプラグ５６を介してソース電極５１ａと電気的に接続されている。配線２１ａは、ビアプラグ５５（図示せず）を介してドレイン電極５２ａと電気的に接続されている。
このように、複数のＭＯＳＦＥＴを並列接続した構成とすることにより、大電流を扱うことができる。
図示しないが、第２のスイッチ素子Ｑ２についても同様の構成として、第１のスイッチ素子Ｑ１と対称に同一平面上、配線２１ａと実質的に平行に配置されている。
図１１は、図１０に表した電極部分の電流経路を例す模式的平面図である。
図１１に表したように、実質的に平行に複数配置されたドレイン電極５２ａを流れる電流は、ビアプラグ５５を介して配線２１ａに集められる。同様に、ソース電極５１ａを流れる電流は、ビアプラグ５６を介して配線３１ａから流れ込む。ドレイン電流は、矢印５７の向きに配線２１ａを流れる。また、ソース電流は、矢印５８の向きに、ドレイン電流と同じ向きに流れる。
図示しないが、第２のスイッチ素子Ｑ２についても同様の構成として、第１のスイッチ素子Ｑ１と対称に同一平面上、配線２１ａと実質的に平行に配置されている。第２のスイッチ素子Ｑ２のドレイン電流は、図１１に表した矢印５７と平行に流れる。なお、第２のスイッチ素子Ｑ２のドレイン電流および寄生ダイオードＤ２の回生電流Ｉｏｕｔは、矢印５７と同じ向きに、貫通電流（逆方向電流）Ｉｒｒは、矢印５７と逆向きに流れる。
矢印５７の向きに流れる第１のスイッチ素子Ｑ１のドレイン電流Ｉの電流変化ｄＩ／ｄｔにより、相互インダクタンスＭ１２に比例した逆起電力を第２のスイッチ素子Ｑ２のドレイン配線に発生させ、貫通電流（逆方向電流）Ｉｒｒを抑制することができる。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図１２は、図３に表したスイッチ素子の電極部分の他の構成を例示する模式図である。
図１２に表したように、電極部分、第１の配線２１および第２の配線２２を、３層配線で構成することもできる。
図１２においては、第１のスイッチ素子Ｑ１のドレインＱ１Ｄから中継点ＰＬ１ａへの配線２１ａの一部と、ソースＱ１Ｓから中継点ＰＶａへの配線３１ａの一部とを表している。
基板上にソース電極５１ａ、ドレイン電極５２ａ、ゲート電極５３ａ（図示せず）が、実質的に平行に複数形成されている。これらの電極の下に、図示しないゲート絶縁膜および半導体層を有し、複数のＭＯＳＦＥＴ５４を構成している。図示しない絶縁膜を挟んで、２層目のソース電極５１ｂ、ドレイン電極５２ｂが実質的に平行に形成されている。ソース電極５１ｂは、ビアプラグ５６を介してソース電極５１ａと電気的に接続されている。同様に、ドレイン電極５２ｂは、図示しないビアプラグ５５を介してドレイン電極５２ａと電気的に接続されている。
配線３１ａは、ビアプラグ５６ａを介してソース電極５１ｂと電気的に接続されている。配線２１ａは、ビアプラグ５５ａを介してドレイン電極５２ｂと電気的に接続されている。配線３１ａは、ソース電極５１ａと電気的に接続され、配線２１ａは、ドレイン電極５２ａと電気的に接続されている。
このように、複数のＭＯＳＦＥＴを並列接続した構成とすることにより、さらに大電流を扱うことができる。
図示しないが、第２のスイッチ素子Ｑ２についても同様の構成として、第１のスイッチ素子Ｑ１と対称に同一平面上、配線２１ａと実質的に平行に配置されている。
図１３は、図１２に表したスイッチ素子の電極部分の電流経路を示す模式的平面図である。
図１３に表したように、平行に複数配置されたドレイン電極５２ａを流れる電流は、ビアプラグ５５を介してドレイン電極５２ｂに集められ、さらに、ビアプラグ５５ａを介して、配線２１ａに集められる。同様に、ソース電極５１ａを流れる電流が、ビアプラグ５６を介してソース電極５１ｂに集められ、さらに、ビアプラグ５６ａを介して配線３１ａに集められる。ドレイン電流は、矢印５７の向きに配線２１ａを流れる。ソース電流は、矢印５８の向きに、ドレイン電流と同じ向きに流れる。
図示しないが、第２のスイッチ素子Ｑ２についても同様の構成として、第１のスイッチ素子Ｑ１と対称に同一平面上、配線２１ａと実質的に平行に配置されている。第２のスイッチ素子Ｑ２のドレイン電流は、図１３に表した矢印５７と平行に流れる。なお、第２のスイッチ素子Ｑ２のドレイン電流および寄生ダイオードＤ２の回生電流Ｉｏｕｔは、矢印５７と同じ向きに、貫通電流（逆方向電流）Ｉｒｒは、矢印５７と逆向きに流れる。
矢印５７の向きに流れる第１のスイッチ素子Ｑ１のドレイン電流Ｉの電流変化ｄＩ／ｄｔにより、相互インダクタンスＭ１２に比例した逆起電力を第２のスイッチ素子Ｑ２のドレイン配線に発生させ、貫通電流（逆方向電流）Ｉｒｒを抑制することができる。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
以上、配線２１ａと配線３１ａとが同一平面状にあり、そして配線２１ａと配線２２ａ（図示せず）とが、同一平面上に互いに実質的に平行に延在している場合について、例示した。しかし、配線２１ａおよび配線２２ａは、これに限定されず、例えば、絶縁膜（層間絶縁膜）を挟んで、層間で互いに実質的に平行に延在させることもできる。
図１４は、図２に表した集積回路のスイッチ素子の電極部分の他の構成を例示する模式的平面図である。
図１４に表したように、半導体装置７２に封止された集積回路６２においては、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とは、互いに対称に配置されている。
電極部分と平行な面をＸＹ平面とし、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２との中央の対称軸をＹ軸とする。Ｙ軸と垂直に第２のスイッチ素子Ｑ２から第１のスイッチ素子Ｑ１に向かう方向をＸ軸とする。
配線２１ａと配線２２ａとは、Ｙ軸について対称で、互いにＹ方向平行に形成されている。そして、絶縁膜を挟んで、一部が対向するように、層間で平行に延在している。すなわち、実質的に平行に設けられている。これにより、配線間の相互インダクタンスＭ１２を大きくしている。これ以外は、図３に表した集積回路６１およびこれを封止した半導体装置７１と同様なので、説明を省略する。
これにより、相互インダクタンスＭ１２に比例した逆電圧を発生させて、貫通電流（逆方向回復電流）Ｉｒｒを抑制することができる。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
なお、本実施例においては、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とを、互いに対称に配置した場合を例示したが、本発明はこれに限定されるものではなく、配線２１ａと配線２２ａとが、近接して層間で略平行にあればよい。また、図１４においては、配線２１ａ、３１ａ、２２ａおよび３２ａとして「Ｕ字型」の構成を例示しているが、「Ｉ字型」、「Ｌ字型」等、その他の形状を略平行配置した構成も可能である。また、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とは、同一形状でなくともよい。
図１５は、本発明の第２の実施形態に係る半導体装置の構成を例示する模式図である。
図１５に表した半導体装置７３は、図１に表した半導体装置７０と同様に上下２段のスイッチ素子Ｑ１、Ｑ２からなるスイッチ回路である。誘導負荷を駆動することができ、例えばＤＣ−ＤＣコンバータに用いることができる。
半導体装置７３は、外部端子Ｌｏｕｔ、集積回路６３、第３の配線４２、第４の配線４３、パッケージ９０を有する。第３の配線４２は、後述する集積回路６３のボンディングパッドＰ１０（第１の駆動端子）とパッケージ９０の外部に露出する外部端子Ｌｏｕｔとを電気的に接続する。例えばボンディングワイヤーにより構成される。同様に、第４の配線４３は、ボンディングパッドＰ１１（第２の駆動端子）と外部端子Ｌｏｕｔとを電気的に接続する。半導体装置７３は、外部端子Ｌｏｕｔと集積回路６３と第３の配線４２と第４の配線４３とを、パッケージ９０により、例えば樹脂により封止したり、キャン（can）やセラミック筐体などで封止して収容した構造を有する。
集積回路６３は、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、制御回路１０、ボンディングパッドＰ１０（第１の駆動端子）、Ｐ１１（第２の駆動端子）、第１の配線２１、第２の配線２２を、同一半導体基板上に形成して１チップ化した構造を有する。
なお、図１５に表した集積回路６３は、他の回路、素子、配線を有していてもよい。
第１のスイッチ素子Ｑ１のドレインＱ１Ｄは、第１の配線２３によりボンディングパッドＰ１０（第１の駆動端子）と電気的に接続されている。第２のスイッチ素子Ｑ２のドレインＱ２Ｄは、第２の配線２４によりボンディングパッドＰ１１（第２の駆動端子）と電気的に接続されている。これ以外は、図１に表した半導体装置７０と同様なので説明を省略する。
ボンディングパッドを２つ設けたことにより、ボンディングワイヤーは２本に増加するが、並列する配線長が増加した分だけ、相互インダクタンスも増加する。
これにより、大きな逆起電力を発生させ、貫通電流（逆方向電流）Ｉｒｒを抑制することができる。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
なお、本実施例においては、集積回路６３にボンディングパッドＰＬ１，ＰＬ２の２つを設けた場合を例示しているが、本発明はこれに限定されるものではなく、２以上の複数のボンディングパッドを設けることができる。上下２段のスイッチ素子との配線を複数とすることにより、配線間の相互インダクタンスＭ１２をさらに大きくできる。
また、２以上の複数のボンディングパッドから外部端子Ｌｏｕｔへの配線も複数とすることにより、配線間の相互インダクタンスＭ１２をさらに大きくできる。
これにより、大きな逆起電力を発生させ、貫通電流（逆方向電流）Ｉｒｒを抑制することができ、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図１６は、本発明の第２の実施形態に係る半導体装置の他の構成を例示する模式図である。
図１６に表したように、半導体装置７４は、第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とを、それぞれのドレインＱ１ＤとＱ２Ｄとが互いに近接するように配置した集積回路６４を封止している。
集積回路６４は、第１のスイッチ素子Ｑ１のドレインＱ１ＤとボンディングパッドＰ１０（第１の駆動端子）とを電気的に接続する第１の配線２３を有する。また、集積回路６４は、第２のスイッチ素子Ｑ２のドレインＱ２ＤとボンディングパッドＰ１１（第２の駆動端子）とを電気的に接続する第２の配線２４を有する。
集積回路６４においては、第１の配線２３あるいは少なくともその一部と、第２の配線２４あるいは少なくともその一部とが、互いに実質的に平行に設けられている。これにより、第１の配線２３と第２の配線２４との間の相互インダクタンスＭ１２を大きくすることができる。これ以外は、図１５に表した半導体装置７３と同様なので説明を省略する。
第１の配線２３と第２の配線２４との間の相互インダクタンスＭ１２を大きくすることにより、相互インダクタンスＭ１２に比例した逆電圧を発生させて、貫通電流（逆方向電流）Ｉｒｒを抑制することができる。
本実施例によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
図１７は、本発明の第３の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成を例示する回路図である。
図１７に表したＤＣ−ＤＣコンバータ８１（図では、降圧型を例示している）は、半導体装置７５、コイルＨ１およびコンデンサＣ１を有し、負荷に電圧を供給する。図１と同様に、負荷を負荷抵抗Ｒ１で表している。半導体装置７５の外部端子ＬｏｕｔにコイルＨ１の一端が接続され、コイルＨ１の他端がコンデンサＣ１および負荷抵抗Ｒ１で終端されている。
ＤＣ−ＤＣコンバータ８１は、半導体装置７５に内蔵した第１のスイッチ素子Ｑ１をオン、オフすることで、入力Ｖｉｎよりも低い電圧Ｖｏｕｔを得る降圧型ＤＣ−ＤＣコンバータである。
図１７に表した半導体装置７５（破線で囲んだ部分）は、外部端子Ｌｏｕｔ、集積回路６５、第３の配線４１、パッケージ９０を有する。第３の配線４１は、後述する集積回路６３のボンディングパッドＰＬ１（第１の駆動端子）とパッケージ９０の外部に露出する外部端子Ｌｏｕｔとを電気的に接続する。例えばボンディングワイヤーにより構成される。半導体装置７５は、外部端子Ｌｏｕｔと集積回路６５と第３の配線４１とを、パッケージ９０により、例えば樹脂により封止したり、キャン（can）やセラミック筐体などで封止して収容した構造を有する。
集積回路６５は、図１に表した集積回路の第２のスイッチ素子Ｑ２をダイオードＤ１０（整流素子）に置き換えた構成を有する。集積回路６５は、制御回路１１、ボンディングパッドＰＬ１（第１の駆動端子）、第１の配線２１、第２の配線２２を、同一半導体基板上に形成して１チップ化した構造を有する。
なお、図１７に表した集積回路６５は、他の回路、素子、配線を有していてもよい。
制御回路１１は、第１のスイッチ素子Ｑ１をオン、オフして、コイルＨ１に必要なエネルギーを蓄積し、維持するよう制御する。
これ以外は、図１に表した半導体装置７０およびこれを用いたＤＣ−ＤＣコンバータ８０と同様なので、説明を省略する。
図１７に表した半導体装置７５（破線で囲んだ部分）においては、第２のスイッチ素子Ｑ２がダイオードＤ１０（整流素子）に置き換えられているが、図１に表した半導体装置７０と同様に、第１の配線２１と第２の配線２２の相互インダクタンスＭ１２により、相互インダクタンスＭ１２に比例した逆電圧を発生させて、貫通電流（逆方向電流）Ｉｒｒを抑制することができる。
再び図６に戻ると、同図（ａ）の第１のスイッチ素子Ｑ１がオフで、第２のスイッチ素子Ｑ２がオンの場合、および同図（ｂ）の第１のスイッチ素子Ｑ１がオフで、第２のスイッチ素子Ｑ２もオフの場合は、図１７において、第１のスイッチ素子Ｑ１がオフで、ダイオードＤ１０（整流素子）を回生電流Ｉｏｕｔが流れる場合に相当する。
また、図６（ｃ）の第１のスイッチ素子Ｑ１がオフからオンに切り替わった状態は、図１７においても、同様に第１のスイッチ素子Ｑ１がオフからオンに切り替わった状態に相当する。このとき、図１７の半導体装置７５においても、貫通電流（逆方向電流）Ｉｒｒが流れ、エネルギー損失となる。ＤＣ−ＤＣコンバータの場合は、効率低下となって現れる。
従って、半導体装置７５においても、第１の配線２１と第２の配線２２の相互インダクタンスＭ１２により、相互インダクタンスＭ１２に比例した逆電圧を発生させて、貫通電流（逆方向電流）Ｉｒｒを抑制することができる。
半導体装置７５によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
以上、本発明の実施例について、ＤＣ−ＤＣコンバータに用いた場合を例に説明したが、本発明はこれに限定されるものではなく、誘導負荷を制御するスイッチング回路に用いるもとができる。
図１８は、本発明の第４の実施形態に係る半導体装置を用いたモータ制御回路の構成を例示する回路図である。
図１８に表したモータ制御回路８２は、モータＭｏを制御する。
図１８に表した半導体装置７６（破線で囲んだ部分）は、２つの外部端子Ｌｏｕｔ１、Ｌｏｕｔ２、集積回路６６、２つの第３の配線４１、４５、パッケージ９０を有する。第３の配線４１は、後述する集積回路６６のボンディングパッドＰＬ１（第１の駆動端子）とパッケージ９０の外部に露出する外部端子Ｌｏｕｔ１とを電気的に接続する。例えばボンディングワイヤーにより構成される。同様に、第３の配線４５は、ボンディングパッドＰＬ２（第１の駆動端子）と外部端子Ｌｏｕｔ２とを電気的に接続する。半導体装置７６は、２つの外部端子Ｌｏｕｔ１、Ｌｏｕｔ２と集積回路６６と２つの第３の配線４１，４５とを、パッケージ９０により、例えば樹脂により封止したり、キャン（can）やセラミック筐体などで封止して収容した構造を有する。
集積回路６６は、図１に表した集積回路６０における直列接続した第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２からなるスイッチ回路を２組有する。集積回路６６は、２組の第１のスイッチ素子Ｑ１、Ｑ３、２組の第２のスイッチ素子Ｑ２、Ｑ４、制御回路１０、２組のボンディングパッドＰＬ１、ＰＬ２（第１の駆動端子）、２組の第１の配線２１、２５、２組の第２の配線２２、２６を、同一半導体基板上に形成して１チップ化した構造を有する。
なお、図１８に表した集積回路６６は、他の回路、素子、配線を有していてもよい。
半導体装置７６の外部端子Ｌｏｕｔ１は、直列接続した第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２との接続点に電気的に接続されている。外部端子Ｌｏｕｔ１は、第１のスイッチ素子Ｑ１のオンにより入力Ｖｉｎに電気的に接続される。また、外部端子Ｌｏｕｔ１は、第２のスイッチ素子Ｑ２のオンによりグランドに電気的に接続される。
同様に、外部端子Ｌｏｕｔ２は、直列接続した第１のスイッチ素子Ｑ３と第２のスイッチ素子Ｑ４との接続点に電気的に接続されている。外部端子Ｌｏｕｔ２は、第１のスイッチ素子Ｑ３のオンにより入力Ｖｉｎに電気的に接続される。また、外部端子Ｌｏｕｔ２は、第２のスイッチ素子Ｑ４のオンによりグランドＧＮＤに電気的に接続される。
外部端子Ｌｏｕｔ１、Ｌｏｕｔ２は、モータＭｏにエネルギーを供給する。
一組の第１のスイッチ素子Ｑ１とボンディングパッドＰＬ１とは、第１の配線２１により、また第２のスイッチ素子Ｑ２とボンディングパッドＰＬ１とは、第２の配線２２により、それぞれ電気的に接続されている。同様に、他の組の第１のスイッチ素子Ｑ３とボンディングパッドＰＬ２とは、第１の配線２５により、また第２のスイッチ素子Ｑ４とボンディングパッドＰＬ２とは、第２の配線２６により、それぞれ電気的に接続されている。
第１の配線２１あるいは少なくともその一部と、第２の配線２２あるいは少なくともその一部とは、互いに近接し相互インダクタンスＭ１２が大きくなるように設けられる。同様に、第１の配線２５あるいは少なくともその一部と、第２の配線２６あるいは少なくともその一部とは、互いに近接し相互インダクタンスＭ１２が大きくなるように設けられる。
制御回路１２は、一組の第１のスイッチ素子Ｑ１と第２のスイッチ素子Ｑ２とを交互にオン、オフするとともに、他の一組の第１のスイッチ素子Ｑ３と第２のスイッチ素子Ｑ４とを交互にオン、オフして、モータＭｏに必要なエネルギーを供給するよう制御する。
図１８においては、第１のスイッチ素子Ｑ１、Ｑ３は、ｐ型ＭＯＳＦＥＴの場合を例示している。同様に第２のスイッチ素子Ｑ２、Ｑ４は、ｎ型ＭＯＳＦＥＴの場合を例示している。また、第１のスイッチ素子Ｑ１、Ｑ３は、それぞれ寄生ダイオードＤ１、Ｄ３を有する。第２のスイッチ素子Ｑ２、Ｑ４は、それぞれ寄生ダイオードＤ２、Ｄ４を有する。
制御回路１２により、一組の第１のスイッチ素子Ｑ１がオン、第２のスイッチ素子Ｑ２がオフのとき、他の組の第１のスイッチ素子Ｑ３がオフ、第２のスイッチ素子Ｑ４がオンとなるように、制御される。このとき、電流は、電源Ｖｉｎから一組の第１のスイッチ素子Ｑ１を経て、外部端子Ｌｏｕｔ１からモータＭｏを流れる。そして、外部端子Ｌｏｕｔ２から他の組の第２のスイッチ素子Ｑ４を経て、グランドＧＮＤに電流が流れる。
また、制御回路１２により、一組の第１のスイッチ素子Ｑ１がオフ、第２のスイッチ素子Ｑ２がオンのとき、他の組の第１のスイッチ素子Ｑ３がオン、第２のスイッチ素子Ｑ４がオフとなるように、制御される。このとき、電流は、電源Ｖｉｎから他の組の第１のスイッチ素子Ｑ３を経て、外部端子Ｌｏｕｔ２からモータＭｏを流れる。そして、外部端子Ｌｏｕｔ１から一組の第２のスイッチ素子Ｑ２を経て、グランドＧＮＤに電流が流れる。
このように、モータＭｏに流れる電流の大きさ、方向を制御することにより、モータＭｏを制御する。
このような半導体装置７６においても、貫通電流を防止するために、第１のスイッチ素子Ｑ１、Ｑ３と第２のスイッチ素子Ｑ２，Ｑ４とがともにオフの状態を設ける。そして、第１のスイッチ素子Ｑ１またはＱ３をオフからオンに切り替えたときの、上記した寄生ダイオードＤ１〜Ｄ４の貫通電流（逆方向回復電流）Ｉｒｒが問題となる。
例えば、一組の第１のスイッチ素子Ｑ１がオン、第２のスイッチ素子Ｑ２がオフで、他の組の第１のスイッチ素子Ｑ３がオフ、第２のスイッチ素子Ｑ４がオンの状態にあるとする。モータＭｏには、外部端子Ｌｏｕｔ１からモータＭｏ、外部端子Ｌｏｕｔ２の方向へ電流が流れる。
そして、第１のスイッチ素子Ｑ１、Ｑ３と、第２のスイッチ素子Ｑ２、Ｑ４とがともにオフの状態に変化したとする。モータＭｏには、外部端子Ｌｏｕｔ１からモータＭｏ、外部端子Ｌｏｕｔ２の向きに回生電流が流れ続ける。
回生電流は、グランドＧＮＤから寄生ダイオードＤ２を経て、外部端子Ｌｏｕｔ１からモータＭｏを流れる。そして、外部端子Ｌｏｕｔ２から寄生ダイオードＤ３を経て、電源端子Ｖｉｎに回生電流が流れる。
ここで、再びモータＭｏへ同一方向に電流を流すように制御する。一組の第１のスイッチ素子Ｑ１がオン、第２のスイッチ素子Ｑ２がオフで、他の組の第１のスイッチ素子Ｑ３がオフ、第２のスイッチ素子Ｑ４がオンの状態となる。
このとき、一組の第１のスイッチ素子Ｑ１と寄生ダイオードＤ２には、貫通電流（逆方向回復電流）Ｉｒｒが流れる。同様に、他の組の第２のスイッチ素子Ｑ４と寄生ダイオードＤ３にも、貫通電流（逆方向電流）Ｉｒｒが流れる。
ここでは、一組の第１のスイッチ素子Ｑ１と寄生ダイオードＤ２とを流れる貫通電流（逆方向電流）Ｉｒｒについて、説明する。
半導体装置７６においては、上記のように、各組の第１のスイッチ素子Ｑ１とボンディングパッドＰＬ１との間の第１の配線２１と、第２のスイッチ素子Ｑ２とボンディングパッドＰＬ１との間の第２の配線２２とを、その配線間の相互インダクタンスＭ１２が大きくなるように設けられている。そのため、相互インダクタンスＭ１２に比例した逆起電力を発生させることにより、この貫通電流（逆方向回復電流）Ｉｒｒを抑制することができる。
半導体装置７６によれば、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置が提供される。
モータＭｏを流れる電流が逆方向の場合も同様である。
なお、図１８においては、モータＭｏとして、１つの巻き線のみを表しているが、本実施例は、これに限定されるものではなく、例えば、巻き線の数に応じてスイッチ回路を多数設けることにより、複数の巻き線を制御することができる。例えば、三相モータなども同様に制御することができる。
また、本実施例のモータＭｏは、誘導負荷の具体例として例示したもので、アクチュエータも含まれる。図示しない、位置検出、速度検出回路により検出した、位置、速度を制御回路１２に帰還することにより、アクチュエータを制御することができる。
また、第１のスイッチ素子Ｑ１、Ｑ３、第２のスイッチ素子Ｑ２、Ｑ４は、本実施例に限定されるものではなく、他の素子、例えば共にｎ型ＭＯＳＦＥＴ，共にｐ型ＭＯＳＦＥＴ、ＢＪＴ，ＩＧＢＴまたはバイポーラトランジスタでもよい。
また、各組の第１のスイッチ素子Ｑ１、Ｑ３、第２のスイッチ素子Ｑ２、Ｑ４、第１の配線２１、２５、第２の配線２２、２６、ボンディングパッドＰＬ１、ＰＬ２とは、上記した各実施例における集積回路６０〜６４を用いることができる。
なお、コイルＨ１等の誘導負荷は、半導体チップよりも大きいためパッケージには同梱されないことが多く、半導体装置７０〜７４のように、図１の破線で囲んだ部分が、例えば樹脂などで封止される。しかし、本発明は、これに限定されるものではなく、例えば、図１に表したコイルＨ１も半導体装置に封止した構成の場合にも用いることができる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の第１の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成を例示する模式図である。 本発明の第１の実施形態に係る半導体装置の他の構成を例示する模式図である。 図２に表したスイッチ素子の電極部分の構成を例示する模式的平面図である。 比較例の半導体装置の構成を示す模式図である。 図４に表した集積回路のスイッチ素子の電極部分の構成を示す模式的平面図である。 比較例の半導体装置を用いたＤＣ−ＤＣコンバータの動作を説明するための回路図である。 比較例におけるダイオードの特性図である。 図２に表した半導体装置の動作を説明するための模式図である。 図３に表したスイッチ素子の電極部分の破線Ａで囲まれた部分の構成を例示する模式的平面図である。 図３に表したスイッチ素子の電極部分の構成を例示する模式図である。 図１０に表した電極部分の電流経路を例す模式的平面図である。 図３に表したスイッチ素子の電極部分の他の構成を例示する模式図である。 図１２に表したスイッチ素子の電極部分の電流経路を示す模式的平面図である。 図２に表した集積回路のスイッチ素子の電極部分の他の構成を例示する模式的平面図である。 本発明の第２の実施形態に係る半導体装置の構成を例示する模式図である。 本発明の第２の実施形態に係る半導体装置の他の構成を例示する模式図である。 本発明の第３の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの構成を例示する回路図である。 本発明の第４の実施形態に係る半導体装置を用いたモータ制御回路の構成を例示する回路図である。
符号の説明
１０〜１２ 制御回路
２１ａ、２１ｂ、２２ａ、２２ｂ、３１ａ、３２ａ 配線
２１、２３、２５ 第１の配線
２２、２４、２６ 第２の配線
４１、４２、４５ 第３の配線
４３ 第４の配線
５０ 基板
５１ａ ソース電極
５２ａ ドレイン電極
５３ａ ゲート電極
５４ ＭＯＳＦＥＴ
５５、５５ａ、５６、５６ａ ビアプラグ
６０〜６６、１６０ 集積回路
７０〜７６、１７０ 半導体装置
８０、８１ ＤＣ−ＤＣコンバータ
８２ モータ制御回路
９０ パッケージ
Ｃ１ コンデンサ
Ｄ１〜Ｄ４ 寄生ダイオード
Ｄ１０ ダイオード（整流素子）
ＧＮＤ グランド端子
Ｈ１ コイル
Ｌｏｕｔ、Ｌｏｕｔ１、Ｌｏｕｔ２ 外部端子
Ｍｏ モータ
ＰＬ、ＰＧ、ＰＶ ボンディングパッド
ＰＬ１、ＰＬ２、Ｐ１０ ボンディングパッド（第１の駆動端子）
Ｐ１１ ボンディングパッド（第２の駆動端子）
Ｑ１、Ｑ３ スイッチ素子（第１のスイッチ素子）
Ｑ２、Ｑ４ スイッチ素子（第２のスイッチ素子）
Ｒ１ 負荷抵抗
Ｖｉｎ 電源端子

Claims (5)

  1. 集積回路であって、
    第１のスイッチ素子と、
    第２のスイッチ素子と、
    前記第１のスイッチ素子と前記第２のスイッチ素子とを制御する制御回路と、
    第１の駆動端子と、
    前記第１のスイッチ素子と前記第１の駆動端子とを接続する第１の配線と、
    前記第２のスイッチ素子と前記第１の駆動端子とを接続する第２の配線と、
    を有する集積回路と、
    前記集積回路を収容するパッケージと、
    前記パッケージの外部に露出する外部端子と、
    前記第１の駆動端子と前記外部端子とを接続する第３の配線と、
    を備えたことを特徴とする半導体装置。
  2. 集積回路であって、
    第１のスイッチ素子と、
    第２のスイッチ素子と、
    前記第１のスイッチ素子と前記第２のスイッチ素子とを制御する制御回路と、
    少なくとも１つの第１の駆動端子と、
    少なくとも１つの第２の駆動端子と、
    前記第１のスイッチ素子と前記第１の駆動端子とを接続する少なくとも１つの第１の配線と、
    前記第２のスイッチ素子と前記第２の駆動端子とを接続する少なくとも１つの第２の配線と、
    を有する集積回路と、
    前記集積回路を収容するパッケージと、
    前記パッケージの外部に露出する外部端子と、
    前記第１の駆動端子と前記外部端子とを接続する少なくとも１つの第３の配線と、
    前記第２の駆動端子と前記外部端子とを接続する少なくとも１つの第４の配線と、
    を備えたことを特徴とする半導体装置。
  3. 集積回路であって、
    第１のスイッチ素子と、
    整流素子と、
    前記第１のスイッチ素子を制御する制御回路と、
    第１の駆動端子と、
    前記第１のスイッチ素子と前記第１の駆動端子とを接続する第１の配線と、
    前記整流素子と前記第１の駆動端子とを接続する第２の配線と、
    を有する集積回路と、
    前記集積回路を収容するパッケージと、
    前記パッケージの外部に露出する外部端子と、
    前記第１の駆動端子と前記外部端子とを接続する第３の配線と、
    を備えたことを特徴とする半導体装置。
  4. 前記第１の配線と前記第２の配線とは、前記集積回路において、同一平面上で互いに実質的に平行に延在していることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記集積回路は、層間絶縁膜をさらに有し、
    前記第１の配線と前記第２の配線とは、前記層間絶縁膜を挟んで互いに実質的に平行に延在していることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
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