JP2007242671A - 半導体集積回路 - Google Patents

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弘樹 松永
Masahiko Sasada
昌彦 笹田
Akihiro Maejima
明広 前島
Jinsaku Kaneda
甚作 金田
Hitoshi Ando
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Abstract

【課題】静電破壊に強いレイアウトを有する半導体集積回路を提供する。
【解決手段】半導体集積回路は、半導体チップ（１）上に、各々がパッド（８）を有する複数の回路セルを備え、回路セル（１６Ａ）は、ハイサイドトランジスタ（１０）、レベルシフト回路（１２）、ローサイドトランジスタ（１１）、プリドライバ（１３）と、パッド（８）とを備える。ハイサイドトランジスタ（１０）とローサイドトランジスタ（１１）とは、パッドを介して対向するように配置されている。
【選択図】図２

Description

本発明は、半導体集積回路に関し、特にプラズマディスプレイなどの容量性負荷を駆動する多チャンネル半導体集積回路のレイアウトに関するものである。
一般に、多チャンネル半導体集積回路に用いられている出力回路としては、ＭＯＳ出力回路、ＩＧＢＴ出力回路、ハイサイドレスＭＯＳ出力回路、又はハイサイドレスＩＧＢＴ出力回路が知られている。通常、多チャンネル半導体集積回路は、これらの出力回路のセルをスタンダードセルとしてレイアウトされ、例えば、ＭＯＳドライバを含む出力回路を構成するスタンダードセル１１６の場合、図１３（ａ）及び（ｂ）に示すように、パッド１０８が下段（紙面に向かって下側）に配置され、ローサイドトランジスタ１１１、ハイサイドトランジスタ１１０、レベルシフト回路１１２、及びプリドライバ１１３が上段（紙面に向かって上側）に向かって順に配置され、スタンダードセル１１６の各構成要素（１１１，１１０，１１２，１１３）は、２層配線１１４又は１層配線１１５を介してパッド１０８と電気的に接続されている（以上、例えば特許文献１参照）。なお、図１３（ｂ）上、１１９は、ハイサイドトランジスタのドレイン領域であり、１２０は、ハイサイドトランジスタのソース領域であり、１２１は、スルーホールであり、１２２は、ローサイドトランジスタのドレイン領域であり、１２３は、ローサイドトランジスタのソース領域である。
特開平１−１８２３９号公報
しかしながら、図１３（ａ）及び（ｂ）に示すように、パッド１０８にサージ電圧等が印加された場合、パッド１０８から離れて配置されているハイサイドトランジスタ１１０のボディダイオードの配線インピーダンスよりも、パッド１０８に隣り合って配置されているローサイドトランジスタ１１１への配線インピーダンスの方がかなり低いため、電源側に接続されたハイサイドトランジスタ１１０のボディダイオード（図示せず）の順方向にサージ電荷を逃がして静電破壊の防止を図るつもりが、ローサイドトランジスタ１１１のボディダイオードに電荷が集中するため、ローサイドトランジスタ１１１のボディダイオードが先に破壊する恐れがあるという問題があった。
このような問題は、ＭＯＳドライバを含む出力回路の場合に生じる問題ではなく、上述したＩＧＢＴドライバ、ハイサイドレスＭＯＳドライバ、又はハイサイドレスＩＧＢＴドライバを含む出力回路の場合にも同様に生じる問題である。
前記に鑑み、本発明の目的は、静電破壊に強いレイアウトを有する半導体集積回路を提供することである。
前記に鑑み、本発明の第１の側面に係る半導体集積回路は、半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、回路セルは、ハイサイドトランジスタ、ハイサイドトランジスタを駆動するレベルシフト回路、及びローサイドトランジスタよりなる高耐圧ドライバと、高耐圧ドライバを駆動するプリドライバと、パッドとを備え、ハイサイドトランジスタとローサイドトランジスタとは、パッドを介して対向するように配置されている。
本発明の第１の側面に係る半導体集積回路において、ハイサイドトランジスタ、パッド、ローサイドトランジスタ、レベルシフト回路、及びプリドライバは、一直線上に配置されていることが好ましい。
本発明の第１の側面に係る半導体集積回路において、半導体チップの中央部に配置された制御部と、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
本発明の第１の側面に係る半導体集積回路において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のハイサイドトランジスタの上に配置され、第１の電源パッドと電気的に接続する高圧電位の第１の配線と、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている。
本発明の第１の側面に係る半導体集積回路において、前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている。
本発明の第１の側面に係る半導体集積回路において、レベルシフト回路及びプリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
本発明の第２の側面に係る半導体集積回路は、半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、回路セルは、ハイサイドトランジスタ、ハイサイドトランジスタを駆動するレベルシフト回路、ハイサイド回生ダイオード、ローサイドトランジスタ、及びローサイド回生ダイオードよりなる高耐圧ドライバと、高耐圧ドライバを駆動するプリドライバと、パッドとを備え、ハイサイド回生ダイオードとローサイド回生ダイオードとは、パッドを介して対向するように配置されている。
本発明の第２の側面に係る半導体集積回路において、ハイサイド回生ダイオード、パッド、ローサイド回生ダイオード、ローサイドトランジスタ、ハイサイドトランジスタ、レベルシフト回路、及びプリドライバは、一直線上に配置されていることが好ましい。
本発明の第２の側面に係る半導体集積回路において、半導体チップの中央部に配置された制御部と、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
本発明の第２の側面に係る半導体集積回路において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のハイサイド回生ダイオードの上に配置され、第１の電源パッドと電気的に接続する高圧電位の第１の配線と、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている。
本発明の第２の側面に係る半導体集積回路において、前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている。
本発明の第２の側面に係る半導体集積回路において、レベルシフト回路及びプリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
本発明の第３の側面に係る半導体集積回路は、半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、回路セルは、ＥＳＤ保護素子、及びローサイドトランジスタよりなる高耐圧ドライバと、高耐圧ドライバを駆動するプリドライバと、パッドとを備え、ＥＳＤ保護素子とローサイドトランジスタとは、パッドを介して対向するように配置されている。
本発明の第３の側面に係る半導体集積回路において、ＥＳＤ保護素子、パッド、ローサイドトランジスタ、及びプリドライバは、一直線上に配置されていることが好ましい。
本発明の第３の側面に係る半導体集積回路において、半導体チップの中央部に配置された制御部と、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
本発明の第３の側面に係る半導体集積回路において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のＥＳＤ保護素子の上に配置され、第１の電源パッドと電気的に接続する高圧電位の第１の配線と、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている。
本発明の第３の側面に係る半導体集積回路において、半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている。
本発明の第３の側面に係る半導体集積回路において、レベルシフト回路及びプリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
本発明の第４の側面に係る半導体集積回路は、半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、回路セルは、ＥＳＤ保護素子、ローサイド回生ダイオード及びローサイドトランジスタよりなる高耐圧ドライバと、高耐圧ドライバを駆動するプリドライバと、パッドとを備え、ＥＳＤ保護素子とローサイド回生ダイオードとは、パッドを介して対向するように配置されている。
本発明の第４の側面に係る半導体集積回路において、ＥＳＤ保護素子、パッド、ローサイド回生ダイオード、ローサイドトランジスタ、及びプリドライバは、一直線上に配置されていることが好ましい。
本発明の第４の側面に係る半導体集積回路において、半導体チップの中央部に配置された制御部と、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
本発明の第４の側面に係る半導体集積回路において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のＥＳＤ保護素子の上に配置され、第１の電源パッドと電気的に接続する高圧電位の第１の配線と、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えている。
本発明の第４の側面に係る半導体集積回路において、前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えている。
本発明の第４の側面に係る半導体集積回路において、レベルシフト回路及びプリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
本発明の半導体集積回路によると、回路セルを構成するパッドへのサージ電圧等の異常入力が印加された場合に生じる静電破壊を抑制することができる。また、チップサイズを小さくすることができる。さらに、多数のパッドとチップの外周とを接続するボンディングワイヤの長さを短くすることができる。
以下、本発明の各実施形態について図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る多チャンネル半導体集積回路における出力回路セルを構成する出力回路２５ａの基本的な回路構成図である。
図１に示すように、出力回路２５ａは、ＭＯＳドライバ４５とレベルシフト回路１２とプリドライバ１３とを備えている。ここで、ＭＯＳドライバ４５は、ハイサイドトランジスタ１０と、該ハイサイドトランジスタ１０の寄生素子であるバックゲート−ドレイン間寄生ダイオード２６と、ローサイドトランジスタ１１と、該ローサイドトランジスタ１１の寄生素子であるバックゲート−ドレイン間寄生ダイオード２７と、パッド８とによって構成されている。また、ハイサイドトランジスタ１０には高圧電源のパッド４が、ローサイドトランジスタ１１には基準電位のパッド５が、プリドライバ１３には入力端子２４が接続されている。なお、ハイサイドトランジスタ１０がハイレベル出力用であり、ローサイドトランジスタ１１がローレベル出力用である。
図２（ａ）及び（ｂ）は、出力回路２５ａを構成する出力回路セル１６Ａにおけるレイアウトを示す平面図である。
図２（ａ）及び（ｂ）に示すように、出力回路セル１６Ａのレイアウトは、ハイサイドトランジスタ１０とローサイドトランジスタ１１とが、パッド８を介して対向するように配置することを特徴とする。このように、パッド８を挟んで一方の側に、ＥＳＤ保護素子も兼ねるバックゲート−ドレイン間寄生ダイオード２６を構成するハイサイドトランジスタ１０を配置すると共に、他方の側に、バックゲート−ドレイン間寄生ダイオード２７を構成するローサイドトランジスタ１１を配置することにより、従来例のようにパッドを一端に配置して、下段（紙面に向かって下側、以下同じ）から上段（紙面に向かって上側、以下同じ）に向かってローサイドトランジスタ及びハイサイドトランジスタを順に配置する場合に比べて、パッド８へのサージ電圧等の異常入力が印加された場合に生じる静電破壊に対する耐量を向上させることができる。
具体的には、図２（ａ）及び（ｂ）に示すように、パッド８を挟んで下段にハイサイドトランジスタ１０が配置されていると共に、パッド８を挟んで上段に向かってローサイドトランジスタ１１、レベルシフト回路１２及びプリドライバ１３が順に配置されている。
このレイアウトにより、基準電位以下のマイナスサージによる電流はパッド８から一番近いローサイドトランジスタ１１のボディダイオードに流れる一方、電源電圧を越えるプラスサージによる電流はパッド８から一番近いハイサイドトランジスタ１０のボディダイオードに流れるので、静電破壊に対する耐量を向上させることができる。
また、図２（ａ）及び（ｂ）に示すように、ハイサイドトランジスタ１０、パッド８、ローサイドトランジスタ１１、レベルシフト回路１２、及び、プリドライバ１３は、一直線上に配置されていることにより、後述の図３に示す半導体集積回路のレイアウトからも明らかなように、ＭＯＳドライバ４５を含む出力回路２５ａを構成する出力回路セル１６Ａの高集積化が実現できる。さらに、レベルシフト回路１２及びプリドライバ１３は、セル幅が一番大きいローサイドトランジスタ１１のセル幅内に収まるように設計し、具体的には、図２（ａ）及び（ｂ）に示すように、ローサイドトランジスタ１１のセル幅に併せて設計していることで、半導体集積回路の高集積化を実現している。
なお、図２（ｂ）上、２０は、ハイサイドトランジスタ１０のソース領域であり、１９はハイサイドトランジスタ１０のドレイン領域であり、２１は、スルーホールであり、２２は、ローサイドトランジスタ１１のドレイン領域であり、２３は、ローサイドトランジスタ１１のソース領域である。
図３は、半導体チップ１上に、上述のレイアウトを有する出力回路セル１６Ａを配置した多チャンネル半導体集積回路の平面図である。
図３に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、複数の上記出力回路セル１６Ａがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ａの各々とはバス配線７によって接続されており、低耐圧制御部６からの制御信号を、バス配線７を用いてプリドライバ１３に伝達させている。また、複数の出力回路セル１６Ａの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。なお、複数の出力回路セル１６Ａのレイアウトは、図示するものに限定されるものではなく、パッド８に接続されるボンディングワイヤ同士が接触しないような種々のレイアウトとすることもできる。
また、出力回路セル１６Ａ内のローサイドトランジスタ１１上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ａの両側に配置された基準電位のパッド５に接続されている。同様に、出力回路セル１６Ａ内のハイサイドトランジスタ１０上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ａの両側に配置された高圧電源のパッド４に接続されている。
また、半導体チップ１内における複数の出力回路セル１６Ａの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２の配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ａの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ耐量を得ることができる。一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ａを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ１３に入力される信号が安定化され、出力特性が安定する。
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体集積回路における出力回路セルを構成する出力回路２５ｂの基本的な回路構成例を示している。
図４に示すように、出力回路２５ｂは、ＩＧＢＴドライバ４６とレベルシフト回路１２とプリドライバ１３とを備えている。ＩＧＢＴドライバ４６は、ハイサイドトランジスタ２８と、ゲートオフ抵抗３３及びゲート保護用ダイオード３２よりなるゲート保護回路３４と、ハイサイド回生ダイオード３０と、ローサイドトランジスタ２９と、ローサイド回生ダイオード３１と、パッド８とによって構成されている。また、ハイサイドトランジスタ２８には高圧電源のパッド４が、ローサイドトランジスタ２９には基準電位のパッド５が、プリドライバ１３には入力端子２４が接続されている。
図５（ａ）及び（ｂ）は、出力回路２５ｂを構成する出力回路セル１６Ｂにおけるレイアウトを示す平面図である。
図５（ａ）及び（ｂ）に示すように、出力回路セル１６Ｂのレイアウトは、ハイサイド回生ダイオード３０とローサイド回生ダイオード３１とが、パッド８を介して対向するように配置することを特徴とする。このように、パッド８を挟んで一方の側に、ＥＳＤ保護素子も兼ねるハイサイド回生ダイオード３０を配置すると共に、他方の側に、ローサイド回生ダイオード３１を配置することにより、従来例のようにパッドを一端に配置して、下段から上段に向かってローサイド回生ダイオード及びハイサイド回生ダイオードを順に配置する場合に比べて、パッド８へのサージ電圧等の異常入力が印加された場合に生じる静電破壊に対する耐量を向上させることができる。
具体的には、図５（ａ）及び（ｂ）に示すように、パッド８を挟んで下段にハイサイド回生ダイオード３０が配置されていると共に、パッド８を挟んで上段に向かってローサイド回生ダイオード３１、ローサイドトランジスタ２９、ハイサイドトランジスタ２８及びゲート保護回路３４、レベルシフト回路１２、並びにプリドライバ１３が順に配置されている。
このレイアウトにより、基準電位以下のマイナスサージによる電流はパッド８から一番近いローサイド回生ダイオード３１に流れる一方、電源電圧を越えるプラスサージによる電流はパッド８から一番近いハイサイド回生ダイオード３０に流れるので、静電破壊に対する耐量を向上させることができる。
また、図５（ａ）及び（ｂ）に示すように、ハイサイド回生ダイオード３０、パッド８、ローサイド回生ダイオード３１、ローサイドトランジスタ２９、ハイサイドトランジスタ２８及びゲート保護回路３４、レベルシフト回路１２、並びにプリドライバ１３は、一直線上に配置されていることにより、後述の図６に示す半導体集積回路のレイアウトからも明らかなように、ＩＧＢＴドライバ４６を含む出力回路２５ｂを構成する出力回路セル１６Ｂの高集積化が実現できる。さらに、レベルシフト回路１２及びプリドライバ１３は、セル幅が一番大きいローサイドトランジスタ２９のセル幅内に収まるように設計し、具体的には、図５（ａ）及び（ｂ）に示すように、ローサイドトランジスタ２９のセル幅に併せて設計していることで、半導体集積回路の高集積化を実現している。
なお、図５（ｂ）上、２１は、スルーホールであり、４１は、コンタクトであり、３６は、ハイサイドトランジスタ２８のコレクタ領域であり、３５はハイサイドトランジスタ２８のエミッタ領域であり、３７は、ローサイドトランジスタ２９のエミッタ領域であり、３８は、ローサイドトランジスタ２９のコレクタ領域であり、３９は、ローサイド回生ダイオード３１及び、ハイサイド回生ダイオード３０のカソード領域であり、４０は、ローサイド回生ダイオード３１及び、ハイサイド回生ダイオード３０のアノード領域である。
図６は、半導体チップ１上に、上述のレイアウトを有する出力回路セル１６Ｂを配置した多チャンネル半導体集積回路の平面図である。
図６に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、複数の上記出力回路セル１６Ｂがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｂの各々とはバス配線７によって接続されており、低耐圧制御部６からの制御信号をバス配線７を用いてプリドライバ１３に伝達させている。また、複数の出力回路セル１６Ｂの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。なお、複数の出力回路セル１６Ｂのレイアウトは、図示するものに限定されるものではなく、パッド８に接続されるボンディングワイヤ同士が接触しないような種々のレイアウトとすることもできる。
また、出力回路セル１６Ｂ内のローサイドトランジスタ２９上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｂの両側に配置された基準電位のパッド５に接続されている。同様に、出力回路セル１６Ｂ内のハイサイド回生ダイオード３０上には、高圧電位の配線２ｂが形成されており、該高圧電位の配線２ｂは、複数の出力回路セル１６Ｂの両側に配置された高圧電源のパッド４に接続されている。
また、半導体チップ１内における複数の出力回路セル１６Ｂの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｂの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ耐量を得ることができる。
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｂを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ１３に入力される信号が安定化され、出力特性が安定する。
（第３の実施形態）
図７は、本発明の第３の実施形態に係る半導体集積回路における出力回路セルを構成する出力回路２５ｃの基本的な回路構成例を示している。
図７に示すように、出力回路２５ｃは、ハイサイドレスＭＯＳドライバ４７とプリドライバ４４とを備えている。ハイサイドレスＭＯＳドライバ４７は、ローサイドトランジスタ１１と、該ローサイドトランジスタ１１の寄生素子であるバックゲート−ドレイン間寄生ダイオード２７と、ＥＳＤ保護素子４３と、パッド８とによって構成されている。また、ローサイドトランジスタ１１の一端には高圧電源のパッド４が、ローサイドトランジスタ１１の他端には基準電位のパッド５が、プリドライバ４４には入力端子２４が接続されている。
図８（ａ）及び（ｂ）は、出力回路２５ｃを構成する出力回路セル１６Ｃにおけるレイアウトを示す平面図である。
図８（ａ）及び（ｂ）に示すように、出力回路セル１６Ｃのレイアウトは、ＥＳＤ保護素子４３とローサイドトランジスタ１１とが、パッド８を介して対向するように配置することを特徴とする。このように、パッド８を挟んで一方の側に、ＥＳＤ保護素子４３を配置すると共に、他方の側に、ローサイドトランジスタ１１を配置することにより、従来例のようにパッドを一端に配置して、下段から上段に向かってローサイドトランジスタ１１及びＥＳＤ保護素子を順に配置する場合に比べて、パッド８へのサージ電圧等の異常入力が印加された場合に生じる静電破壊に対する耐量を向上させることができる。
具体的には、図８（ａ）及び（ｂ）に示すように、パッド８を挟んで下段にＥＳＤ保護素子４３が配置されていると共に、パッド８を挟んで上段に向かってローサイドトランジスタ１１及びプリドライバ４４が順に配置されている。
このレイアウトにより、基準電位以下のマイナスサージによる電流はパッド８から一番近いローサイドトランジスタ１１のボディダイオードに流れる一方、電源電圧を越えるプラスサージによる電流はパッド８から一番近いＥＳＤ保護素子４３に流れるので、静電破壊に対する耐量を向上させることができる。
また、図８（ａ）及び（ｂ）に示すように、ＥＳＤ保護素子４３、パッド８、ローサイドトランジスタ１１、及びプリドライバ４４は、一直線上に配置されていることにより、後述の図９に示す半導体集積回路のレイアウトからも明らかなように、ハイサイドレスＭＯＳドライバ４７を含む出力回路２５ｃを構成する出力回路セル１６Ｃの高集積化が実現できる。さらに、プリドライバ４４は、セル幅が一番大きいローサイドトランジスタ１１のセル幅内に収まるように設計し、具体的には、図８（ａ）及び（ｂ）に示すように、ローサイドトランジスタ１１のセル幅に併せて設計していることで、半導体集積回路の高集積化を実現している。
なお、図８（ｂ）上、２１は、スルーホールであり、２２は、ローサイドトランジスタ１１のドレイン領域であり、２３は、ローサイドトランジスタ１１のソース領域であり、３９は、ＥＳＤ保護素子４３のカソード領域であり、４０は、ＥＳＤ保護素子４３のアノード領域である。
図９は、半導体チップ１上に、上述のレイアウトを有する出力回路セル１６Ｃを配置した多チャンネル半導体集積回路の平面図である。
図９に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、複数の上記出力回路セル１６Ｃがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｃの各々とはバス配線７によって接続されており、低耐圧制御部６からの制御信号をバス配線７を用いてプリドライバ４４に伝達させている。また、複数の出力回路セル１６Ｃの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。なお、複数の出力回路セル１６Ｃのレイアウトは、図示するものに限定されるものではなく、パッド８に接続されるボンディングワイヤ同士が接触しないような種々のレイアウトとすることもできる。
また、出力回路セル１６Ｃ内のローサイドトランジスタ１１上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｃの両側に配置された基準電位のパッド５に接続されている。同様に、出力回路セル１６Ｃ内のＥＳＤ保護素子４３上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ｃの両側に配置された高圧電源のパッド４に接続されている。
また、半導体チップ１内における複数の出力回路セル１６Ｃの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｃの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ耐量を得ることができる。一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｃを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ４４に入力される信号が安定化され、出力特性が安定する。
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体集積回路における出力回路セルを構成する出力回路２５ｄの基本的な回路構成例を示している。
図１０に示すように、出力回路２５ｄは、ハイサイドレスＩＧＢＴドライバ４８とプリドライバ４４とを備えている。ハイサイドレスＩＧＢＴドライバ４８は、ローサイドトランジスタ２９と、ローサイド回生ダイオード３１と、ＥＳＤ保護素子４３と、パッド８とによって構成されている。また、ローサイドトランジスタ２９の一端には高圧電源のパッド４が、ローサイドトランジスタ１１の他端には基準電位のパッド５が、プリドライバ４４には入力端子２４が接続されている。
図１１（ａ）及び（ｂ）は、出力回路２５ｄを構成する出力回路セル１６Ｄにおけるレイアウトを示す平面図である。
図１１（ａ）及び（ｂ）に示すように、出力回路セル１６Ｄのレイアウトは、ＥＳＤ保護素子４３とローサイド回生ダイオード３１とが、パッド８を介して対向するように配置することを特徴とする。このように、パッド８を挟んで一方の側に、ＥＳＤ保護素子４３を配置すると共に、他方の側に、ローサイド回生ダイオード３１を配置することにより、従来例のようにパッドを一端に配置して、下段から上段に向かってローサイド回生ダイオード３１及びＥＳＤ保護素子４３を順に配置する場合に比べて、パッド８へのサージ電圧等の異常入力が印加された場合に生じる静電破壊に対する耐量を向上させることができる。
具体的には、図１１（ａ）及び（ｂ）に示すように、パッド８を挟んで下段にＥＳＤ保護素子４３が配置されていると共に、パッド８を挟んで上段に向かってローサイド回生ダイオード３１、ローサイドトランジスタ２９及びプリドライバ４４が順に配置されている。
このレイアウトにより、基準電位以下のマイナスサージによる電流はパッド８から一番近いローサイド回生ダイオード３１に流れる一方、電源電圧を越えるプラスサージによる電流はパッド８から一番近いＥＳＤ保護素子４３に流れるので、静電破壊に対する耐量を向上させることができる。
また、図１１（ａ）及び（ｂ）に示すように、ＥＳＤ保護素子４３、パッド８、ローサイド回生ダイオード３１、ローサイドトランジスタ２９、及びプリドライバ４４は、一直線上に配置されていることにより、後述の図１２に示す半導体集積回路のレイアウトからも明らかなように、ハイサイドレスＩＧＢＴドライバ４８を含む出力回路２５ｄを構成する出力回路セル１６Ｄの高集積化が実現できる。さらに、プリドライバ４４は、セル幅が一番大きいローサイドトランジスタ２９のセル幅内に収まるように設計し、具体的には、図１１（ａ）及び（ｂ）に示すように、ローサイドトランジスタ２９のセル幅に併せて設計していることで、半導体集積回路の高集積化を実現している。
なお、図１１（ｂ）上、２１は、スルーホールであり、４１は、コンタクトであり、３７は、ローサイドトランジスタ２９のエミッタ領域であり、３８は、ローサイドトランジスタ２９のコレクタ領域であり、３９は、ローサイドダイオード３１及び、ＥＳＤ保護素子４３のカソード領域であり、４０は、ローサイドダイオード３１及び、ＥＳＤ保護素子４３のアノード領域である。
図１２は、半導体チップ１上に、上述のレイアウトを有する出力回路セル１６Ｄを配置した多チャンネル半導体集積回路の平面図である。
図１２に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、複数の上記出力回路セル１６Ｄがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｄの各々とはバス配線７によって接続されており、低耐圧制御部６からの制御信号をバス配線７を用いてプリドライバ４４に伝達させている。また、複数の出力回路セル１６Ｄの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。なお、複数の出力回路セル１６Ｄのレイアウトは、図示するものに限定されるものではなく、パッド８に接続されるボンディングワイヤ同士が接触しないような種々のレイアウトとすることもできる。
また、出力回路セル１６Ｄ内のローサイドトランジスタ２９上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｄの両側に配置された基準電位のパッド５に接続されている。同様に、出力回路セル１６Ｄ内のＥＳＤ保護素子４３上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ｄの両側に配置された高圧電源のパッド４に接続されている。
また、半導体チップ１内における複数の出力回路セル１６Ｄの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｄの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ耐量を得ることができる。一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｄを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ４４に入力される信号が安定化され、出力特性が安定する。
なお、以上の各実施形態において「基準電位」との表現を用いて説明し、接地電位以外の電位である場合も含めているが、半導体チップの基板に接続される電位のことであって、通常は接地電位のことを意味する。
本発明は、ＰＤＰなどの容量性負荷を駆動する多チャンネル半導体集積回路に有用である。
本発明の第１の実施形態におけるパッドを有するＭＯＳドライバを含む出力回路の回路構成例を示す図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態における出力回路セルの拡大平面図である。 本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す平面図である。 本発明の第２の実施形態におけるパッドを有するＩＧＢＴドライバを含む出力回路の回路構成例を示す図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態における出力回路セルの拡大平面図である。 本発明の第２の実施形態に係る半導体集積回路のレイアウトを示す平面図である。 本発明の第３の実施形態におけるパッドを有するハイサイドレスＭＯＳドライバを含む出力回路の回路構成例を示す図である。 （ａ）及び（ｂ）は、本発明の第３の実施形態における出力回路セルの拡大平面図である。 本発明の第３の実施形態に係る半導体集積回路のレイアウトを示す平面図である。 本発明の第４の実施形態におけるパッドを有するハイサイドレスＩＧＢＴドライバを含む出力回路の回路構成例を示す図である。 （ａ）及び（ｂ）は、本発明の第４の実施形態における出力回路セルの拡大平面図である。 本発明の第４の実施形態に係る半導体集積回路のレイアウトを示す平面図である。 （ａ）及び（ｂ）は、従来の出力回路セルの拡大平面図である。
符号の説明
１ 半導体チップ
２、２ｂ 高圧電位の配線
３ａ、３ｂ 基準電位の配線
４ 高圧電源のパッド
５ 基準電位のパッド
６ 低耐圧制御部
７ バス配線
８ パッド
９ 入力制御パッド
１０ ハイサイドトランジスタ
１１ ローサイドトランジスタ
１２ レベルシフト回路
１３ プリドライバ
１４ ２層配線
１５ １層配線
１６Ａ〜１６Ｄ 出力回路セル
１９ ハイサイドトランジスタのドレイン領域
２０ ハイサイドトランジスタのソース領域
２１ スルーホール
２２ ローサイドトランジスタのドレイン領域
２３ ローサイドトランジスタのソース領域
２４ 入力端子
２５ａ〜２５ｄ 出力回路
２６ バックゲート−ドレイン間寄生ダイオード
２７ バックゲート−ドレイン間寄生ダイオード
２８ ハイサイドトランジスタ
２９ ローサイドトランジスタ
３０ ハイサイド回生ダイオード
３１ ローサイド回生ダイオード
３２ ゲート保護用ダイオード
３３ ゲートオフ用抵抗
３４ ゲート保護回路
３５ ハイサイドトランジスタエミッタ領域
３６ ハイサイドトランジスタコレクタ領域
３７ ローサイドトランジスタエミッタ領域
３８ ローサイドトランジスタコレクタ領域
３９ ダイオードカソード領域
４０ ダイオードアノード領域
４１ コンタクト
４３ ＥＳＤ保護素子
４４ プリドライバ
４５ ＭＯＳドライバ
４６ ＩＧＢＴドライバ
４７ ハイサイドレスＭＯＳドライバ
４８ ハイサイドレスＩＧＢＴドライバ

Claims (24)

  1. 半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
    前記回路セルは、
    ハイサイドトランジスタ、前記ハイサイドトランジスタを駆動するレベルシフト回路、及びローサイドトランジスタよりなる高耐圧ドライバと、
    前記高耐圧ドライバを駆動するプリドライバと、
    前記パッドとを備え、
    前記ハイサイドトランジスタと前記ローサイドトランジスタとは、前記パッドを介して対向するように配置されていることを特徴とする半導体集積回路。
  2. 前記ハイサイドトランジスタ、前記パッド、前記ローサイドトランジスタ、前記レベルシフト回路、及び前記プリドライバは、一直線上に配置されていることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記半導体チップの中央部に配置された制御部と、
    前記複数の回路セルよりなる第１の回路セル列に前記制御部を介して対向する複数の前記の回路セルよりなる第２の回路セル列とをさらに備えていることを特徴とする請求項１に記載の半導体集積回路。
  4. 前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
    前記第１の回路セル列及び前記第２の回路セル列における各々の前記ハイサイドトランジスタの上に配置され、前記第１の電源パッドと電気的に接続する高圧電位の第１の配線と、
    前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えていることを特徴とする請求項３に記載の半導体集積回路。
  5. 前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えていることを特徴とする請求項４に記載の半導体集積回路。
  6. 前記レベルシフト回路及び前記プリドライバは、前記ローサイドトランジスタのセル幅内に収まるように設計されていることを特徴とする請求項１に記載の半導体集積回路。
  7. 半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
    前記回路セルは、
    ハイサイドトランジスタ、前記ハイサイドトランジスタを駆動するレベルシフト回路、ハイサイド回生ダイオード、ローサイドトランジスタ、及びローサイド回生ダイオードよりなる高耐圧ドライバと、
    前記高耐圧ドライバを駆動するプリドライバと、
    前記パッドとを備え、
    前記ハイサイド回生ダイオードと前記ローサイド回生ダイオードとは、前記パッドを介して対向するように配置されていることを特徴とする半導体集積回路。
  8. 前記ハイサイド回生ダイオード、前記パッド、前記ローサイド回生ダイオード、前記ローサイドトランジスタ、前記ハイサイドトランジスタ、前記レベルシフト回路、及び前記プリドライバは、一直線上に配置されていることを特徴とする請求項７に記載の半導体集積回路。
  9. 前記半導体チップの中央部に配置された制御部と、
    前記複数の回路セルよりなる第１の回路セル列に前記制御部を介して対向する複数の前記の回路セルよりなる第２の回路セル列とをさらに備えていることを特徴とする請求項７に記載の半導体集積回路。
  10. 前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
    前記第１の回路セル列及び前記第２の回路セル列における各々の前記ハイサイド回生ダイオードの上に配置され、前記第１の電源パッドと電気的に接続する高圧電位の第１の配線と、
    前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えていることを特徴とする請求項９に記載の半導体集積回路。
  11. 前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えていることを特徴とする請求項１０に記載の半導体集積回路。
  12. 前記レベルシフト回路及び前記プリドライバは、前記ローサイドトランジスタのセル幅内に収まるように設計されていることを特徴とする請求項７に記載の半導体集積回路。
  13. 半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
    前記回路セルは、
    ＥＳＤ保護素子、及びローサイドトランジスタよりなる高耐圧ドライバと、
    前記高耐圧ドライバを駆動するプリドライバと、
    前記パッドとを備え、
    前記ＥＳＤ保護素子と前記ローサイドトランジスタとは、前記パッドを介して対向するように配置されていることを特徴とする半導体集積回路。
  14. 前記ＥＳＤ保護素子、前記パッド、前記ローサイドトランジスタ、及び前記プリドライバは、一直線上に配置されていることを特徴とする請求項１３に記載の半導体集積回路。
  15. 前記半導体チップの中央部に配置された制御部と、
    前記複数の回路セルよりなる第１の回路セル列に前記制御部を介して対向する複数の前記の回路セルよりなる第２の回路セル列とをさらに備えていることを特徴とする請求項１３に記載の半導体集積回路。
  16. 前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
    前記第１の回路セル列及び前記第２の回路セル列における各々の前記ＥＳＤ保護素子の上に配置され、前記第１の電源パッドと電気的に接続する高圧電位の第１の配線と、
    前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えていることを特徴とする請求項１５に記載の半導体集積回路。
  17. 前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えていることを特徴とする請求項１６に記載の半導体集積回路。
  18. 前記レベルシフト回路及び前記プリドライバは、前記ローサイドトランジスタのセル幅内に収まるように設計されていることを特徴とする請求項１３に記載の半導体集積回路。
  19. 半導体チップ上に、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
    前記回路セルは、
    ＥＳＤ保護素子、ローサイド回生ダイオード及びローサイドトランジスタよりなる高耐圧ドライバと、
    前記高耐圧ドライバを駆動するプリドライバと、
    前記パッドとを備え、
    前記ＥＳＤ保護素子と前記ローサイド回生ダイオードとは、前記パッドを介して対向するように配置されていることを特徴とする請求項３２に記載の半導体集積回路。
  20. 前記ＥＳＤ保護素子、前記パッド、前記ローサイド回生ダイオード、前記ローサイドトランジスタ、及び前記プリドライバは、一直線上に配置されていることを特徴とする請求項１９に記載の半導体集積回路。
  21. 前記半導体チップの中央部に配置された制御部と、
    前記複数の回路セルよりなる第１の回路セル列に前記制御部を介して対向する複数の前記の回路セルよりなる第２の回路セル列とをさらに備えていることを特徴とする請求項１９に記載の半導体集積回路。
  22. 前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
    前記第１の回路セル列及び前記第２の回路セル列における各々の前記ＥＳＤ保護素子の上に配置され、前記第１の電源パッドと電気的に接続する高圧電位の第１の配線と、
    前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する基準電位の第２の配線とをさらに備えていることを特徴とする請求項２１に記載の半導体集積回路。
  23. 前記半導体チップの中央部に配置された制御部を取り囲むように配置された基準電位の第３の配線をさらに備えていることを特徴とする請求項２２に記載の半導体集積回路。
  24. 前記レベルシフト回路及び前記プリドライバは、前記ローサイドトランジスタのセル幅内に収まるように設計されていることを特徴とする請求項１９に記載の半導体集積回路。
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