JP2005183463A

JP2005183463A - 半導体装置

Info

Publication number: JP2005183463A
Application number: JP2003418144A
Authority: JP
Inventors: Kazuhiro Kuriaki; 和広栗秋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2003-12-16
Filing date: 2003-12-16
Publication date: 2005-07-07
Anticipated expiration: 2023-12-16
Also published as: JP4004460B2

Abstract

【課題】半導体装置を小型化できるとともに、制御信号にノイズが与える影響を低減した半導体装置を提供する。
【解決手段】制御回路側端子列１０は、高電位端子の配設領域と低電位端子の配設領域とが完全に分離された構成を採っている。すなわち、パッケージ部ＰＧの図に向かって左端から６本目までの端子が高電位端子であり、それ以外の端子が低電位端子となっている。一方、出力側端子列２０は、パッケージ部ＰＧの図に向かって左端側および右端側に、それぞれ主電源端子Ｐおよび主電源端子Ｎが配設され、両者の間に出力端子Ｕ、ＶおよびＷが配列されている。
【選択図】図１

Description

本発明は半導体装置に関し、特にトランスファモールドによって樹脂封止された半導体装置に関する。

トランスファモールドによって樹脂封止された半導体装置では、端子はパッケージの側面に一列に配設される構成を採るので、必要な端子数に対して、端子を配設できる領域は自ずと制限される。従って、インバータモジュールのように、高電位となるスイッチングデバイスが含まれるような場合には、高電位端子と、低電位端子とがパッケージの同じ側面に一列に配設されることになる。

この場合、高電位端子と低電位端子とは地絡を防ぐために所定の絶縁距離を隔てて配設しなければならず、半導体装置の小型化という観点から、端子の配設順序には工夫が必要であった。

例えば、特許文献１には、対をなす高電位端子がパッケージの右端に配設され、その隣に所定の絶縁距離を隔てて、対をなす低電位端子が配設され、以後、高電位、低電位の順で計６組の端子対が配列された構成が示されている。

このように配列することで、絶縁距離確保のためのスペースは５カ所で済むが、対をなす低電位端子をパッケージの右端に配設した場合には、端子対の配列の終わりが高電位端子となるので、以後に続く低電位端子との間にも絶縁距離確保のためのスペースを設ける必要が生じ、絶縁距離確保のためのスペースは６カ所となってしまい、パッケージを大きくする必要が生じる。

特開２０００−１３８３４２号公報（図１）

上述した特許文献１に開示される端子の配設順序を採用すれば、高電位端子と低電位端子との間に設けるべき絶縁距離確保のためのスペースを削減することはできるが、以下の問題が発生する可能性があった。

特許文献１の半導体装置では、対をなす高電位端子と対をなす低電位端子とが交互に配設されるため、対をなす高電位端子のうち出力端子に接続される端子、例えばＶＶＦＳ端子と、対をなす低電位端子のうち制御信号入力端子、例えばＵＰ端子とが接近して配設されるため、制御信号入力端子にノイズが与える影響が大きくなる可能性があった。

すなわち、各端子間には寄生容量が存在し、この寄生容量と、スイッチングデバイスのオン・オフ動作時の電圧変化率（ｄＶ／ｄｔ）との積で与えられる電流がノイズとして制御信号入力端子に流れ込むことで、誤動作の原因となる。そして、寄生容量は端子間距離に反比例するので、端子間距離が狭いと寄生容量が大きくなり、ノイズも大きくなってノイズが制御信号に与える影響が大きくなる。

本発明は上記のような問題点を解消するためになされたもので、半導体装置を小型化できるとともに、制御信号にノイズが与える影響を低減した半導体装置を提供することを目的とする。

本発明に係る請求項１記載の半導体装置は、高電位の第１の主電源端子と低電位の第２の主電源端子との間に直列に介挿され、相補的に動作する少なくとも１組の第１および第２のスイッチング素子と、高電位側の前記第１のスイッチング素子の駆動制御を行う第１の制御回路と、低電位側の前記第２のスイッチング素子の駆動制御を行う第２の制御回路と、を備え、前記少なくとも１組の第１および第２のスイッチング素子、前記第１および第２の制御回路が平面視矩形のパッケージ部に樹脂封止される半導体装置であって、前記第１の制御回路に接続される複数の端子および、前記第２の制御回路に接続される複数の端子が前記パッケージ部の一側面から突出するように配設され、前記第１の制御回路に接続される前記複数の端子のうち、高電位側に属する複数の高電位端子が前記パッケージ部の前記一側面の長辺に沿った方向の一方端寄りの位置に高電位端子列として配列され、前記第１の制御回路に接続される前記複数の端子のうち、低電位側に属する複数の低電位端子が、前記高電位端子列に続いて第１の低電位端子列として配列され、前記第２の制御回路に接続される前記複数の端子が、前記第１の低電位端子列に続いて第２の低電位端子列として配列される。

本発明に係る請求項１記載の半導体装置によれば、高電位側に属する複数の高電位端子がパッケージ部の一側面の長辺に沿った方向の一方端寄りの位置に高電位端子列として配列され、低電位側に属する複数の低電位端子が、高電位端子列に続いて第１の低電位端子列として配列され、第２の制御回路に接続される複数の端子が、第１の低電位端子列に続いて第２の低電位端子列として配列されるので、高電位端子の配設領域と低電位端子の配設領域とが完全に分離されることになる。このため、高電位端子と低電位端子とが隣り合うのは、１箇所だけとなり、高電位端子と低電位端子との間に存在する寄生容量が小さくなる。従って、例えば低電位の制御信号入力端子と高電位の基準電位端子との間の寄生容量に起因して発生するノイズが小さくなって、ノイズが制御信号に与える影響を小さくできる。また、高電位端子だけを並べて配設することで、高電位端子と低電位端子とを交互に配設する場合に比べて、絶縁距離確保のためのスペースを大幅に削減することができる。

＜実施の形態＞
＜Ａ．装置構成＞
図１に本発明に係る実施の形態の半導体装置として、３相ブリッジ回路を有するインバータモジュール１００の外観平面図を示す。

図１に示すように、インバータモジュール１００は、トランスファモールドによって形成されたパッケージ部ＰＧの２つの長手側面に、それぞれ１列に端子列が設けられたＤＩＰ（Dual-In-line Package）構造となっている。

それぞれの端子列は、一方が制御回路側端子列１０であり、他方が出力側端子列２０である。ここで、制御回路側端子列１０はスイッチングデバイスを駆動制御するための制御回路、すなわち、低電圧集積回路（ＬＶＩＣ：Low Voltage Integrated Circuit）や、高電圧集積回路（ＨＶＩＣ：High Voltage Integrated Circuit）に関連する端子の配列であり、出力側端子列２０は、スイッチングデバイスの出力端子および、インバータモジュール１００の主電源端子の配列である。

なお、インバータモジュール１００は、スイッチングデバイスだけでなくスイッチングデバイスを駆動制御するための制御回路を含んでおり、いわゆるＩＰＭ（Intelligent Power Module）と呼ばれる装置である。

制御回路側端子列１０は、高電位端子の配設領域と低電位端子の配設領域とが完全に分離された構成を採っている。すなわち、パッケージ部ＰＧの図１に向かって左端から６本目までの端子が高電位側に属する高電位端子であり、それ以外の端子が低電位側に属する低電位端子となっている。なお、各端子の機能については図２を用いて説明する。

一方、出力側端子列２０は、パッケージ部ＰＧの図１に向かって左端側および右端側に、それぞれ主電源端子Ｐおよび主電源端子Ｎが配設され、両者の間に出力端子Ｕ、ＶおよびＷが配列されている。

以下、図２に示すブロック図を用いて、インバータモジュール１００の内部構成の一例を説明する。

図２に示すように、主電源端子となるＰ−Ｎ端子間（高電位の主電源端子Ｐと低電位の主電源端子Ｎとの間）に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーデバイスであるトランジスタ１１および１２、２１および２２、３１および３２の組がトーテムポール接続され、それぞれの接続ノードがモジュールのＵ相、Ｖ相、Ｗ相の出力端子Ｕ、Ｖ、Ｗに接続されている。なお、これらのモジュールの端子の配列が出力側端子列２０である。

また、トランジスタ１１、１２、２１、２２、３１および３２には、それぞれフリーホイールダイオード１１１、１２１、２１１、２２１、３１１および３２１が逆並列接続されている。

そして、高電位側デバイスであるトランジスタ１１、２１および３１をそれぞれ制御するため、制御回路ＨＩＣ１、ＨＩＣ２およびＨＩＣ３が配設されている。なお、制御回路ＨＩＣ１〜ＨＩＣ３は、いわゆるＨＶＩＣであり、機能的に同じものであるので、端子符号は同じものとする。

トランジスタ１１、１２および１３の各々のゲート電極には、制御回路ＨＩＣ１、ＨＩＣ２およびＨＩＣ３のそれぞれの制御信号出力端子ＯＵＴから制御信号が与えられる構成となっている。

また、制御回路ＨＩＣ１〜ＨＩＣ３の各基準電位端子ＶＳは、それぞれ出力端子Ｕ、Ｖ、Ｗに接続されるとともに、モジュールの基準電位端子Ｖ_US、Ｖ_VS、Ｖ_WSに接続されている。また、制御回路ＨＩＣ１〜ＨＩＣ３の各駆動電圧端子ＶＢは、それぞれモジュールの駆動電圧端子Ｖ_UB、Ｖ_VB、Ｖ_WBに接続されている。なお、基準電位端子ＶＳは、高電位側の基準電位を各ＩＣ内に供給する端子である。

また、制御回路ＨＩＣ１〜ＨＩＣ３は、何れも駆動電圧端子Ｖ_CC、接地端子ＧＮＤ、制御信号入力端子ＩＮを有している。

そして、制御回路ＨＩＣ１〜ＨＩＣ３の各駆動電圧端子Ｖ_CCは、それぞれモジュールの駆動電圧端子ＶＰ１、ＶＰ２およびＶＰ３に接続され、各接地端子ＧＮＤはモジュールの接地端子ＶＰＣに共通に接続されている。

また、制御回路ＨＩＣ１〜ＨＩＣ３の各制御信号入力端子ＩＮは、それぞれモジュールの制御信号入力端子ＩＮ１、ＩＮ２およびＩＮ３に接続されている。

また、インバータモジュール１００内には、低電位側デバイスであるトランジスタ１２、２２および３２を制御するため、制御回路ＬＩＣが配設されている。なお、制御回路ＬＩＣは、いわゆるＬＶＩＣである。

トランジスタ１２、２２および３２の各ゲート電極には、それぞれ制御回路ＬＩＣの制御信号出力端子ＵＯＵＴ、ＶＯＵＴおよびＷＯＵＴから制御信号が与えられる構成となっている。

また、制御回路ＬＩＣの基準電位端子ＶＮＯは、モジュールの低電位側の主電源端子Ｎに接続されている。なお、基準電位端子ＶＮＯは低電位側の基準電位（接地電位）を制御回路ＬＩＣ内に供給する端子である。

また、制御回路ＬＩＣは、トランジスタ１２、２２および３２のそれぞれを制御するための制御信号が与えられる制御信号入力端子ＵＩＮ、ＶＩＮおよびＷＩＮを有するとともに、駆動電圧端子Ｖ_CC、フォールト端子Ｆ_O、エラー時間設定端子ＣＦ_O、電流検出端子ＣＩＮＬ、接地端子ＧＮＤを有している。

そして、制御回路ＬＩＣの駆動電圧端子Ｖ_CC、フォールト端子Ｆ_O、エラー時間設定端子ＣＦ_O、電流検出端子ＣＩＮＬおよび接地端子ＧＮＤは、それぞれモジュールの駆動電圧端子ＶＮ１、フォールト端子ＦＯ、エラー時間設定端子ＣＦＯ、電流検出端子ＣＩＮおよび接地端子ＶＮＣに接続されている。

また、制御回路ＬＩＣの制御信号入力端子ＵＩＮ、ＶＩＮおよびＷＩＮは、それぞれモジュールの制御信号入力端子ＵＮ、ＶＮおよびＷＮに接続されている。

図２に示すように、モジュールの駆動電圧端子Ｖ_UB、Ｖ_VBおよびＶ_WBのそれぞれは、対応する各相の基準電位端子Ｖ_US、Ｖ_VSおよびＶ_WSと対をなすように配設されている。これらの端子は何れも高電位端子であり、高電位端子列ＨＶをなしている。残りの端子は何れも低電位端子であり、制御回路ＨＩＣ１〜ＨＩＣ３に接続される複数の端子のうち、低電位となる複数の端子が、低電位端子列ＬＶ１（第１の低電位端子列）として、高電位端子列ＨＶに続いて配列され、制御回路ＬＩＣに接続される複数の端子が、低電位端子列ＬＶ２（第２の低電位端子列）として、低電位端子列ＬＶ１に続いて配列される。

なお、高電位端子の配列順序はパッケージ部ＰＧの端からＶ_UB、Ｖ_US、Ｖ_VB、Ｖ_VS、Ｖ_WB、Ｖ_WSとした例を示したが、この順序に限定されるものではない。また、低電位端子の配列順序も図２の順序に限定されるものではない。

＜Ｂ．効果＞
以上説明したように、制御回路側端子列１０においては、高電位端子の配設領域と低電位端子の配設領域とを完全に分離しているので、高電位端子と低電位端子とが隣り合うのは、基準電位端子Ｖ_WSと駆動電圧端子ＶＰ１だけとなり、低電位端子である制御信号入力端子ＩＮ１、ＩＮ２およびＩＮ３は、高電位の基準電位端子のいずれとも隣り合うこともまた、制御信号入力端子ＩＮ１以外は高電位の基準電位端子のいずれとも近接することもない。

このため、制御信号入力端子と基準電位端子との間に存在する寄生容量が小さくなり、寄生容量に起因して発生するノイズが小さくなって、ノイズが制御信号に与える影響を小さくできる。

また、高電位端子だけを並べて配設することで、高電位端子と低電位端子とを交互に配設する場合に比べて、絶縁距離確保のためのスペースを大幅に削減することができる。

すなわち、図１に示すように、Ｕ相、Ｖ相およびＷ相ごとに配設される駆動電圧端子と基準電位端子との各端子対は、相間短絡を防ぐためにスペースＬ１を隔てて配設されるが、スペースＬ１は２カ所に設けるだけで良く、高電位端子である基準電位端子Ｖ_WSと低電位端子である駆動電圧端子ＶＰ１との間には、地絡を防ぐためのスペースＬ２を設けるので、絶縁距離として比較的大きな距離が必要となるスペースは３カ所だけで済むことになる。従って、当該スペースが５〜６カ所は必要であった従来装置に比べて端子の配設領域を小さくすることができ、モジュールの小型化が可能となる。

なお、スペースＬ１は、スペースＬ２と同じ距離に設定しても良いし、スペースＬ２よりも小さく設定しても良い。この場合はモジュールのさらなる小型化が可能となる。

また、制御回路ＨＩＣ１〜ＨＩＣ３の各接地端子はモジュールの接地端子ＶＰＣに接続され、制御回路ＬＩＣの接地端子はモジュールの接地端子ＶＮＣに接続される構成としたので、高電位側の制御回路および低電位側の制御回路に、それぞれ独立して接地電位を与えることができる。

また、以上の説明では、３相ブリッジ回路を有するインバータを例として説明したが、本発明の適用は３相インバータに限定されるものではなく、高電位端子と低電位端子とがパッケージの一側面から突出する半導体モジュールであれば適用可能である。

＜Ｃ．変形例１＞
以上説明したインバータモジュール１００においては、図１および図２に示したように、モジュールの低電位側の主電源端子Ｎは１つであり、そこに、制御回路ＬＩＣの基準電位端子ＶＮＯおよびトランジスタ１２、２２および３２のエミッタが共通に接続される構成となっていたが、図３および図４に示すインバータモジュール１００Ａのように、低電位側の主電源端子を各相のトランジスタごとに設けるようにしても良い。

すなわち、図３に示すように、出力側端子列２０Ａにおいて、パッケージ部ＰＧの図３に向かって右端側に、主電源端子ＮＷ、ＮＶおよびＮＵが配設するようにしても良い。

インバータモジュール１００Ａの内部構成は、図４に示すように、Ｕ相のトランジスタ１２のエミッタが主電源端子ＮＵに接続され、Ｖ相のトランジスタ２２のエミッタが主電源端子ＮＶに接続され、Ｗ相のトランジスタ３２のエミッタが主電源端子ＮＷに接続される構成となっている。ここで、主電源端子ＮＷには、制御回路ＬＩＣの基準電位端子ＶＮＯも接続されている。

なお、図１および図２を用いて説明したインバータモジュール１００と同一の構成については同一の符号を付し、重複する説明は省略する。

このような構成を採ることで、各トランジスタの近くに主電源端子を配設することが可能となり、トランジスタのエミッタと主電源端子との間の配線長さを短くできる。このため、例えばワイヤボンディングにより配線を行う場合には、ワイヤどうしの接触や、樹脂封止工程でのワイヤ流を防止することができる。

＜Ｄ．変形例２＞
また、インバータモジュール１００においては、図１および図２に示したように、制御回路ＨＩＣ１〜ＨＩＣ３の各接地端子ＧＮＤはモジュールの接地端子ＶＰＣに共通に接続され、制御回路ＬＩＣの接地端子ＧＮＤはモジュールの接地端子ＶＮＣに接続される構成となっていたが、図５および図６に示すインバータモジュール１００Ｂのように、接地端子は接地端子ＶＮＣの１本だけとしても良い。

すなわち、図５に示すように、制御回路側端子列１０Ａにおいては、図１において示されていた接地端子ＶＰＣを有さない構成となっている。

インバータモジュール１００Ｂの内部構成は、図４に示すように、制御回路ＨＩＣ１〜ＨＩＣ３の各接地端子ＧＮＤおよび制御回路ＬＩＣの接地端子ＧＮＤはモジュールの接地端子ＶＰＣに共通に接続される構成となっている。

このような構成を採ることで、制御回路側端子の個数を減らすことができ、モジュールのさらなる小型化が可能となる。

本発明に係る半導体装置の実施の形態のモジュールの構成を説明する外観平面図である。本発明に係る半導体装置の実施の形態のモジュールの構成を説明するブロック図である。本発明に係る半導体装置の実施の形態のモジュールの変形例１の構成を説明する外観平面図である。本発明に係る半導体装置の実施の形態のモジュールの変形例１の構成を説明するブロック図である。本発明に係る半導体装置の実施の形態のモジュールの変形例２の構成を説明する外観平面図である。本発明に係る半導体装置の実施の形態のモジュールの変形例２の構成を説明するブロック図である。

符号の説明

ＨＩＣ１〜ＨＩＣ３，ＬＩＣ制御回路、ＨＶ高電位端子列、ＬＶ１，ＬＶ２低電位端子列。

Claims

高電位の第１の主電源端子と低電位の第２の主電源端子との間に直列に介挿され、相補的に動作する少なくとも１組の第１および第２のスイッチング素子と、
高電位側の前記第１のスイッチング素子の駆動制御を行う第１の制御回路と、
低電位側の前記第２のスイッチング素子の駆動制御を行う第２の制御回路と、を備え、
前記少なくとも１組の第１および第２のスイッチング素子、前記第１および第２の制御回路が平面視矩形のパッケージ部に樹脂封止される半導体装置であって、
前記第１の制御回路に接続される複数の端子および、前記第２の制御回路に接続される複数の端子が前記パッケージ部の一側面から突出するように配設され、
前記第１の制御回路に接続される前記複数の端子のうち、高電位側に属する複数の高電位端子が前記パッケージ部の前記一側面の長辺に沿った方向の一方端寄りの位置に高電位端子列として配列され、
前記第１の制御回路に接続される前記複数の端子のうち、低電位側に属する複数の低電位端子が、前記高電位端子列に続いて第１の低電位端子列として配列され、
前記第２の制御回路に接続される前記複数の端子が、前記第１の低電位端子列に続いて第２の低電位端子列として配列される、半導体装置。
前記少なくとも１組の第１および第２のスイッチング素子は、複数組の第１および第２のスイッチング素子を含み、
前記第２の主電源端子は、
前記複数組の第１および第２のスイッチング素子のそれぞれに対応して複数設けられ、
前記複数組の第１および第２のスイッチング素子のそれぞれの出力端子、前記第１の主電源端子および前記複数の第２の主電源端子は前記パッケージ部の前記一側面と平行な側面から突出するように配設される、請求項１記載の半導体装置。
前記第１および第２の制御回路は、それぞれ第１および第２の接地端子を備え、
前記第１および第２の接地端子は、それぞれ前記第１および第２の低電位端子列に含まれる第１および第２のモジュール接地端子に接続される、請求項１記載の半導体装置。
前記第１および第２の制御回路は、それぞれ第１および第２の接地端子を備え、
前記第１および第２の接地端子は、前記第２の低電位端子列に含まれるモジュール接地端子に共通に接続される、請求項１記載の半導体装置。