JPH04336812A - デジタル回路装置 - Google Patents
デジタル回路装置Info
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- JPH04336812A JPH04336812A JP13691391A JP13691391A JPH04336812A JP H04336812 A JPH04336812 A JP H04336812A JP 13691391 A JP13691391 A JP 13691391A JP 13691391 A JP13691391 A JP 13691391A JP H04336812 A JPH04336812 A JP H04336812A
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- JP
- Japan
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- gate array
- interface
- array cell
- power supply
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- Prior art date
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 239000012467 final product Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデジタル回路装置に係り
、特に、電圧の異なる複数の電源電圧によって駆動可能
なモノリシック型のデジタル回路装置に関する。
、特に、電圧の異なる複数の電源電圧によって駆動可能
なモノリシック型のデジタル回路装置に関する。
【０００２】
【従来の技術】従来、モノリシック型のデジタル回路装
置は、単一の電源電圧、例えば直流５Ｖによって駆動す
るものが一般的であり、動作レベルは「Ｈ」レベルを５
Ｖに、「Ｌ」レベルを０Ｖとしていた。ところが、近年
になって電池駆動および高速化を目的として電源電圧３
Ｖ付近で駆動するデジタル回路装置が提供されるように
なってきた。
置は、単一の電源電圧、例えば直流５Ｖによって駆動す
るものが一般的であり、動作レベルは「Ｈ」レベルを５
Ｖに、「Ｌ」レベルを０Ｖとしていた。ところが、近年
になって電池駆動および高速化を目的として電源電圧３
Ｖ付近で駆動するデジタル回路装置が提供されるように
なってきた。
【０００３】
【発明が解決しようとする課題】しかしながら、そのよ
うな動作レベルの異なるデジタル回路装置を混在させる
必要がある場合には、デジタル回路装置間の動作レベル
の違いを吸収する必要があり、異なる電源電圧に対応す
るデジタル回路装置の提供が望まれている。もっとも、
動作レベルの異なるデジタル回路装置の外側に抵抗分割
等によるレベルコンバータを挿入追加し、それらのデジ
タル回路装置間のインターフェースを図る技術も提案さ
れているが、抵抗等によるレベルコンバータでは高速化
や低消費電力化を図り難く、部品点数が増加したり、実
装面積が拡大し易い難点がある。
うな動作レベルの異なるデジタル回路装置を混在させる
必要がある場合には、デジタル回路装置間の動作レベル
の違いを吸収する必要があり、異なる電源電圧に対応す
るデジタル回路装置の提供が望まれている。もっとも、
動作レベルの異なるデジタル回路装置の外側に抵抗分割
等によるレベルコンバータを挿入追加し、それらのデジ
タル回路装置間のインターフェースを図る技術も提案さ
れているが、抵抗等によるレベルコンバータでは高速化
や低消費電力化を図り難く、部品点数が増加したり、実
装面積が拡大し易い難点がある。
【０００４】本発明者は半導体集積回路（ＩＣ）につい
て鋭意観察検討を行なった結果、ゲートアレイセルを多
数形成するとともに各ゲートアレイセル間を未配線のま
ま残したゲートアレイでは、その未配線領域をユーザの
指定によって配線することによって目的のロジック回路
を形成して最終製品として完成させるので、この点に着
目して本発明を完成させた。本発明は上述した従来の欠
点を解決するためになされたもので、電源電圧の異なる
複数の電源に対応して動作可能であり、高速かつ低消費
のデジタル回路装置の提供を目的とする。
て鋭意観察検討を行なった結果、ゲートアレイセルを多
数形成するとともに各ゲートアレイセル間を未配線のま
ま残したゲートアレイでは、その未配線領域をユーザの
指定によって配線することによって目的のロジック回路
を形成して最終製品として完成させるので、この点に着
目して本発明を完成させた。本発明は上述した従来の欠
点を解決するためになされたもので、電源電圧の異なる
複数の電源に対応して動作可能であり、高速かつ低消費
のデジタル回路装置の提供を目的とする。
【０００５】
【課題を解決するための手段】このような課題を解決す
るために本発明は、複数のゲートアレイセルからなるゲ
ートアレイセル領域と、このゲートアレイセル領域の外
側にこれと電気的接続可能に形成されかつゲートアレイ
セルを駆動する第１の電源に接続されるインターフェー
ス回路を有する第１のインターフェース領域と、そのゲ
ートアレイセル領域の外側にこれと電気的接続可能に形
成されるとともにゲートアレイセルを駆動しかつ第１の
電源電圧より高い第２の電源に接続されるインターフェ
ース回路を有する第２のインターフェース領域とを有す
る構成となっている。しかも、本発明では、第２のイン
ターフェース領域を第１のインターフェース領域より外
側に形成する方が好ましい。
るために本発明は、複数のゲートアレイセルからなるゲ
ートアレイセル領域と、このゲートアレイセル領域の外
側にこれと電気的接続可能に形成されかつゲートアレイ
セルを駆動する第１の電源に接続されるインターフェー
ス回路を有する第１のインターフェース領域と、そのゲ
ートアレイセル領域の外側にこれと電気的接続可能に形
成されるとともにゲートアレイセルを駆動しかつ第１の
電源電圧より高い第２の電源に接続されるインターフェ
ース回路を有する第２のインターフェース領域とを有す
る構成となっている。しかも、本発明では、第２のイン
ターフェース領域を第１のインターフェース領域より外
側に形成する方が好ましい。
【０００６】
【作用】このような手段を備えた本発明では、ゲートア
レイセル領域の外側に、第１の電源に接続される第１の
インターフェース領域と、第２の電源に接続される第２
のインターフェース領域があるから、ゲートアレイセル
を第１の電源で駆動させる場合にはゲートアレイセルと
第１のインターフェース領域を接続し、ゲートアレイセ
ルを第２の電源で駆動させる場合にはゲートアレイセル
と第２のインターフェース領域を接続すればよい。そし
て、ゲートアレイセルと第１もしくは第２のインターフ
ェース領域との接続は、ゲートアレイセル領域内の配線
工程で接続可能である。しかも、本発明では、電源電圧
の高い第２のインターフェース領域を第１のインターフ
ェース領域より外側に形成すると、放熱効果が確保され
る。
レイセル領域の外側に、第１の電源に接続される第１の
インターフェース領域と、第２の電源に接続される第２
のインターフェース領域があるから、ゲートアレイセル
を第１の電源で駆動させる場合にはゲートアレイセルと
第１のインターフェース領域を接続し、ゲートアレイセ
ルを第２の電源で駆動させる場合にはゲートアレイセル
と第２のインターフェース領域を接続すればよい。そし
て、ゲートアレイセルと第１もしくは第２のインターフ
ェース領域との接続は、ゲートアレイセル領域内の配線
工程で接続可能である。しかも、本発明では、電源電圧
の高い第２のインターフェース領域を第１のインターフ
ェース領域より外側に形成すると、放熱効果が確保され
る。
【０００７】
【実施例】以下本発明の実施例を図面を参照して説明す
る。図１は本発明に係るデジタル回路装置の一実施例を
示す要部平面図であり、図２はその概略平面図である。 図１および図２において、ゲートアレイセル領域１は、
例えば半導体基板に従来公知のＩＣ製造手法によって多
数のゲートアレイセル３を縦横に配列してなり、接続電
極（図示せず）間を未配線のまま残したものである。ゲ
ートアレイセル領域１の外周には、ゲートアレイセル領
域１を囲むように第１のインターフェース領域５が連続
もしくは密接形成されている。この第１のインターフェ
ース領域５は、半導体基板に従来公知のＩＣ製造手法に
よってインターフェース回路７を有してなり、このイン
ターフェース回路７にはアルミニウム線９でゲートアレ
イセル３と接続する電極７ａと、直流電圧３Ｖの第１の
電源に接続する電極７ｂが形成されている。
る。図１は本発明に係るデジタル回路装置の一実施例を
示す要部平面図であり、図２はその概略平面図である。 図１および図２において、ゲートアレイセル領域１は、
例えば半導体基板に従来公知のＩＣ製造手法によって多
数のゲートアレイセル３を縦横に配列してなり、接続電
極（図示せず）間を未配線のまま残したものである。ゲ
ートアレイセル領域１の外周には、ゲートアレイセル領
域１を囲むように第１のインターフェース領域５が連続
もしくは密接形成されている。この第１のインターフェ
ース領域５は、半導体基板に従来公知のＩＣ製造手法に
よってインターフェース回路７を有してなり、このイン
ターフェース回路７にはアルミニウム線９でゲートアレ
イセル３と接続する電極７ａと、直流電圧３Ｖの第１の
電源に接続する電極７ｂが形成されている。
【０００８】インターフェース回路７はゲートアレイセ
ル３へ印加する第１の電源電圧について動作レベルを合
わせるレベルコンバータであり、例えばゲートアレイセ
ル３への入力もしくは出力バッファ、又は入出力バッフ
ァとして機能するもので、ゲートアレイセル構成であっ
てもよい。さらに、第１のインターフェース領域５の外
周には、これを囲むように第２のインターフェース領域
１１が連続又は密接形成されている。この第２のインタ
ーフェース領域１１は、半導体基板に従来公知のＩＣ製
造手法によってインターフェース回路１３を有しており
、このインターフェース回路１３にはインターフェース
回路７の電極７ｂを介してゲートアレイセル３にアルミ
ニウム線１５で接続される電極１３ａと、直流電圧５Ｖ
の第２の電源に接続される電極１３ｂが形成されている
。なお、インターフェース回路１３は電極１３ａからア
ルミニウム線１５でゲートアレイセル３に直接接続され
ることもある。
ル３へ印加する第１の電源電圧について動作レベルを合
わせるレベルコンバータであり、例えばゲートアレイセ
ル３への入力もしくは出力バッファ、又は入出力バッフ
ァとして機能するもので、ゲートアレイセル構成であっ
てもよい。さらに、第１のインターフェース領域５の外
周には、これを囲むように第２のインターフェース領域
１１が連続又は密接形成されている。この第２のインタ
ーフェース領域１１は、半導体基板に従来公知のＩＣ製
造手法によってインターフェース回路１３を有しており
、このインターフェース回路１３にはインターフェース
回路７の電極７ｂを介してゲートアレイセル３にアルミ
ニウム線１５で接続される電極１３ａと、直流電圧５Ｖ
の第２の電源に接続される電極１３ｂが形成されている
。なお、インターフェース回路１３は電極１３ａからア
ルミニウム線１５でゲートアレイセル３に直接接続され
ることもある。
【０００９】インターフェース回路１３はゲートアレイ
セル３へ印加する第２の電源電圧について動作レベルを
合わせるレベルコンバータであり、例えばゲートアレイ
セル３への入力もしくは出力バッファ、又は入出力バッ
ファとして機能するもので、ゲートアレイセル構成にし
てもよい。そして、ゲートアレイセル領域１、第１およ
び第２のインターフェース領域５、１１は、同一の半導
体基板にモノリシック形成されて一体的に形成されてお
り、適当な接続線を介してモールド樹脂ケース（図示せ
ず）に支持されたリードフレーム（図示せず）に接続さ
れる。なお、図１中の符号１７はインターフェース回路
７の電極７ｂと第１の電源を接続する接続線であり、符
号１９はインターフェース回路１３の電極１３ｂと第２
の電源を接続する接続線である。
セル３へ印加する第２の電源電圧について動作レベルを
合わせるレベルコンバータであり、例えばゲートアレイ
セル３への入力もしくは出力バッファ、又は入出力バッ
ファとして機能するもので、ゲートアレイセル構成にし
てもよい。そして、ゲートアレイセル領域１、第１およ
び第２のインターフェース領域５、１１は、同一の半導
体基板にモノリシック形成されて一体的に形成されてお
り、適当な接続線を介してモールド樹脂ケース（図示せ
ず）に支持されたリードフレーム（図示せず）に接続さ
れる。なお、図１中の符号１７はインターフェース回路
７の電極７ｂと第１の電源を接続する接続線であり、符
号１９はインターフェース回路１３の電極１３ｂと第２
の電源を接続する接続線である。
【００１０】次に、上述した本発明のデジタル回路装置
の使用例を説明する。ゲートアレイセル領域１のゲート
アレイセル３を３Ｖの第１の電源で駆動する構成では、
インターフェース回路７の電極７ａとゲートアレイセル
３とをアルミニウム線９で接続するとともに、電極７ｂ
を接続線１７で第１の電源に接続すればよい。ゲートア
レイセル領域１のゲートアレイセル３を５Ｖの第２の電
源で駆動する構成では、インターフェース回路１３の電
極１３ａとインターフェース回路７の電極７ａとをアル
ミニウム線１５で接続するとともに、電極１３ｂを接続
線１９で第２の電源に接続すればよい。インターフェー
ス回路１３の電極１３ａとゲートアレイセル３とをアル
ミニウム線１５で直接接続する構成も可能である。
の使用例を説明する。ゲートアレイセル領域１のゲート
アレイセル３を３Ｖの第１の電源で駆動する構成では、
インターフェース回路７の電極７ａとゲートアレイセル
３とをアルミニウム線９で接続するとともに、電極７ｂ
を接続線１７で第１の電源に接続すればよい。ゲートア
レイセル領域１のゲートアレイセル３を５Ｖの第２の電
源で駆動する構成では、インターフェース回路１３の電
極１３ａとインターフェース回路７の電極７ａとをアル
ミニウム線１５で接続するとともに、電極１３ｂを接続
線１９で第２の電源に接続すればよい。インターフェー
ス回路１３の電極１３ａとゲートアレイセル３とをアル
ミニウム線１５で直接接続する構成も可能である。
【００１１】そして、それらアルミニウム線９、１５の
接続は、所望のロジック回路を形成するためにゲートア
レイセル３の未配線部分のアルミニウム配線形成時に同
時に形成される。このように、本発明のデジタル回路装
置では、目的とする動作レベルに応じてゲートアレイセ
ル領域１と第１又は第２のインターフェース領域５、１
１を選択的に接続することによって３Ｖ又は５Ｖのレベ
ルコンバータを内蔵することになり、３Ｖの第１の電源
および５Ｖの第２の電源のいずれにも対応できる。しか
も、本発明のデジタル回路装置間にレベルコンバータを
外付けしなくとも、動作レベルの相違によるレベル差を
吸収できるし、ゲートアレイセル３と同様に第１および
第２のインターフェース領域５、１１を同一の半導体基
板にモノリシック形成するから、その動作速度が早く、
低消費電力となる。
接続は、所望のロジック回路を形成するためにゲートア
レイセル３の未配線部分のアルミニウム配線形成時に同
時に形成される。このように、本発明のデジタル回路装
置では、目的とする動作レベルに応じてゲートアレイセ
ル領域１と第１又は第２のインターフェース領域５、１
１を選択的に接続することによって３Ｖ又は５Ｖのレベ
ルコンバータを内蔵することになり、３Ｖの第１の電源
および５Ｖの第２の電源のいずれにも対応できる。しか
も、本発明のデジタル回路装置間にレベルコンバータを
外付けしなくとも、動作レベルの相違によるレベル差を
吸収できるし、ゲートアレイセル３と同様に第１および
第２のインターフェース領域５、１１を同一の半導体基
板にモノリシック形成するから、その動作速度が早く、
低消費電力となる。
【００１２】また、未配線状態とした第１又は第２のイ
ンターフェース領域５、１１とゲートアレイセル３間の
配線を、ゲートアレイセル３の未配線部分の配線工程で
一緒に実施可能となるから、製造効率が良好で部品点数
が増加せず、コストを高騰させない。ところで、本発明
のデジタル回路装置におけるゲートアレイセル領域、第
１のインターフェース領域５および第２のインターフェ
ース領域１１の回路構成は任意であり、第１および第２
のインターフェース領域５、１１も２層に限定されず、
３層以上であってもよい。また、電圧の高い方の電源に
接続されるインターフェース領域をより外側に配置した
方が放熱効果を確保する観点から好ましい。なお、本発
明におけるゲートアレイは、モノリシック型のロジック
ＩＣ回路を広く含むものである。
ンターフェース領域５、１１とゲートアレイセル３間の
配線を、ゲートアレイセル３の未配線部分の配線工程で
一緒に実施可能となるから、製造効率が良好で部品点数
が増加せず、コストを高騰させない。ところで、本発明
のデジタル回路装置におけるゲートアレイセル領域、第
１のインターフェース領域５および第２のインターフェ
ース領域１１の回路構成は任意であり、第１および第２
のインターフェース領域５、１１も２層に限定されず、
３層以上であってもよい。また、電圧の高い方の電源に
接続されるインターフェース領域をより外側に配置した
方が放熱効果を確保する観点から好ましい。なお、本発
明におけるゲートアレイは、モノリシック型のロジック
ＩＣ回路を広く含むものである。
【００１３】
【発明の効果】以上説明したように本発明は、ゲートア
レイセル領域の外側に、第１の電源に接続される未配線
の第１のインターフェース領域と、未配線の第２の電源
に接続される第２のインターフェース領域を形成してな
るから、ゲートアレイセルを第１の電源で駆動させる場
合にはゲートアレイセル領域と第１のインターフェース
領域を接続し、ゲートアレイセルを第２の電源で駆動さ
せる場合にはゲートアレイセル領域と第２のインターフ
ェース領域を接続すればよく、電源電圧の異なる複数の
電源に対応して動作可能であり、デジタル回路装置間の
動作レベルの違いを吸収するレベルコンバータを挿入す
る必要がなく、高速かつ低消費電力となる。そして、ゲ
ートアレイセルと第１もしくは第２のインターフェース
領域との接続は、ゲートアレイセル領域内において所望
のロジック回路を形成するために未配線部分を配線する
工程で同時に接続可能であるから、製造効率も良好であ
る。しかも、電源電圧の高い第２のインターフェース領
域を第１のインターフェース領域より外側に形成すれば
、第１のインターフェース領域より発熱の高い第２のイ
ンターフェース領域が外側に位置するから、放熱効果が
高く、高速および低消費動作がより確実になる。
レイセル領域の外側に、第１の電源に接続される未配線
の第１のインターフェース領域と、未配線の第２の電源
に接続される第２のインターフェース領域を形成してな
るから、ゲートアレイセルを第１の電源で駆動させる場
合にはゲートアレイセル領域と第１のインターフェース
領域を接続し、ゲートアレイセルを第２の電源で駆動さ
せる場合にはゲートアレイセル領域と第２のインターフ
ェース領域を接続すればよく、電源電圧の異なる複数の
電源に対応して動作可能であり、デジタル回路装置間の
動作レベルの違いを吸収するレベルコンバータを挿入す
る必要がなく、高速かつ低消費電力となる。そして、ゲ
ートアレイセルと第１もしくは第２のインターフェース
領域との接続は、ゲートアレイセル領域内において所望
のロジック回路を形成するために未配線部分を配線する
工程で同時に接続可能であるから、製造効率も良好であ
る。しかも、電源電圧の高い第２のインターフェース領
域を第１のインターフェース領域より外側に形成すれば
、第１のインターフェース領域より発熱の高い第２のイ
ンターフェース領域が外側に位置するから、放熱効果が
高く、高速および低消費動作がより確実になる。
【図１】本発明に係るデジタル回路装置の一実施例を示
す要部平面図である。
す要部平面図である。
【図２】本発明に係るデジタル回路装置の概略平面図で
ある。
ある。
１ ゲートアレイセル領域
３ ゲートアレイセル
５ 第１のインターフェース領域
７、１３ インターフェース回路
７ａ、７ｂ、１３ａ、１３ｂ デジタル回路装置（電
極） ９、１５ デジタル回路装置（アルミニウム線）１１
第２のインターフェース領域
極） ９、１５ デジタル回路装置（アルミニウム線）１１
第２のインターフェース領域
Claims (2)
- 【請求項１】 複数のゲートアレイセルを配列したゲ
ートアレイセル領域と、このゲートアレイセル領域の外
側にこれと電気的接続可能に形成されるとともに前記ゲ
ートアレイセルを駆動する第１の電源に接続されるイン
ターフェース回路を有する第１のインターフェース領域
と、前記ゲートアレイセル領域の外側にこれと電気的接
続可能に形成されるとともに前記ゲートアレイセルを駆
動しかつ前記第１の電源電圧より高い第２の電源に接続
されるインターフェース回路を有する第２のインターフ
ェース領域と、を具備することを特徴とするデジタル回
路装置。 - 【請求項２】 前記第２のインターフェース領域が第
１のインターフェース領域より外側に形成されてなる請
求項１記載のデジタル回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13691391A JPH04336812A (ja) | 1991-05-14 | 1991-05-14 | デジタル回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13691391A JPH04336812A (ja) | 1991-05-14 | 1991-05-14 | デジタル回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336812A true JPH04336812A (ja) | 1992-11-25 |
Family
ID=15186504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13691391A Pending JPH04336812A (ja) | 1991-05-14 | 1991-05-14 | デジタル回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336812A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521530A (en) * | 1994-08-31 | 1996-05-28 | Oki Semiconductor America, Inc. | Efficient method and resulting structure for integrated circuits with flexible I/O interface and power supply voltages |
| US6052014A (en) * | 1998-01-19 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit being capable of transferring signals of different voltage levels between its input and output |
| JP2007053761A (ja) * | 2005-08-16 | 2007-03-01 | Altera Corp | プログラマブルロジックデバイスの性能最適化装置および方法 |
| JP2011530171A (ja) * | 2008-07-30 | 2011-12-15 | クゥアルコム・インコーポレイテッド | 集積回路においてｉ／ｏクラスタを形成するための方法及び装置 |
-
1991
- 1991-05-14 JP JP13691391A patent/JPH04336812A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521530A (en) * | 1994-08-31 | 1996-05-28 | Oki Semiconductor America, Inc. | Efficient method and resulting structure for integrated circuits with flexible I/O interface and power supply voltages |
| US6052014A (en) * | 1998-01-19 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit being capable of transferring signals of different voltage levels between its input and output |
| JP2007053761A (ja) * | 2005-08-16 | 2007-03-01 | Altera Corp | プログラマブルロジックデバイスの性能最適化装置および方法 |
| JP2011530171A (ja) * | 2008-07-30 | 2011-12-15 | クゥアルコム・インコーポレイテッド | 集積回路においてｉ／ｏクラスタを形成するための方法及び装置 |
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