JP2003318263A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 内部のコアトランジスタ領域を変更せずに、
チップ面積の縮小化、多ピン化に対応可能な半導体装置
を提供する。 【解決手段】 複数のＩ／Ｏセルを含み、前記Ｉ／Ｏセ
ルを介して所与の外部装置と電気的に接続される半導体
装置であって、前記Ｉ／Ｏセルは、前記半導体装置の第
１の辺に沿って配列され、前記Ｉ／Ｏセルの長辺は前記
第１の辺と平行であり、前記Ｉ／Ｏセルの短辺は前記第
１の辺と直交する前記半導体装置の第２の辺と平行であ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びこ
れに用いられるＩ／Ｏセルの配置方法に関し、例えばア
レイ状に配列した基本セル同士を配線により接続するこ
とで所望の機能を実現するゲートアレイに好適な半導体
装置及びＩ／Ｏセル配置方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】集積回路
が形成されたシリコン等の半導体チップを含む半導体装
置において、外部回路とのインタフェース機能を備える
入出力セル（以下、Ｉ／Ｏセルという。）がチップの外
縁部に配置される場合がある。この場合、これらＩ／Ｏ
セルよりさらに外周となる部分に、外部回路と電気的に
接続するための電極としてのパッドが配置されることが
ある。各パッドは、対応するＩ／Ｏセルと電気的に接続
される。Ｉ／Ｏセルは、半導体チップ内に形成された集
積回路と外部回路とを接続するための回路を含む。
【０００３】例えば、半導体装置をゲートアレイにより
設計する場合、予めアレイ状に配列した基本セル同士
を、ユーザが設計した回路に対応した配線により接続す
ることで、所望の機能を有する集積回路を実現する。そ
の際、半導体チップ外縁部には、同様に予め配列された
Ｉ／Ｏセルと、上述した基本セルとを配線により接続
し、当該接続したＩ／Ｏセルは、対応するパッドを介し
て外部回路とのインタフェース動作を行う。
【０００４】図１１に、このような従来の半導体装置の
チップのレイアウトの一例を示す。
【０００５】この半導体装置はシリコン等の半導体チッ
プ１０を含み、半導体チップ１０は、コアトランジスタ
領域１２、Ｉ／Ｏセル配置領域１４、パッド配置領域１
６を含む。
【０００６】コアトランジスタ領域１２は、例えばゲー
トアレイの場合、基本セルがアレイ状に配列される領域
である。各基本セルは、個々の機能を有しており、配線
により互いに接続することで所与の機能を有する動作回
路が構成される。
【０００７】Ｉ／Ｏセル配置領域１４は、コアトランジ
スタ領域１２の外周に沿って設けられおり、半導体チッ
プ１０の外部の回路とコアトランジスタ領域１２の動作
回路とのインタフェース機能を備える入出力回路を含む
複数のＩ／Ｏセル２０が配列される。
【０００８】パッド配置領域１６は、Ｉ／Ｏセル配置領
域１４の外周に沿って設けられており、半導体チップ１
０の外部の回路とＩ／Ｏセル配置領域１４の入出力回路
とを電気的に接続するための電極としての複数のパッド
２２が配列される。
【０００９】図１２に、図１１に示した半導体チップ１
０における破線部分３０の拡大図を示す。
【００１０】Ｉ／Ｏセル配置領域１４に配列されたＩ／
Ｏセル２０は、それぞれパッド接続端子を備え、引き出
し配線３３により、対応するパッド２２と電気的に接続
される。
【００１１】また、Ｉ／Ｏセル２０は、ドライバ回路部
３４と、インタフェース回路部３６とを含む。
【００１２】ドライバ回路部３４は、入力ドライバ、或
いは出力ドライバなどを有し、Ｎ型トランジスタ領域３
８と、Ｐ型トランジスタ領域４０とを含む。
【００１３】インタフェース回路部３６は、ドライバ回
路部３４とコアトランジスタ領域１２に形成された基本
セルとの間のインタフェース回路として、互いに異なる
信号レベルの変換を行うレベルシフタ回路を含む。すな
わち、外部回路が５ボルト系の信号レベルで、コアトラ
ンジスタ領域１２が３ボルト系の信号レベルの場合、イ
ンタフェース回路部３６は外部回路からの５ボルト系の
信号を３ボルト系の信号レベルに変換したり、コアトラ
ンジスタ領域１２からの３ボルト系の信号を５ボルト系
の信号レベルに変換する。
【００１４】ドライバ回路部３４及びインタフェース回
路部３６には、電源レベル供給線と接地レベル供給線と
が電気的に接続されており、電源レベル供給線により供
給される電位と接地レベル供給線により供給される電位
との差に応じて、Ｎ型トランジスタ領域３８とＰ型トラ
ンジスタ領域４０における各トランジスタが動作するよ
うになっている。
【００１５】ドライバ回路３４に接地レベルの電位を供
給する接地レベル供給線４２、ドライバ回路３４に電源
レベルの電位を供給する電源レベル供給線４４、インタ
フェース回路３６に電源レベル及び接地レベルの電位を
供給する電源・接地レベル供給線４６は、それぞれＩ／
Ｏセル配置領域１４に配線されている。これら供給線４
２、４４、４６を、１層及び２層の配線層により配線し
て、半導体チップ１０上に環状に配線する。
【００１６】ところで、このような従来の半導体装置で
は、半導体チップ１０の最外周部に配置されるパッド２
２をできるだけ多く配列するために、Ｉ／Ｏセル２０は
長方形の形状で構成され、その長手方向（高さ方向）が
パッドの配列方向と垂直となるように配置される。した
がって、Ｉ／Ｏセルの高さ方向の長さに対応する分だけ
半導体チップ１０の面積が大きくなってしまうという問
題があった。
【００１７】特に、図１２に示すように半導体チップ１
０の角部においては、ボンディングを行う場合、隣接パ
ッドに接続されたボンディングワイヤ同士の接触を避け
るため、パッド２２がチップ角に配置されるほど隣接パ
ッドとの距離をおいて配置する必要が生ずる。このた
め、パッドとＩ／Ｏセルとを電気的に接続するための引
き出し配線３３を折り曲げて配置しなければならくな
り、引き出した配線３３の幅ｄだけさらに半導体チップ
面積が大きくなってしまう。
【００１８】また、Ｉ／Ｏセルの幅（短い方向の長さ）
が最小パッドピッチとして規定されてしまうため、それ
以上パッドピッチを狭くすることができなかった。この
ため、将来の機能の多様化に伴う多ピン化には対応でき
ないという問題があった。
【００１９】本発明は以上のような技術的課題に鑑みて
なされたものであり、その目的とするところは、内部の
コアトランジスタ領域を変更することなく、チップ面積
の縮小化を図るＩ／Ｏセル配置方法及び半導体装置を提
供することにある。
【００２０】また本発明の他の目的は、内部のコアトラ
ンジスタ領域を変更することなく、将来の多機能化に対
応した多ピン化を実現するＩ／Ｏセル配置方法及び半導
体装置を提供することにある。
【００２１】
【課題を解決するための手段】上記課題を解決するため
に本発明は、所与の外部装置と電気的に接続される半導
体装置に含まれ、前記外部装置との間の電気的なインタ
フェース機能を有するＩ／Ｏセルを配置するＩ／Ｏセル
配置方法であって、少なくとも２段以上のＩ／Ｏセル
を、チップの外縁部からチップコア部に向けて、その長
手方向がそれぞれ前記外縁部と平行になるように配列す
ることを特徴とする。
【００２２】ここで、所与の外部装置とは、例えば本発
明に係る半導体装置の外部の動作回路をいう。
【００２３】また、長手方向とあるのは、Ｉ／Ｏセルの
長手方向であって、通常長方形の形状で構成されるＩ／
Ｏセルの長辺の向きであって、いわゆるＩ／Ｏセルの高
さ方向をいう。
【００２４】チップ外縁部は、本発明に係る半導体装置
に含まれる半導体チップの外縁を構成する部分をいい、
チップコア部はその中心部分の領域に形成される動作回
路領域をいう。
【００２５】したがって、チップの外縁部からチップコ
ア部にむけて、このＩ／Ｏセルの高さ方向がチップの外
縁部と平行になるように複数段のＩ／Ｏセルを配列させ
ることによって、通常パッドの形状のみならずＩ／Ｏセ
ルの幅によっても制限されるパッドの配置位置の自由度
を向上させることができ、チップコア部の設計変更を行
うことなく種々のパッケージに対応することができるよ
うになる。
【００２６】また本発明は、前記チップの外縁部に沿っ
て複数のパッドを配列し、前記パッドと、それぞれに対
応する前記Ｉ／Ｏセルとを電気的に接続することを特徴
とする。
【００２７】これまで、チップの面積が、配置されるＩ
／Ｏセルの高さ方向の長さに対応した分だけ大きくなら
ざるを得なかったが、Ｉ／Ｏセルの高さ方向の長さより
短くなるように、複数段のＩ／Ｏセルをその長手方向が
それぞれパッドの配列方向と平行になるように配列する
ことによって、チップコア部の設計変更を行うことなく
同じ機能を有するチップの面積の削減することができる
ようになる。
【００２８】また本発明は、前記Ｉ／Ｏセルよりチップ
コア部側に複数のパッドを配置し、前記パッドと、それ
ぞれに対応する前記Ｉ／Ｏセルとを電気的に接続するこ
とを特徴とする。
【００２９】ここで、チップコア部側にパッドを配列す
るとは、例えば能動面バンプのように、いわゆるコアト
ランジスタ領域にパッドを配列することをいう。この場
合であっても、特に複数段のＩ／Ｏセルを、パッドの配
列方向に対してその長手方向がそれぞれ平行になるよう
に配列することによって、同様にチップコア部の設計変
更を行うことなく同じ機能を有するチップの面積の削減
することができるようになる。
【００３０】また本発明は、前記Ｉ／Ｏセルの領域の長
手方向の長さをＡ、他方の長さをＢとしたとき、その長
手方向がそれぞれ平行になるように［Ａ／Ｂ］段以下の
Ｉ／Ｏセルを配列することを特徴とする。
【００３１】ここで、Ｉ／Ｏセルの領域の長手方向（例
えば高さ方向）の長さをＡ、他方（例えば短辺である幅
方向）の長さをＢとしたときに、［Ａ／Ｂ］を、“Ａ／
Ｂ”を越えない最大の整数として表すものとする。
【００３２】本発明によれば、［Ａ／Ｂ］段以下であれ
ば、従来よりもパッドピッチを広げることができると共
に、Ｉ／Ｏセルの高さ方向の長さに伴うチップ面積の増
大を回避して、むしろチップ面積の削減を行うことがで
き、チップコア部の設計変更が不要な点を考慮すると、
低コスト化を効果的に図ることができるようになる。
【００３３】また本発明は、前記Ｉ／Ｏセルの領域の長
手方向の長さをＡ、他方の長さをＢとしたとき、その長
手方向がそれぞれ平行になるように［Ａ／Ｂ］より大き
い段数のＩ／Ｏセルを配列することを特徴とする。
【００３４】本発明によれば、［Ａ／Ｂ］より大きい段
数だけＩ／Ｏセルを、上述したようにその長手方向がそ
れぞれ平行になるように配列させることによって、従来
のようにＩ／Ｏセルが多数になると制限される配置可能
なパッド数の制限がなくなり、将来の多機能化に対応し
た多ピン化を実現することができるという新たな効果を
奏するようになる。
【００３５】また本発明は、前記Ｉ／Ｏセルが第１及び
第２の電源が供給される第１及び第２の領域を含む複数
の領域を有し、前記Ｉ／Ｏセルが前記長手方向に互いに
隣接して配置される場合、前記第２の電源が供給されて
いる第２の領域を互いに対向して配列することを特徴と
する。
【００３６】このように同一電源が配線される領域を互
いに対向して配列させることで上述した効果に加えて、
電源配線若しくは接地配線を共用化することができるよ
うになり、配線の自由度を向上させ、配線幅を広げるこ
とにより効果的にＥＭＩ対策をとることができるように
なる。
【００３７】また本発明は、前記第２の電源レベルは前
記チップコア部に供給される電源レベルであって、前記
第２の電源レベルが供給される第２の領域は、前記第１
及び第２の電源レベル間の信号レベル変換を行うレベル
シフタ回路が配置されていることを特徴とする。
【００３８】本発明によれば、多電源系のシステムに適
用される半導体装置にも適用することができ、低電圧系
で動作させることによって低消費電力化を図ることがで
きる。
【００３９】また本発明は、前記Ｉ／Ｏセルは、少なく
とも配線層以外の層が共通化され、第１の状態で配置さ
れる場合と、これを回転させた第２の状態で配置される
場合とで共用されることを特徴とする。
【００４０】本発明によれば、パッド数、パッケージや
チップコア部のサイズに応じて、自由にＩ／Ｏセルを配
置することができるようになり、その都度最適なチップ
サイズの半導体装置を設計することができるようにな
る。特に、このように共用可能なＩ／Ｏセルを設けるこ
とにより、チップコア部の設計変更を行う必要がなくな
り、多種多様な最適なチップサイズを有する半導体装置
の開発を低コストで行うことができるようになる。
【００４１】また本発明は、前記Ｉ／Ｏセルは、前記第
１の状態では第１の配線層により電源レベルを供給し、
前記第２の状態では前記第１の配線層に接続された第２
の配線層により前記電源レベルを供給することを特徴と
する。
【００４２】本発明によれば、共通化できるＩ／Ｏセル
を、多電源系の半導体装置であっても適用することがで
き、例えばＩ／Ｏセルに電源レベル及び接地レベルを供
給できる環状の電源配線を容易に行うことができるよう
になる。
【００４３】また本発明は、所与の外部装置と電気的に
接続される半導体装置であって、チップの外縁部からチ
ップコア部に向けてその長手方向がそれぞれ前記外縁部
と平行になるように少なくとも２段以上配列され、前記
外部装置との間の電気的なインタフェース機能を有する
Ｉ／Ｏセルを含むことを特徴とする。
【００４４】また本発明は、前記チップの外縁部に沿っ
て配列され、それぞれが対応する前記Ｉ／Ｏセルと電気
的に接続される複数のパッドを含むことを特徴とする。
【００４５】また本発明は、前記Ｉ／Ｏセルよりチップ
コア部側に配列され、それぞれが対応する前記Ｉ／Ｏセ
ルと電気的に接続されるパッドを含むことを特徴とす
る。
【００４６】また本発明は、前記Ｉ／Ｏセルの領域の長
手方向の長さをＡ、他方の長さをＢとしたとき、その長
手方向がそれぞれ平行になるように［Ａ／Ｂ］段以下の
Ｉ／Ｏセルが配列されていることを特徴とする。
【００４７】また本発明は、前記Ｉ／Ｏセルの領域の長
手方向の長さをＡ、他方の長さをＢとしたとき、その長
手方向がそれぞれ平行になるように［Ａ／Ｂ］より大き
い段数のＩ／Ｏセルが配列されていることを特徴とす
る。
【００４８】また本発明は、前記Ｉ／Ｏセルが第１及び
第２の電源が供給される第１及び第２の領域を含む複数
の領域を有し、２つの前記Ｉ／Ｏセルが前記長手方向に
互いに隣接して配置される場合、前記第２の電源が供給
されている第２の領域が互いに対向して配列されている
ことを特徴とする。
【００４９】また本発明は、前記第２の電源レベルは前
記チップコア部に供給される電源レベルであって、前記
第２の電源レベルが供給される第２の領域は前記第１及
び第２電源レベルの間の信号レベル変換を行うレベルシ
フタ回路が配置される領域であることを特徴とする。
【００５０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。
【００５１】１． 本実施形態における半導体装置 図１に、本実施形態における半導体装置のチップのレイ
アウトの一例を示す。
【００５２】ここでは、Ｉ／Ｏセルに対し電源レベル及
び接地レベルの電位をそれぞれ供給する電源レベル供給
線及び接地レベル供給線の図示を省略している。
【００５３】本実施形態における半導体装置１００は、
シリコン等の半導体チップ１１０を含み、図示しない接
続端子と半導体チップ１１０のパッドとが電気的に接続
されるようになっている。
【００５４】半導体チップ１１０は、コアトランジスタ
領域１１２と、Ｉ／Ｏセル配置領域１１４と、パッド配
置領域１１６とを有している。
【００５５】コアトランジスタ領域１１２は、例えばゲ
ートアレイの場合、基本セルがアレイ状に配列されてお
り、これら基本セル同士を配線層により接続することに
よって、ユーザによって設計された所与の機能を有する
動作回路が構成される。
【００５６】Ｉ／Ｏセル配置領域１１４は、コアトラン
ジスタ領域１１２の外周に沿って設けられおり、半導体
チップ１１０の外部の回路とコアトランジスタ領域１１
２の動作回路とのインタフェース機能を備える入力回
路、出力回路、或いは入出力回路を含む複数のＩ／Ｏセ
ル１２０が配列される。このＩ／Ｏセル配置領域１１４
には、配列されたＩ／Ｏセル１２０に対して電源レベル
及び接地レベルの電位をそれぞれ供給する電源レベル供
給線及び接地レベル供給線が環状に配線される。
【００５７】パッド配置領域１１６は、Ｉ／Ｏセル配置
領域１１４の外周に沿って設けられており、半導体チッ
プ１１０の外部の回路とＩ／Ｏセル配置領域１１４の入
出力回路とを電気的に接続するための電極としての複数
のパッド１２２が配列される。
【００５８】本実施形態における半導体装置１００で
は、半導体チップ１１０のＩ／Ｏセル配置領域１１４に
配置されるＩ／Ｏセル１２０は、長方形の形状で構成さ
れ、対応するパッドの配列方向（チップの外縁部と平行
な方向）に対してＩ／Ｏセルの長手方向（高さ方向）が
それぞれ平行になるように、かつパッドの配列方向と垂
直な方向に少なくとも２段以上配列されていることを第
１の特徴とする。
【００５９】図２に、本実施形態における半導体装置の
半導体チップに配置されたＩ／Ｏセルの第１の例を模式
的に示す。
【００６０】ここでは、半導体チップ１１０の一辺の一
部分を拡大して示している。
【００６１】半導体チップ１１０の端部に沿って配置さ
れたパッド１２２1〜１２２3の配列方向に対して垂直な
方向に、チップの中心部の方向に向けてその長手方向が
それぞれ平行になるようにＩ／Ｏセル１２０1〜１２０3
が３段配列されている。同様に、半導体チップ１１０の
端部に沿って配置されたパッド１２２4〜１２２6の配列
方向に対して垂直な方向に、チップの中心部の方向に向
けてその長手方向がそれぞれ平行になるようにＩ／Ｏセ
ル１２０6〜１２０4が３段配列されている。ここで配列
されるＩ／Ｏセルは、入力セル、出力セル、或いは入出
力セルを含み、それぞれ同一形状で形成されている。
【００６２】Ｉ／Ｏセル１２０1〜１２０6は、それぞれ
パッド接続端子１２４1〜１２４6を備え、その上層に配
置される引き出し配線１２６1〜１２６6により、対応す
るパッド１２２1〜１２２6と電気的に接続される。これ
まで、Ｉ／Ｏセルの上層に引き出し配線を配置すること
によって、寄生素子が発生し、Ｉ／Ｏセル内の入力回
路、出力回路、或いは入出力回路の電気的特性が問題と
なっていたが、近年の信号レベルの低振幅化等により電
気的特性の劣化を避けられるようになっている。
【００６３】また、Ｉ／Ｏセル１２０1〜１２０6は、そ
れぞれドライバ回路部１３０1〜１３０6と、インタフェ
ース回路部１３２1〜１３２6とを含む。
【００６４】ドライバ回路部１３０1〜１３０6は、対応
するＩ／Ｏセル１２０1〜１２０6が入力セルの場合は入
力ドライバ、出力セルの場合は出力ドライバ、入出力セ
ルの場合は入力ドライバ及び出力ドライバを含む。この
ようなドライバ回路１３０1〜１３０6を含むＩ／Ｏセル
１２０1〜１２０6は、入力セル、出力セル、或いは入出
力セルに関わらず、ほぼ同等の形状をなしており、それ
ぞれＮ型トランジスタ領域１３４1〜１３４6と、Ｐ型ト
ランジスタ領域１３６1〜１３６6とを含む。
【００６５】インタフェース回路部１３２1〜１３２
6は、それぞれドライバ回路部１３０1〜１３０6とコア
トランジスタ領域１１２に形成された基本セルとの間の
インタフェース回路として、信号レベルの変換を行うレ
ベルシフタ回路を含む。
【００６６】レベルシフタ回路は、外部回路が５ボルト
系の信号レベルで、コアトランジスタ領域１１２が３ボ
ルト系の信号レベルの場合、外部回路からの５ボルト系
の信号を３ボルト系の信号レベルに変換し、コアトラン
ジスタ領域１１２からの３ボルト系の信号を５ボルト系
の信号レベルに変換する。
【００６７】実際には、これらＩ／Ｏセル１２０1〜１
２０6の上層には、これら各セルに電源レベル及び接地
レベルの電位を供給するための配線が配置されるが、図
２ではその図示を省略している。
【００６８】さらに、本実施形態の半導体装置に形成さ
れるＩ／Ｏセル１２０1〜１２０6は、１層若しくは２層
の配線層のみで内部のトランジスタ回路部１３０1〜１
３０6及びインタフェース回路部１３２1〜１３２6を構
成する各トランジスタの信号配線、電源線及び接地線を
配線するようになっており、従来のようにその長手方向
がパッドの配列方向に対して垂直に配置することもでき
るようになっていることを第２の特徴とする。この場
合、いずれかの配置を行う際に、新たに１層若しくは２
層の配線層を追加する。
【００６９】図３に、本実施形態における半導体装置の
半導体チップに配置されたＩ／Ｏセルの第２の例を模式
的に示す。
【００７０】ここでは、半導体チップ１１０の一辺の一
部分を拡大して示している。
【００７１】ただし、図２に示したレイアウト図と対応
する部分には同一符号を付し、適宜説明を省略する。
【００７２】この場合、図２に示したレイアウトと異な
るのは、各Ｉ／Ｏセル１２０1〜１２０5に備えられたパ
ッド接続端子１２４1〜１２４5が、対応するパッド１２
２1〜１２２5の近傍に位置することになるため、引き出
し配線１２６1〜１２６5をＩ／Ｏセルの上層に配置する
必要がない点である。
【００７３】また実際には、これらＩ／Ｏセル１２０1
〜１２０5の上層には、これら各セルに電源レベル及び
接地レベルの電位を供給するための配線が配置される
が、図３ではその図示を省略している。
【００７４】このようにパッドの配列方向に対して柔軟
に配置できるようにしたＩ／Ｏセルは、半導体装置のパ
ッド数とＩ／Ｏセルの形状に応じて、図２又は図３のい
ずれかのように配置するようにすることができるように
なる。
【００７５】ここで、Ｉ／Ｏセル１２０が長方形の形状
をなし、その長辺（高さ方向）の長さをＡ、短辺（幅方
向）の長さをＢとし、［Ａ／Ｂ］を、“Ａ／Ｂ”を越え
ない最大の整数としてあらわすものとする。
【００７６】一般的にパッドの一辺の大きさが、短辺の
長さＢよりも小さいため、図２に示すようにパッドの配
列方向に対して垂直の方向にＩ／Ｏセル１２０を［Ａ／
Ｂ］段以下だけ配列させると共に、長手方向のＡの間に
［Ａ／Ｂ］個のパッドを配置した場合、Ｉ／Ｏセル１２
０の高さに相当する長さＡよりも、幅方向を［Ａ／Ｂ］
段だけ配置させたときの高さ方向をより小さくすること
ができる。したがって、パッドの高さに伴う半導体チッ
プの面積を縮小化することができる。これは、コアトラ
ンジスタ領域を変更することなく行うことができる点
で、コストメリットは設計工数の削減の点でも効果的で
ある。
【００７７】これに対して、図２に示すようにパッドの
配列方向に対して垂直の方向にＩ／Ｏセル１２０を［Ａ
／Ｂ］段より大きい段数だけ配列させる場合には、コス
トメリットを優先させる場合、むしろ図３に示すように
パッドの配列方向に対してＩ／Ｏセル１２０を配列する
ことが望ましい。
【００７８】ところが、多ピン化を考慮した場合、図２
に示すようにパッドの配列方向に対して垂直の方向にＩ
／Ｏセル１２０を［Ａ／Ｂ］段より大きい段数だけ配列
させることによって、今度はパッドピッチを狭くするこ
とができるようになる。
【００７９】このように本実施形態における半導体装置
に適用されるＩ／Ｏセルは、パッドの配置の柔軟性を高
めることができ、その結果として図２に示すようにパッ
ドの配列方向に対して垂直の方向にＩ／Ｏセル１２０を
［Ａ／Ｂ］段以下だけ配列させるとコスト的な効果を得
ることができる一方、その逆に［Ａ／Ｂ］段より大きい
段数を配列させることによりパッドピッチをより狭くで
き、多ピン化に対応することができるという効果を得る
ことができる。
【００８０】また、図２に示したようにその長手方向が
パッドの配列方向と平行に配列すると共に、パッド配列
方向に隣接して配置される各Ｉ／Ｏセル（例えば、Ｉ／
Ｏセル１２０1、１２０6）のインタフェース回路部を対
向して配置することで、例えばインタフェース回路部に
供給される電源ライン、接地ラインのうち少なくとも一
方を共用化して配線することができる。
【００８１】以下、このような本実施形態の半導体装置
に適用されるＩ／Ｏセルの具体例について説明する。
【００８２】２． 本実施形態の半導体装置に適用され
るＩ／Ｏセルの具体例 ２．１ Ｉ／Ｏセルの回路構成 図４は、本実施形態の半導体装置に適用されるＩ／Ｏセ
ルとして、出力セルの回路構成の一例を示す。
【００８３】このＩ／Ｏセルは、プリバッファ回路２０
０、レベルシフタ回路２１０、出力バッファ回路２２０
を含む。レベルシフタ回路２１０は、出力バッファ回路
２２０のＰ型トランジスタ制御用の第１のレベルシフタ
回路２１２と、出力バッファ回路２２０のＮ型トランジ
スタ制御用の第２のレベルシフタ回路２１４とを含む。
【００８４】ここで、コアトランジスタ領域１１２が内
部の電源レベルと接地レベルとの電位差がＶDDで動作
し、外部回路の電源レベルと接地レベルとの電位差がＶ
DD2で動作し、ＶDD2がＶDDよりも大きいものとする。
【００８５】プリバッファ回路２００には、電源レベル
供給線と接地レベル供給線とにより電位差ＶDDが供給さ
れる。第１及び第２のレベルシフタ回路２１２、２１４
には、それぞれ複数対の電源レベル供給線と接地レベル
供給線とにより電位差ＶDD、ＶDD2が供給される。出力
バッファ回路２２０には、電源レベル供給線と接地レベ
ル供給線とにより電位差ＶDD2が供給される。
【００８６】プリバッファ回路２００には、コアトラン
ジスタ領域１１２から信号レベルがＶDDの信号Ａとイネ
ーブル信号Ｅとが入力される。第１及び第２のレベルシ
フタ回路２１２、２１４は、プリバッファ回路２００に
よって生成された信号レベルがＶDDの信号Ａに対応する
Ｐ型トランジスタ制御用の信号ＰとＮ型トランジスタ制
御用信号Ｎとを、信号レベルがＶDD2のＯＰ、ＯＮにレ
ベル変換する。出力バッファ回路２２０は、この第１及
び第２のレベルシフタ回路２１２、２１４でレベル変換
されたＯＰ、ＯＮにより、信号レベルがＶDD2の出力信
号をパッド接続端子Ｘに出力する。パッド接続端子Ｘ
は、対応するパッドと電気的に接続されている。
【００８７】なお、この出力セルは、イネーブル信号Ｅ
により、出力バッファ回路２２０の出力信号をハイイン
ピーダンス状態とすることができるようになっている。
【００８８】図５に、図４に示したプリバッファ回路２
００の構成の一例を模式的に示す。
【００８９】このプリバッファ回路２００では、端子Ａ
が、ソース領域が電源レベルＶDDに電気的に接続されド
レイン領域が端子Ｐに電気的に接続されたＰ型トランジ
スタ２３０のゲート電極と、ソース領域が接地レベルＶ
SSに電気的に接続されたＮ型トランジスタ２３２のゲー
ト電極とに電気的に接続される。端子Ｅは、インバータ
回路２３４の入力端子と、ソース領域が接地レベルＶSS
に電気的に接続されドレイン領域が端子Ｎに電気的に接
続されたＮ型トランジスタ２３６のゲート電極と、ドレ
イン領域が端子Ｎ、ソース領域が端子Ｐに電気的に接続
されたＰ型トランジスタ２３８のゲート電極とに電気的
に接続される。インバータ回路２３４の出力端子は、ソ
ース領域及びドレイン領域が端子Ｎ及び端子Ｐに電気的
に接続されたＮ型トランジスタ２４０のゲート電極と、
ソース領域が電源レベルＶDDに電気的に接続されドレイ
ン領域が端子Ｐに電気的に接続されたＰ型トランジスタ
２４２のゲート電極とに電気的に接続される。
【００９０】端子Ｅから論理レベル「Ｈ」の信号が入力
されると、Ｎ型トランジスタ２３６が導通して端子Ｎが
接地レベルＶSSに接続されると共に、Ｎ型トランジスタ
２３８が遮断し、インバータ回路２３４の出力端子が論
理レベル「Ｌ」となって、Ｐ型トランジスタ２４２が導
通して端子Ｐが電源レベルＶDDに接続される。すなわ
ち、端子Ｅから論理レベル「Ｈ」の信号が入力される
と、端子Ａの信号に関わらず、端子Ｐは論理レベル
「Ｈ」、端子Ｎは論理レベル「Ｌ」を出力する。
【００９１】一方、端子Ｅから論理レベル「Ｌ」の信号
が入力されると、Ｎ型トランジスタ２３６は遮断し、Ｐ
型トランジスタ２３８及びＮ型トランジスタ２４０は導
通する。したがって、端子Ａからの論理レベルを反転し
たレベルが、端子Ｐと端子Ｎとから出力される。
【００９２】図６に、図４に示した第１のレベルシフタ
回路２１２の構成の一例を模式的に示す。
【００９３】端子Ｐは、インバータ回路２５０の入力端
子と、Ｐ型トランジスタ２５２のゲート電極と、ソース
領域が接地レベルＶSSに電気的に接続されるＮ型トラン
ジスタ２５４のゲート電極とに電気的に接続される。イ
ンバータ回路２５０は、電源レベルＶDDと接地レベルＶ
SSとが供給され、その論理レベル「Ｈ」に対応する出力
はこれらの電位差が出力される。Ｐ型トランジスタ２５
２のドレイン領域とＮ型トランジスタ２５４のドレイン
領域とは互いに電気的に接続され、インバータ回路２５
６の入力端子と、ソース領域が電源レベルＶDD2に電気
的に接続されたＰ型トランジスタ２５８のゲート電極に
電気的に接続される。インバータ回路２５６は、電源レ
ベルＶDD2と接地レベルＶSSとの電位差が供給され、そ
の論理レベル「Ｈ」に対応する出力はこれらの電位差が
出力される。
【００９４】インバータ回路２５０の出力端子は、ソー
ス領域が接地レベルＶSSに電気的に接続されたＮ型トラ
ンジスタ２６０のゲート電極と、ソース領域がＮ型トラ
ンジスタ２６０のドレイン領域に電気的に接続されドレ
イン領域がＰ型トランジスタ２５８のドレイン領域に電
気的に接続されたＮ型トランジスタ２６２のゲート電極
とに電気的に接続される。Ｎ型トランジスタ２６０のド
レイン領域は、ソース領域が電源レベルＶDD2に電気的
に接続されドレイン領域がＰ型トランジスタ２５２のソ
ース領域に電気的に接続されたＰ型トランジスタ２６４
のゲート電極に電気的に接続される。
【００９５】インバータ回路２５６の出力端子は、端子
ＯＰに電気的に接続される。
【００９６】端子Ｐから信号レベルが電源レベルＶDDで
ある論理レベル「Ｈ」が入力されると、Ｎ型トランジス
タ２５４が導通し、インバータ回路２５６の入力端子は
接地レベルＶSSと接続される。インバータ回路２５６
は、論理レベル「Ｈ」として端子ＯＰから電源レベルＶ
DD2と接地レベルＶSSとの電位差を出力する。
【００９７】端子Ｐから論理レベル「Ｌ」が入力される
と、インバータ回路２５０の出力端子が信号レベルが電
源レベルＶDDの論理レベル「Ｈ」となって、Ｎ型トラン
ジスタ２６０を導通させる。Ｐ型トランジスタ２６４が
導通となり、端子Ｐからの論理レベル「Ｌ」で導通して
いるＰ型トランジスタ２５２により、インバータ回路２
５６の入力端子は電源レベルＶDD2と接続される。した
がって、インバータ回路２５６は、論理レベル「Ｌ」を
端子ＯＰから出力する。
【００９８】図７に、図４に示した第２のレベルシフタ
回路２１４の構成の一例を模式的に示す。
【００９９】端子Ｎは、インバータ回路２７０の入力端
子と、ソース領域が接地レベルに電気的に接続されドレ
イン領域がインバータ回路２７２の入力端子に電気的に
接続されたＮ型トランジスタ２７４のゲート電極とに電
気的に接続される。インバータ回路２７０は、電源レベ
ルＶDDと接地レベルＶSSとが供給され、その論理レベル
「Ｈ」に対応する出力はこれらの電位差が出力される。
Ｎ型トランジスタ２７４のドレイン領域は、ソース領域
が電源レベルＶDD2に電気的に接続されたＰ型トランジ
スタ２７６、２７８のドレイン領域に電気的に接続され
る。Ｐ型トランジスタ２７６のゲート電極と、Ｐ型トラ
ンジスタ２７８のドレイン領域と、Ｎ型トランジスタ２
８０のドレイン領域は互いに電気的に接続される。イン
バータ回路２７０の出力端子は、ソース領域が接地レベ
ルＶSSに電気的に接続されたＮ型トランジスタ２８０の
ゲート電極に電気的に接続される。インバータ回路２７
２の出力端子は、端子ＯＮに電気的に接続される。
【０１００】端子Ｎから信号レベルが電源レベルＶDDで
ある論理レベル「Ｈ」が入力されると、Ｎ型トランジス
タ２７４が導通し、インバータ回路２７２の入力端子は
接地レベルＶSSと接続される。インバータ回路２７２
は、論理レベル「Ｈ」として端子ＯＮから電源レベルＶ
DD2と接地レベルＶSSとの電位差を出力する。
【０１０１】端子Ｐから論理レベル「Ｌ」が入力される
と、インバータ回路２７０の出力端子が信号レベルが電
源レベルＶＤＤの論理レベル「Ｈ」となって、Ｎ型トラ
ンジスタ２８０を導通させる。Ｐ型トランジスタ２７６
が導通となり、インバータ回路２７０の入力端子は電源
レベルＶDD2と接続される。したがって、インバータ回
路２７２は、論理レベル「Ｌ」を端子ＯＮから出力す
る。
【０１０２】図８に、図４に示した出力バッファ回路２
２０の構成の一例を模式的に示す。
【０１０３】端子ＯＰは、ソース領域が電源レベルＶ
DD2に接続されたＰ型トランジスタ２９０のゲート電極
に電気的に接続される。端子ＯＮは、ソース領域が接地
レベルＶSSに電気的に接続されたＮ型トランジスタ２９
２のゲート電極と電気的に接続される。Ｐ型トランジス
タ２９０のドレイン領域とＮ型トランジスタ２９２のド
レイン領域とは互いに電気的に接続され、さらに端子Ｘ
と、ゲート電極及びソース領域が電源レベルＶDD2に電
気的に接続されるＰ型トランジスタ２９４のドレイン領
域と、ゲート電極及びソース領域が接地レベルＶSSに電
気的に接続されるＮ型トランジスタ２９６のドレイン領
域と電気的に接続される。
【０１０４】すなわち、端子ＯＰと端子ＯＮからの信号
に応じて端子Ｘから電源レベルＶDD 2と接地レベルＶSS
との間の電位差で動作する出力信号が出力される。した
がって、図４に示す端子Ｅから論理レベル「Ｌ」が入力
されたとき、上述したように端子ＯＰ、端子ＯＮからは
それぞれ論理レベル「Ｈ」が入力されるため、Ｐ型トラ
ンジスタ２９０及びＮ型トランジスタ２９２は非導通状
態となって、端子Ｘはハイインピーダンス状態となる。
【０１０５】２．２ Ｉ／Ｏセルの横配置 以下では、従来のように、パッドの配列方向に対してそ
の長手方向が垂直となるように配置されるＩ／Ｏセルの
配置を横配置とする。
【０１０６】図９に、本実施形態の半導体装置における
Ｉ／Ｏセルが横配置されたときのレイアウトの一例を示
す。
【０１０７】ここでは、本実施形態の半導体装置の半導
体チップ３００の外縁部に沿って配列されたパッド３１
０1〜３１０4に対応して、図４乃至８に示した出力セル
であるＩ／Ｏセル３２０1〜３２０4がパッドの配列方向
に対してその長手方向が垂直になるように配列されてい
る。
【０１０８】図９では、Ｉ／Ｏセル３２０1〜３２０
4は、同様の構造をなしているが、Ｉ／Ｏセル３２０1に
ついては第１及び第２層配線による内部の信号配線を示
し、Ｉ／Ｏセル３２０2については図４乃至８で説明し
たように回路構成されるトランジスタ領域を示す。
【０１０９】すなわち、各Ｉ／Ｏセルは、Ｉ／Ｏセル３
２０2に示すようにそれぞれドライバ回路部３２２と、
インタフェース回路部３２４とを有している。ドライバ
回路部３２２には、図８で示した出力バッファ回路が構
成される。インタフェース回路部３２４には、図６で示
したプリバッファ回路部と図７で示した第１及び第２の
レベルシフタ回路が構成され、コアトランジスタ領域３
３０との間の信号のインタフェース機能を果たす。
【０１１０】各Ｉ／Ｏセルのドライバ回路部３２２は、
Ｎ型トランジスタ領域３２６と、Ｐ型トランジスタ領域
３２８とを有し、それぞれＮ型トランジスタと、Ｐ型ト
ランジスタとにより回路構成される。
【０１１１】ドライバ回路部３２２及びインタフェース
回路部３２４では、それぞれ第１層配線３４０、３４２
により、内部の電源レベル及び接地レベルの配線と、各
トランジスタの信号配線とが行われる。
【０１１２】ドライバ回路部３２２のＮ型トランジスタ
領域３２６の上層には、このＮ型トランジスタ領域３２
６のＮ型トランジスタ等に接地レベルＶSSを供給するた
めの接地レベル供給線３５０、３５２が第２層配線によ
り配線される。すなわち、Ｉ／Ｏセルのドライバ回路部
の内部配線を第１層配線により行うことで、半導体チッ
プの外縁部に沿って横配置されるＩ／Ｏセルの上層を第
２層配線で環状に配線させることが可能となる。
【０１１３】同様に、ドライバ回路部３２２のＰ型トラ
ンジスタ領域３２８の上層には、このＰ型トランジスタ
領域３２８のＰ型トランジスタ等に電源レベルＶDD2、
ＶDDをそれぞれ供給するための電源レベル供給線３６
０、３６２、或いは接地レベルＶSSを供給するための接
地レベル供給線３６４が第２層配線により配線される。
これら電源レベル供給線３６０、３６２、接地レベル供
給線３６４も半導体チップの外縁部に沿って横配置され
るＩ／Ｏセルの上層を第２層配線で環状に配線させる。
【０１１４】インタフェース回路部３２４の上層には、
図５乃至図７に示したプリバッファ回路及び第１及び第
２のレベルシフタ回路を構成するＰ型トランジスタ及び
Ｎ型トランジスタに、それぞれ電源レベルＶDD2、ＶDD
を供給する電源レベル供給線３７０、３７２と、接地レ
ベルＶSSを供給する接地レベル供給線３８０、３８２
が、第２層配線により配線される。これら電源レベル供
給線３７０、３７２、接地レベル供給線３８０、３８２
も半導体チップの外縁部に沿って横配置されるＩ／Ｏセ
ルの上層を第２層配線で環状に配線させる。
【０１１５】この場合、各Ｉ／Ｏセルの長辺の長さを
Ａ、短辺の長さをＢとすると、パッド３１０1〜３１０4
のパッドピッチ３９０は、ほぼＢとして配置することが
可能となる。
【０１１６】２．３ Ｉ／Ｏセルの縦積み配置 ところで、上述したように［Ａ／Ｂ］段以下を、図２に
示したように、パッドの配列方向に対してその長手方向
が平行になるようにし、かつ半導体チップの外縁部から
チップ中心部の方向に上述したＩ／Ｏセルを複数段配置
することによって、パッドピッチの自由度を向上させる
ことができる。ここで、このようなＩ／Ｏセルの配置
を、縦積み配置とする。
【０１１７】図１０に、本実施形態の半導体装置におけ
るＩ／Ｏセルが縦積み配置されたときのレイアウトの一
例を示す。
【０１１８】なお、［Ａ／Ｂ］が“３”であるものと
し、３段縦積み配置の一例を示す。したがって、“Ａ”
が“３Ｂ”よりも大きいとき、パッドピッチの間隔を広
げることができ、なおかつ内部のコアトランジスタ領域
を変更することなくチップ面積を縮小化することができ
る。
【０１１９】ここでは、本実施形態の半導体装置の半導
体チップ４００の外縁部に沿って配列されたパッド４１
０1〜４１０6に対応して、図４乃至８に示した出力セル
であるＩ／Ｏセル３２０1〜３２０6が３段縦積み配置さ
れている。すなわち、図９で示したように横配置された
Ｉ／Ｏセルは、内部の第１及び第２層配線をそのまま
に、縦積み配置され、各Ｉ／Ｏセルに配線される第１或
いは第２層配線と接続するため、第３及び第４層配線が
追加配線されている。３段縦積み配置されたＩ／Ｏセル
のインタフェース回路部は、それぞれ隣接する縦積み配
置されたＩ／Ｏセル群の各Ｉ／Ｏセルのインタフェース
回路部と対向するように配置される。
【０１２０】パッド４１０1、４１０2、４１０3、４１
０4、４１０5、４１０6は、それぞれＩ／Ｏセル３２
０3、３２０1、３２０2、３２０6、３２０4、３２０5に
対応させて、第３層配線４２０により電気的に接続され
る。
【０１２１】なお、Ｉ／Ｏセル３２０1〜３２０3につい
ては、内部の第１及び第２層配線と、各パッドとの接続
関係を図示し、第４層配線については破線で示してい
る。一方、Ｉ／Ｏセル３２０4〜３２０6については、第
３及び第４層配線の接続関係を示し、第１及び第２層配
線の図示を省略している。
【０１２２】これらＩ／Ｏセルの上層には、第４層配線
により、接地レベル及び電源レベルが供給される接地レ
ベル供給線４３０、電源レベル供給線４３２が配線され
ている。このように、各Ｉ／Ｏセル内を第１及び第２層
配線で行い、パッドとの間を第３層配線で配線すること
で、半導体チップの外縁部に沿って３段縦積み配置され
るＩ／Ｏセルの上層を第４層配線で環状に配線させるこ
とが可能となる。
【０１２３】さらにこの場合のパッドピッチ４５０は、
Ｉ／Ｏセルの幅Ｂに限定されることなく、さらに自由に
配置できると共に、Ｉ／Ｏセル配置領域の高さ方向の長
さ４６０が“３Ｂ”となるため、Ｉ／Ｏセルの高さ
“Ａ”の場合よりチップ面積を縮小化することができ
る。
【０１２４】また、隣接するＩ／Ｏセル群の各Ｉ／Ｏセ
ルにおいて、インタフェース回路部を対向配置すること
で、例えばレベルシフタ回路に必要とされる多電源の電
源レベル供給線を共用することもかのうとなり、Ｉ／Ｏ
セル配置領域における配線自由度を大幅に向上させた
り、ＥＭＩ対策に供給線の幅を広げることも可能とな
る。
【０１２５】本発明は本実施形態に限定されるものでは
なく、本発明の要旨の範囲内で種々の変形実施が可能で
ある。
【０１２６】本実施形態では、パッドが半導体チップの
外縁部に沿って配置されるものとして説明したが、これ
に限定されるものではない。例えば半導体チップの外縁
部に千鳥配置するようにしても良いし、能動面バンプの
ようにトランジスタの能動領域にパッドを配置するよう
にしても良い。
【０１２７】また本実施形態では、Ｉ／Ｏセルを第１及
び第２の電源レベルが供給される２電源系であって、ド
ライバ回路部とインタフェース回路部とからなるものと
して説明したがこれに限定されるものではない。３種類
以上の電源レベルが供給され、これら各電源レベルに対
応した複数の回路部からなるものであっても同様であ
る。
【図面の簡単な説明】
【図１】 本実施形態における半導体装置のチップのレ
イアウトの一例を示す説明図である。
【図２】 本実施形態における半導体装置の半導体チッ
プに配置されたＩ／Ｏセルの第１の例を示す模式図であ
る。
【図３】 本実施形態における半導体装置の半導体チッ
プに配置されたＩ／Ｏセルの第２の例を示す模式図であ
る。
【図４】 本実施形態の半導体装置に適用されるＩ／Ｏ
セルとして、出力セルの回路構成の一例を示す構成図で
ある。
【図５】 プリバッファ回路の構成の一例を模式的に示
す回路構成図である。
【図６】 第１のレベルシフタ回路の構成の一例を模式
的に示す回路構成図である。
【図７】 第２のレベルシフタ回路の構成の一例を模式
的に示す回路構成図である。
【図８】 出力バッファ回路の構成の一例を模式的に示
す回路構成図である。
【図９】 本実施形態の半導体装置におけるＩ／Ｏセル
が横配置されたときのレイアウトの一例を示す説明図で
ある。
【図１０】 本実施形態の半導体装置におけるＩ／Ｏセ
ルが縦積み配置されたときのレイアウトの一例を示す説
明図である。
【図１１】 従来の半導体チップのレイアウトの一例を
示す説明図である。
【図１２】 従来の半導体チップのレイアウトの一例の
部分拡大図である。
【符号の説明】
１０、１１０、３００ 半導体チップ １２、１１２、
３３０ コアトランジスタ領域、 １４、１１４ Ｉ／
Ｏセル配置領域、 １６、１１６ パッド配置領域、
２０、１２０、１２０1〜１２０6、３２０1〜３２０6
Ｉ／Ｏセル、 ２２、１２２、１２２1〜１２２6、３１
０1〜３１０4、４１０1〜４１０6 パッド、 ３２、１
２４1〜１２４6 パッド接続端子、 ３３、１２６1〜
１２６6 引き出し配線、 ３４、１３０1〜１３０6、
３２２ ドライバ回路部、 ３６、１３２1〜１３２6、
３２４ インタフェース回路部、 ３８、１３４1〜１
３４6、３２６ Ｎ型トランジスタ領域、 ４０、１３
６1〜１３６6、３２８ Ｐ型トランジスタ領域 ４２
接地レベル供給線、 ４４ 電源レベル供給線、 ４６
電源・接地レベル供給線、 １００ 半導体装置、 ２
００ プリバッファ回路、 ２１０ レベルシフタ回
路、 ２１２ 第１のレベルシフタ回路、 ２１４第２
のレベルシフタ回路、 ２２０ 出力バッファ回路、
２３０、２３８、２４２、２５２、２５８、２６４、２
７６、２７８、２９０、２９４ Ｐ型トランジスタ、
２３２、２３６、２４０、２５４、２６０、２６２、２
７４、２８０、２９２、２９６ Ｎ型トランジスタ、
２３４、２５０、２５６、２７０、２７２ インバータ
回路、 ３４０、３４２ 第１層配線、 ３５０、３５
２、３６４、３８０、３８２、４３０ 接地レベル供給
線、 ３６０、３６２、３７０、３７２、４３２ 電源
レベル供給線、 ３９０、４５０ パッドピッチ、４６
０ Ｉ／Ｏセル配置領域の高さ方向の長さ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH19 CA03 CA04 CA05 CA06 CA10 CD02 DF01 DF08 EZ20 5F064 AA03 BB07 BB27 BB28 BB30 CC09 DD10 DD12 DD15 DD19 DD33 DD43 EE09 EE22 EE45 EE52 EE53 5J042 BA03 BA08 DA04 DA06

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数のＩ／Ｏセルを含み、前記Ｉ／Ｏセ
    ルを介して所与の外部装置と電気的に接続される半導体
    装置であって、 前記Ｉ／Ｏセルは、前記半導体装置の第１の辺に沿って
    配列され、 前記Ｉ／Ｏセルの長辺は前記第１の辺と平行であり、前
    記Ｉ／Ｏセルの短辺は前記第１の辺と直交する前記半導
    体装置の第２の辺と平行であることを特徴とする半導体
    装置。
  2. 【請求項２】 請求項１において、 前記Ｉ／Ｏセルは、前記半導体装置の前記第１の辺と対
    向する辺の方向に、少なくとも２段以上配列されること
    を特徴とする半導体装置。
  3. 【請求項３】 請求項１又は２において、 前記第１の辺に沿って配列されるＩ／Ｏセルと、前記第
    １の辺と対向する辺に沿って配列されるＩ／Ｏセルとの
    間に配列され、それぞれが対応する前記Ｉ／Ｏセルと電
    気的に接続される複数のパッドを含むことを特徴とする
    半導体装置。
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