CN110637358B - 半导体集成电路装置 - Google Patents

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Abstract

就包括多列IO单元的半导体集成电路装置而言，提供一种能够在不使面积增大的情况下避免闩锁错误的构成。半导体集成电路装置包括布置得离芯片边缘最近的IO单元列(10A)和在比IO单元列(10A)靠核心区域一侧相邻布置的IO单元列(10B)。IO单元列(10A、10B)的IO单元(10)具有在与IO单元(10)的排列方向垂直的方向上分开而设的高电源电压区域(12)和低电源电压区域(11)。IO单元列(10A、10B)布置为IO单元列(10A)的高电源电压区域(12)与IO单元列(10B)的高电源电压区域(12)彼此相向。

Description

半导体集成电路装置
技术领域
本公开涉及一种在芯片上布置有核心区域和IO区域的半导体集成电路装置。
背景技术
近年来，半导体集成电路的大规模化不断发展，输入输出信号的数量增大。因此，如果在核心区域周围将输入输出单元(IO单元)排列布置为单层的话，则存在以下问题，即：半导体集成电路的面积取决于IO单元的数量，因而半导体集成电路构成的装置即半导体集成电路装置的面积有时会增大。
专利文献1公开了将IO单元排列布置为双层的半导体集成电路装置的结构。专利文献2公开了将IO单元排列布置为一列、两列以及三列的半导体装置的结构。
专利文献1：日本公开专利公报特开2003-100891号公报
专利文献2：美国专利申请公开公报第2005/0127405号说明书
发明内容
-发明要解决的技术问题-
IO单元一般具有高电源电压区域和低电源电压区域，该高电源电压区域包括用于向ESD电路、半导体集成电路装置外部输出信号的输出缓冲器等，该低电源电压区域包括向半导体集成电路装置内部输入输出信号的电路部等。在低电源电压区域，使用与形成在芯片的核心区域的内部电路相同的电源电压。
此外，近年来，由于微细化的发展，芯片内部的电源电压降低。然而，芯片外部的电源电压的降低程度并没有达到芯片内部的电源电压的降低程度，尤其是存在下述情况，即：因各种接口标准等而导致低电压化并没有得到进展。因此，在IO单元中，高电源电压区域的电源电位与低电源电压区域的电源电位之差较大。
其结果是，在高电源电压区域与低电源电压区域，施加在晶体管、阱上的电压之差较大，容易产生由所谓的闩锁错误引起的破坏。为了防止闩锁错误，需要在高电源电压区域与低电源电压区域之间，使晶体管之间、阱之间保持足够大的距离。尤其是在高电源电压区域，需要对与芯片外部端子直接连接且容易被施加来自芯片外部的噪声的输出缓冲器和ESD电路采取上述处理方式。
然而，例如在专利文献1的图1的构成中，第二列IO单元的高电源电压侧即外部信号端子14b面向核心区域，因此为了防止闩锁错误，需要在IO单元与核心区域之间留出较大空间。在专利文献2的图2的构成中，第一列IO单元27的低电源电压侧与第二列IO单元28的高电源电压侧彼此相向，因此为了防止闩锁错误，需要在IO单元27、28之间留出较大空间。
因此，在专利文献1、2的构成中，为了解决闩锁错误的问题，就会导致半导体集成电路装置的面积增大，并非优选。
本公开提供一种包括多列IO单元的半导体集成电路装置的构成，该构成能够在不使面积增大的情况下，避免闩锁错误。
-用以解决技术问题的技术方案一
在本公开的一方面中，半导体集成电路装置包括芯片、核心区域以及IO区域，所述核心区域设在所述芯片上，所述IO区域设在所述芯片上且位于所述核心区域的周围，在所述IO区域，分别包括沿第一方向排列的多个IO单元的两列以上的IO单元列沿第二方向排列着布置，所述第一方向是沿所述芯片的外侧边延伸的方向，所述第二方向与所述第一方向垂直，两列以上的所述IO单元列包括第一IO单元列和第二IO单元列，所述第一IO单元列在两列以上的所述IO单元列中布置得离所述芯片的边缘最近，所述第二IO单元列以与所述第一IO单元列相邻的方式布置在比所述第一IO单元列靠所述核心区域一侧，所述第一IO单元列的所述IO单元和所述第二IO单元列的所述IO单元分别具有在所述第二方向上分开而设的高电源电压区域和低电源电压区域，所述第一IO单元列及所述第二IO单元列布置为所述第一IO单元列的所述高电源电压区域与所述第二IO单元列的所述高电源电压区域彼此相向。
根据上述方面，半导体集成电路装置包括第一IO单元列和第二IO单元列，第一IO单元列布置得离芯片的边缘最近，第二IO单元列以与第一IO单元列相邻的方式布置在比第一IO单元列靠核心区域一侧。第一、第二IO单元列的IO单元分别具有在与IO单元的排列方向垂直的第二方向上分开而设的高电源电压区域和低电源电压区域。第一、第二IO单元列布置为第一IO单元列的高电源电压区域与第二IO单元列的高电源电压区域彼此相向。即，在第一IO单元列与第二IO单元列中相向的是各自的高电源电压区域，因此不需要为了避免闩锁错误而在第一IO单元列与第二IO单元列之间留出空间。并且，低电源电压区域位于第二IO单元列的靠核心区域一侧，因此也不需要为了避免闩锁错误而在第二IO单元列的靠核心区域一侧留出空间。其结果是，可在不使半导体集成电路装置的面积增大的情况下，避免闩锁错误。
在本公开的另一方面中，半导体集成电路装置包括芯片、核心区域以及IO区域，所述核心区域设在所述芯片上，所述IO区域设在所述芯片上且位于所述核心区域的周围，并包括在第一方向上相邻的第一IO单元块和第二IO单元块，所述第一方向是沿所述芯片的外侧边延伸的方向，在所述第一IO单元块中，分别包括沿所述第一方向排列的多个IO单元的两列以上的IO单元列沿第二方向排列着布置，所述第二方向与所述第一方向垂直，两列以上的所述IO单元列包括第一IO单元列和第二IO单元列，所述第一IO单元列在两列以上的所述IO单元列中布置得离所述芯片的边缘最近，所述第二IO单元列以与所述第一IO单元列相邻的方式布置在比所述第一IO单元列靠所述核心区域一侧，在所述第二IO单元块中，仅布置有一列第三IO单元列，所述第三IO单元列包括沿所述第一方向排列的多个IO单元，所述第一IO单元列到所述第三IO单元列的所述IO单元分别具有在所述第二方向上分开而设的高电源电压区域和低电源电压区域，所述第一IO单元列及所述第二IO单元列布置为所述第一IO单元列的所述高电源电压区域与所述第二IO单元列的所述高电源电压区域彼此相向，所述第三IO单元列布置为所述第三IO单元列的所述高电源电压区域位于靠所述芯片的边缘一侧。
根据上述方面，半导体集成电路装置包括在与IO单元的排列方向相同的第一方向上相邻的第一、第二IO单元块。第一IO单元块包括第一IO单元列和第二IO单元列，第一IO单元列布置得离芯片的边缘最近，第二IO单元列以与第一IO单元列相邻的方式布置在比第一IO单元列靠核心区域一侧。第二IO单元块仅包括一列第三IO单元列。第一到第三IO单元列的IO单元分别具有在与IO单元的排列方向垂直的第二方向上分开而设的高电源电压区域和低电源电压区域。第一、第二IO单元列布置为所述第一IO单元列的高电源电压区域与所述第二IO单元列的高电源电压区域彼此相向。即，在第一IO单元列与第二IO单元列中相向的是各自的高电源电压区域，因此不需要为了避免闩锁错误而在第一IO单元列与第二IO单元列之间留出空间。并且，低电源电压区域位于第二IO单元列的靠核心区域一侧，因此也不需要为了避免闩锁错误而在第二IO单元列的靠核心区域一侧留出空间。第三IO单元列布置为高电源电压区域位于靠芯片的边缘一侧。即，低电源电压区域位于第三IO单元列的靠核心区域一侧，因此也不需要为了避免闩锁错误而在第三IO单元列的靠核心区域一侧留出空间。其结果是，可在不使半导体集成电路装置的面积增大的情况下，避免闩锁错误。
-发明的效果-
根据本公开所涉及的半导体集成电路装置，可在不使半导体集成电路的面积增加的情况下，避免闩锁错误。
附图说明
图1是俯视图，其示意性地示出实施方式所涉及的半导体集成电路装置的整体构成。
图2示出了IO单元的构成例。
图3示出了第一实施方式所涉及的半导体集成电路装置的IO单元的布局例。
图4示出了图3的IO单元布局的比较例。
图5示出了图3的IO单元布局的变形例。
图6示出了第二实施方式所涉及的半导体集成电路装置的IO单元的布局例。
图7(a)、图7(b)示出了图6的IO单元布局的比较例。
图8示出了在图6的IO单元布局的基础上，在死角空间(Deadspace)设置了电源线的示例。
图9示出了图6的IO单元布局的变形例。
图10示出了IO单元布局的另一例。
图11示出了IO单元布局的又一例。
具体实施方式
下面参照附图对实施方式进行说明。
图1是俯视图，其示意性地示出实施方式所涉及的半导体集成电路装置的整体构成。在图1所示的半导体集成电路装置中，在芯片1上设有核心区域2和IO区域3，在核心区域2形成有内部核心电路，在IO区域3形成有接口电路(IO电路)。IO区域3设置在核心区域2的周围。在IO区域3，沿芯片1的外侧边布置有两列IO单元列10A、10B。不过，在IO区域3的一部分，仅布置有一列IO单元列10C。需要说明的是，布置在IO区域3的IO单元列也可以均为两列。或者，还可以布置有两列以上的IO单元列。在IO单元列10A、10B、10C中分别排列有构成接口电路的多个IO单元10，不过在图1中简化了图示。在半导体集成电路装置1中，布置有多个外部连接焊盘(pad)，不过在图1中省略了图示。
图2是IO单元10的构成例。需要说明的是，在图2中，省略了IO单元的内部构成和信号线等的图示。在之后的图中亦同。IO单元一般具有高电源电压区域和低电源电压区域，该高电源电压区域包括用于向ESD电路、半导体集成电路装置外部输出信号的输出缓冲器等，该低电源电压区域包括向半导体集成电路装置内部输入输出信号的电路部等。图2的IO单元10在Y方向(图中纵向)上分为低电源电压区域11和高电源电压区域12。需要说明的是，此处，X方向是沿芯片1的外侧边延伸的方向，相当于IO单元10排列的第一方向。Y方向是从芯片1的边缘朝向核心区域2的方向，相当于当俯视时与X方向垂直的第二方向。
在低电源电压区域11中，混装有P型晶体管和N型晶体管。P型晶体管形成在P型晶体管区域，N型晶体管形成在N型晶体管区域。在高电源电压区域12中，形成有P型晶体管的P型晶体管区域12a和形成有N型晶体管的N型晶体管区域12b在Y方向上分开而设。在P型晶体管区域12a设有电源线21，电源线21沿X方向延伸，且将IO用电源电位VDDIO供往IO单元10。在N型晶体管区域12b设有电源线22，电源线22沿X方向延伸，且将接地电位VSS供往IO单元10。需要说明的是，在低电源电压区域11也设有电源线，不过省略了图示。在IO单元10的低电源电压区域11和高电源电压区域12，还可以形成有晶体管以外的器件，例如二极管。
(第一实施方式)
图3是示出第一实施方式所涉及的半导体集成电路装置的IO单元10的布局例的图，其相当于图1的X1部分的放大图。在图3中，两列IO单元列10A、10B分别包括沿X方向(图中横向，沿芯片1的外侧边延伸的方向)排列的多个IO单元10，两列IO单元列10A、10B沿Y方向(图中纵向，从芯片1的边缘朝向核心区域2的方向)排列着布置。相当于第一IO单元列的IO单元列10A在沿Y方向排列布置的两列以上的IO单元列(此处为IO单元列10A、10B)中布置得离芯片1的边缘最近。相当于第二IO单元列的IO单元列10B以与IO单元列10A相邻的方式布置在比IO单元列10A靠核心区域2一侧。
在图3的布局例中，在IO单元列10A中，各IO单元10布置为高电源电压区域12位于靠核心区域2一侧，在IO单元列10B中，各IO单元10布置为低电源电压区域11位于靠核心区域2一侧。即，两列IO单元列10A、10B布置为IO单元列10A的高电源电压区域12与IO单元列10B的高电源电压区域12彼此相向。需要说明的是，在图3的布局例中，使IO单元列10A的IO单元10在Y方向上的尺寸和位置相同，且IO单元列10B的IO单元10在Y方向上的尺寸和位置相同。并且，使IO单元列10A和IO单元列10B中相向的IO单元10在X方向上的尺寸和位置相同。
在图3的布局例中，IO单元列10A和IO单元列10B的相同的高电源电压区域12的N型晶体管区域12b彼此相向，因此不需要为了避免闩锁错误而在IO单元列10A与IO单元列10B之间留出空间(图3的箭头A1)。并且，在IO单元列10B中，低电源电压区域11位于靠核心区域2一侧，因此不需要为了避免闩锁错误而在IO单元列10B与核心区域2之间留出空间(图3的箭头A2)。
图4是示出比较例所涉及的IO单元布局的图。在图4的构成中，在两列IO单元列10G、10H中，各IO单元10均布置为低电源电压区域11位于靠核心区域2一侧。在该布局中，IO单元列10G的低电源电压区域11与IO单元列10H的高电源电压区域12相向，因此为了避免闩锁错误，需要在IO单元列10G与IO单元列10H之间留出空间。其结果是，在IO单元列10G与IO单元列10H之间就会产生死角空间DS，从而导致半导体集成电路装置的面积增大。
相对于此，在图3的布局例中，因为不需要留出用于避免闩锁错误的空间，所以可在不使半导体集成电路装置的面积增大的情况下，避免闩锁错误。
图5是图3的布局例的变形例。在图5的布局例中，布置有IO单元15来代替IO单元10，在IO单元15中，对高电源电压区域的P型晶体管区域与N型晶体管区域的位置进行了调换。即，在IO单元15中，低电源电压区域16和高电源电压区域17在Y方向上分开而设，在高电源电压区域17中，P型晶体管区域17a和N型晶体管区域17b在Y方向上分开而设。
与图3的布局例相同，在IO单元列15A中，各IO单元15布置为高电源电压区域17位于靠核心区域2一侧，在IO单元列15B中，各IO单元15布置为低电源电压区域16位于靠核心区域2一侧。即，两列IO单元列15A、15B布置为IO单元列15A的高电源电压区域17与IO单元列15B的高电源电压区域17彼此相向。根据该布局，与图3的布局例相同，不需要在IO单元列15A与IO单元列15B之间留出空间，并且在IO单元列15B中，低电源电压区域16位于靠核心区域2一侧，因此不需要在IO单元列15B与核心区域2之间留出空间。
在图2所示的IO单元10的构成中，高电源电压区域12的P型晶体管区域12a的N型阱与混装有P型/N型晶体管的低电源电压区域11之间存在较大的电位差。因此，需要在P型晶体管区域12a与低电源电压区域11之间留出较大的空间。相对于此，在图5所示的IO单元15的构成中，因为不需要在N型晶体管区域17b与低电源电压区域16之间留出较大的空间，所以能够使IO单元的面积进一步减小。
需要说明的是，在图2所示的IO单元10的构成中，在低电源电压区域11混装有P型/N型晶体管，但也可以在低电源电压区域11中，在Y方向上分开设置P型晶体管区域和N型晶体管区域。在此情况下，在图2中，优选在低电源电压区域11中，在图中的上侧设置N型晶体管区域，并在图中的下侧设置P型晶体管区域。即，在低电源电压区域11与高电源电压区域12之间同一导电类型的晶体管区域(在此情况下为P型晶体管区域)相向的情况下，低电源电压区域11与高电源电压区域12之间的电位差变得更小。在图5所示的IO单元15的构成中，出于相同的理由，在使低电源电压区域16在Y方向上分开设置的情况下，优选在图中的上侧设置P型晶体管区域，在图中的下侧设置N型晶体管区域。
需要说明的是，在本实施方式中，布置有两列IO单元列10A、10B，但IO单元列的列数并不限于两列。例如，在布置四列IO单元列的情况下，只要以上述IO单元列10A、10B为一组，沿Y方向排列着布置两组即可。在此情况下，也能够获得与本实施方式相同的作用和效果。
在图3的布局例中，使IO单元列10A的IO单元10在Y方向上的尺寸和位置相同，且IO单元列10B的IO单元10在Y方向上的尺寸和位置相同，但本实施方式的构成不限于此。并且，使IO单元列10A和IO单元列10B中相向的IO单元10在X方向上的尺寸和位置相同，但本实施方式的构成不限于此。
(第二实施方式)
图6是示出第二实施方式所涉及的半导体集成电路装置的IO单元10的布局例的图，其相当于图1的X2部分的放大图。在图6中，第一IO单元块4和第二IO单元块5在X方向上相邻。第一IO单元块4的IO单元10的布局与图3的构成相同。即，两列IO单元列10A、10B分别包括沿X方向排列的多个IO单元10，两列IO单元列10A、10B沿Y方向排列着布置。相当于第一IO单元列的IO单元列10A在沿Y方向排列布置的两列以上的IO单元列(此处为IO单元列10A、10B)中布置得离芯片1的边缘最近。相当于第二IO单元列的IO单元列10B以与IO单元列10A相邻的方式布置在比IO单元列10A靠核心区域2一侧。
第二IO单元块5仅包括一列IO单元列10C，IO单元列10C相当于第三IO单元列，其包括沿X方向排列的多个IO单元10。在图6的构成中，IO单元列10A和IO单元列10C沿X方向排列布置在一列上。
在图6的布局例中，在第一IO单元块4中，在IO单元列10A，各IO单元10布置为高电源电压区域12位于靠核心区域2一侧，在IO单元列10B，各IO单元10布置为低电源电压区域11位于靠核心区域2一侧。即，两列IO单元列10A、10B布置为IO单元列10A的高电源电压区域12与IO单元列10B的高电源电压区域12彼此相向。需要说明的是，在图6的布局例中，使IO单元列10A的IO单元10在Y方向上的尺寸和位置相同，且IO单元列10B的IO单元10在Y方向上的尺寸和位置相同。并且，使IO单元列10A和IO单元列10B中相向的IO单元10在X方向上的尺寸和位置相同。使IO单元列10A、10C的IO单元10在Y方向上的尺寸和位置相同。
在第一IO单元块4中，IO单元列10A和IO单元列10B的相同的高电源电压区域12的N型晶体管区域12b彼此相向，因此不需要为了避免闩锁错误而在IO单元列10A与IO单元列10B之间留出空间。并且，在IO单元列10B中，低电源电压区域11位于靠核心区域2一侧，因此不需要为了避免闩锁错误而在IO单元列10B与核心区域2之间留出空间。上述作用和效果与第一实施方式相同。
在第二IO单元块5中，IO单元列10C布置为高电源电压区域12位于靠芯片1的边缘一侧。即，在第一IO单元块4的IO单元列10A和第二IO单元块5的IO单元列10C中，IO单元10的朝向是相反的。在第一IO单元块4和第二IO单元块5之间，由于高电源电压区域与低电源电压区域相邻或高电源电压区域与核心区域相邻，因而产生了死角空间DS。
图7是示出比较例所涉及的IO单元布局的图。在图7中，布置有长度不同的IO单元列10I、10J，IO单元布局包括IO单元列为两列的部分和IO单元列为一列的部分。在图7(a)中，IO单元10的朝向均相同。因此，因为在IO单元列为两列的部分中，出于与图4相同的理由，需要在IO单元列10I与IO单元列10J之间设置空间，所以产生了死角空间。需要说明的是，在IO单元列10J的右侧也有一部分因为高电源电压区域与核心区域相邻而产生了死角空间。在图7(b)中，在整个IO单元列10I中，使IO单元10的朝向反过来。因此，因为在IO单元列为两列的部分中，各自的高电源电压区域12彼此相向，所以在IO单元列10I与IO单元列10J之间没有产生死角空间。然而，因为在IO单元列为一列的部分中，高电源电压区域12位于靠核心区域一侧，所以在遍及整个该部分的范围内，高电源电压区域与核心区域相邻，因此在靠核心区域一侧产生了死角空间。
相对于此，在图6的构成中，在第一IO单元块4中，在IO单元列10A、10B之间没有产生死角空间。在第二IO单元块5中，因为IO单元列10C的低电源电压区域11位于靠核心区域一侧，所以在靠核心区域一侧没有产生死角空间。即，在第一IO单元块4即IO单元列为两列的部分中，不会像图7(a)那样在遍及整个该部分的范围内产生死角空间。在第二IO单元块5即IO单元列为一列的部分中，也不会像图7(b)那样在遍及整个该部分的范围内产生死角空间。因此，虽然在第一IO单元块4与第二IO单元块5之间产生了死角空间DS，但当从整体上来看第一、第二IO单元块4、5时，能够大幅度地抑制死角空间的总量。其结果是，既能够将半导体集成电路装置的面积抑制得较小，又能够避免闩锁错误。
图8示出了在图6的构成的基础上，在死角空间设有电源线的示例。在图8的构成中，在第一IO单元块4与第二IO单元块5之间，布置有沿Y方向延伸的电源线23、24。电源线23是连接布置在第一IO单元块4中的电源线21和布置在第二IO单元块5中的电源线21的线，且形成在比电源线21靠上层的布线层中。电源线24是连接布置在第一IO单元块4中的电源线22和布置在第二IO单元块5中的电源线22的线，且形成在比电源线22靠上层的布线层中。在图8的构成中，能够有效利用第一IO单元块4与第二IO单元块5之间的死角空间，来强化电源。
需要说明的是，在图6的构成中，使IO单元列10A的IO单元10在Y方向上的尺寸和位置相同，且IO单元列10B的IO单元10在Y方向上的尺寸和位置相同，但本实施方式的构成不限于此。并且，使IO单元列10A和IO单元列10B中相向的IO单元10在X方向上的尺寸和位置相同，但本实施方式的构成不限于此。而且，在图6的构成中，使IO单元列10A、10C的IO单元10在Y方向上的尺寸和位置相同，但本实施方式的构成不限于此。在图6的构成中，使IO单元列10A和IO单元列10C沿X方向排列布置在一列上，但本实施方式的构成不限于此。
(其他构成例)
图9是IO单元布局的另一例。图9的布局例与图6的布局例基本相同。不过，与图6的不同点在于：在第一IO单元块4中，设有可供信号线穿过的空间。即，就IO单元列10A、10B而言，在相向的IO单元10的组之间，设有可供信号线穿过的空间S1。在IO单元列10A的靠芯片1的边缘一侧，设有可供信号线穿过的空间S2。通常在IO单元10中，在低电源电压区域11的端部设有输入输出部。因此，通过设置空间S1、S2，而使得IO单元列10A的各IO单元10的输入输出部与设在核心区域2的内部核心电路之间的连接变得容易。
需要说明的是，在第一实施方式中，也可以与图9的布局例相同，设置可供信号线穿过的空间。
图10是IO单元布局的另一构成例。在图10中，为了便于图示，示出了相向的一组IO单元10的构成。在实际情况中，通过使图10所示的一组IO单元10沿X方向排列，从而构成两列IO单元列。在图10中，在相向的IO单元10之间，布置有沿X方向延伸的电源线25。利用该电源线25，来进一步强化电源。此处，使电源线25用于强化例如接地电位VSS的供给。不过，也可以用于强化电源电位VDDIO的供给。在上述第一或第二实施方式中，还可以采用图10那样的构成。
图11是IO单元布局的又一构成例。在图11中，为了便于图示，示出了相向的一组IO单元10的构成。在实际情况中，通过使图11所示的一组IO单元10沿X方向排列，从而构成两列IO单元列。在图11中，示出为了与芯片1的外部连接而设置的焊盘30。需要说明的是，省略了IO单元10与焊盘30之间的连接线的图示。在图11中，在与焊盘30相同的布线层中，布置有沿Y方向延伸的上层电源线26、27。上层电源线26使相向的IO单元10的电源线21之间彼此连接。上层电源线27使相向的IO单元10的电源线22之间彼此连接。利用所述上层电源线26、27，来进一步强化电源。在上述第一或第二实施方式中，还可以采用图11那样的构成。
-产业实用性-
根据本公开，可在不使半导体集成电路装置的面积增加的情况下，避免闩锁错误，因此例如针对LSI的小型化、性能的提升来说是有用的。
-符号说明-
1 芯片
2 核心区域
3 IO区域
4 第一IO单元块
5 第二IO单元块
10 IO单元
10A IO单元列(第一IO单元列)
10B IO单元列(第二IO单元列)
10C IO单元列(第三IO单元列)
11 低电源电压区域
12 高电源电压区域
12a P型晶体管区域
12b N型晶体管区域
15 IO单元
15A、15B IO单元列
16 低电源电压区域
17 高电源电压区域
17a P型晶体管区域
17b N型晶体管区域
21、22 电源线
25 电源线
26、27 上层电源线
30 焊盘
S1、S2 可供信号线穿过的空间

Claims (19)

1.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括芯片、核心区域以及IO区域，
所述核心区域设在所述芯片上，
所述IO区域设在所述芯片上且位于所述核心区域与所述芯片的外侧边之间，
在所述IO区域，分别包括沿第一方向排列的多个IO单元的两列以上的IO单元列沿第二方向排列着布置，所述第一方向是沿所述芯片的外侧边延伸的方向，所述第二方向与所述第一方向垂直，
两列以上的所述IO单元列包括第一IO单元列和第二IO单元列，
所述第一IO单元列在两列以上的所述IO单元列中布置得离所述芯片的边缘最近，
所述第二IO单元列以与所述第一IO单元列相邻的方式布置在比所述第一IO单元列靠所述核心区域一侧，
所述第一IO单元列的所述IO单元和所述第二IO单元列的所述IO单元分别具有高电源电压区域和低电源电压区域，所述高电源电压区域和所述低电源电压区域在所述第二方向上分开而设，
所述第一IO单元列及所述第二IO单元列布置为所述第一IO单元列的所述高电源电压区域与所述第二IO单元列的所述高电源电压区域彼此相向。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述高电源电压区域具有P型晶体管区域和N型晶体管区域，所述P型晶体管区域和所述N型晶体管区域在所述第二方向上分开而设，
所述第一IO单元列和所述第二IO单元列布置为所述第一IO单元列的所述P型晶体管区域与所述第二IO单元列的所述P型晶体管区域彼此相向。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一IO单元列的所述IO单元在所述第二方向上的尺寸和在该第二方向上的位置相同，
所述第二IO单元列的所述IO单元在所述第二方向上的尺寸和在该第二方向上的位置相同。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
就所述第一IO单元列和所述第二IO单元列而言，相向的所述IO单元在所述第一方向上的尺寸和在该第一方向上的位置相同。
5.根据权利要求1所述的半导体集成电路装置，其特征在于：
就所述第一IO单元列和所述第二IO单元列而言，在相向的IO单元组之间，设有可供信号线穿过的空间。
6.根据权利要求1所述的半导体集成电路装置，其特征在于：
就所述第一IO单元列和所述第二IO单元列而言，在相向的IO单元之间，布置有沿所述第一方向延伸的电源线。
7.根据权利要求1所述的半导体集成电路装置，其特征在于：
在所述第一IO单元列的所述IO单元的所述高电源电压区域和所述第二IO单元列的所述IO单元的所述高电源电压区域，分别布置有沿所述第一方向延伸的第一电源线，
在所述第一IO单元列和所述第二IO单元列中，在比所述第一电源线靠上层的布线层中布置有上层电源线，所述上层电源线形成为沿所述第二方向延伸，且用以使所述第一电源线彼此连接。
8.根据权利要求7所述的半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括为了与所述芯片的外部连接而设置的焊盘，
所述上层电源线形成在与所述焊盘相同的布线层中。
9.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括芯片、核心区域以及IO区域，
所述核心区域设在所述芯片上，
所述IO区域设在所述芯片上且位于所述核心区域与所述芯片的外侧边之间，并包括在第一方向上相邻的第一IO单元块和第二IO单元块，所述第一方向是沿所述芯片的外侧边延伸的方向，
在所述第一IO单元块中，分别包括沿所述第一方向排列的多个IO单元的两列以上的IO单元列沿第二方向排列着布置，所述第二方向与所述第一方向垂直，
两列以上的所述IO单元列包括第一IO单元列和第二IO单元列，
所述第一IO单元列在两列以上的所述IO单元列中布置得离所述芯片的边缘最近，
所述第二IO单元列以与所述第一IO单元列相邻的方式布置在比所述第一IO单元列靠所述核心区域一侧，
在所述第二IO单元块中，仅布置有一列第三IO单元列，所述第三IO单元列包括沿所述第一方向排列的多个IO单元，
所述第一IO单元列到所述第三IO单元列的所述IO单元分别具有高电源电压区域和低电源电压区域，所述高电源电压区域和所述低电源电压区域在所述第二方向上分开而设，
所述第一IO单元列及所述第二IO单元列布置为所述第一IO单元列的所述高电源电压区域与所述第二IO单元列的所述高电源电压区域彼此相向，
所述第三IO单元列布置为所述第三IO单元列的所述高电源电压区域位于靠所述芯片的边缘一侧。
10.根据权利要求9所述的半导体集成电路装置，其特征在于：
所述第一IO单元列和所述第三IO单元列沿所述第一方向排列布置为一列。
11.根据权利要求9所述的半导体集成电路装置，其特征在于：
所述第一IO单元列的所述IO单元和所述第三IO单元列的所述IO单元在所述第二方向上的尺寸和在该第二方向上的位置相同。
12.根据权利要求9所述的半导体集成电路装置，其特征在于：
在所述第一IO单元块与所述第二IO单元块之间，布置有沿所述第二方向延伸的电源线。
13.根据权利要求9所述的半导体集成电路装置，其特征在于：
所述高电源电压区域具有P型晶体管区域和N型晶体管区域，所述P型晶体管区域和所述N型晶体管区域在所述第二方向上分开而设，
所述第一IO单元列和所述第二IO单元列布置为所述第一IO单元列的所述P型晶体管区域与所述第二IO单元列的所述P型晶体管区域彼此相向。
14.根据权利要求9所述的半导体集成电路装置，其特征在于：
所述第一IO单元列的所述IO单元在所述第二方向上的尺寸和在该第二方向上的位置相同，
所述第二IO单元列的所述IO单元在所述第二方向上的尺寸和在该第二方向上的位置相同。
15.根据权利要求9所述的半导体集成电路装置，其特征在于：
就所述第一IO单元列和所述第二IO单元列而言，相向的所述IO单元在所述第一方向上的尺寸和在该第一方向上的位置相同。
16.根据权利要求9所述的半导体集成电路装置，其特征在于：
就所述第一IO单元列和所述第二IO单元列而言，在相向的IO单元组之间，设有可供信号线穿过的空间。
17.根据权利要求9所述的半导体集成电路装置，其特征在于：
就所述第一IO单元列和所述第二IO单元列而言，在相向的IO单元之间，布置有沿所述第一方向延伸的电源线。
18.根据权利要求9所述的半导体集成电路装置，其特征在于：
在所述第一IO单元列的所述IO单元的所述高电源电压区域和所述第二IO单元列的所述IO单元的所述高电源电压区域，分别布置有沿所述第一方向延伸的第一电源线，
在所述第一IO单元列和所述第二IO单元列中，在比所述第一电源线靠上层的布线层中布置有上层电源线，所述上层电源线形成为沿所述第二方向延伸，且用以使所述第一电源线彼此连接。
19.根据权利要求18所述的半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括为了与所述芯片的外部连接而设置的焊盘，
所述上层电源线形成在与所述焊盘相同的布线层中。
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