JPWO2018211931A1 - 半導体集積回路装置 - Google Patents

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Abstract

複数列のＩＯセルを備えた半導体集積回路装置について、面積の増大を招くことなく、ラッチアップエラーを回避可能となる構成を提供する。半導体集積回路装置は、チップの端に最も近く配置されたＩＯセル列（１０Ａ）と、そのコア領域側に隣り合うように配置されたＩＯセル列（１０Ｂ）とを備える。ＩＯセル列（１０Ａ，１０Ｂ）のＩＯセル（１０）は、ＩＯセル（１０）が並ぶ方向と垂直をなす方向において分かれて設けられた高電源電圧領域（１２）と低電源電圧領域（１１）とを有する。ＩＯセル列（１０Ａ，１０Ｂ）は、高電源電圧領域（１２）同士が対向するように、配置されている。

Description

本開示は、チップ上にコア領域とＩＯ領域とが配置された半導体集積回路装置に関する。
近年の半導体集積回路は、大規模化が進み、入出力信号数が増大している。このため、コア領域の周囲に入出力セル（ＩＯセル）を一重に並べて配置すると、ＩＯセルによって半導体集積回路の面積が律束され、半導体集積回路が構成される装置、すなわち半導体集積回路装置の面積が増大する場合がある、という問題がある。
特許文献１では、ＩＯセルを二重に並べて配置した半導体集積回路装置の構成が開示されている。また、特許文献２では、ＩＯセルを、１列、２列、および、３列に並べて配置した半導体装置の構成が開示されている。
特開２００３−１００８９１号公報 米国特許出願公開第２００５／０１２７４０５号明細書
ＩＯセルは一般に、ＥＳＤ回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路部等を含む低電源電圧領域とを有している。低電源電圧領域では、チップのコア領域に形成された内部回路と同じ電源電圧を使用する。
また、近年の微細化の進展により、チップ内部の電源電圧は低下している。ところが、チップ外部の電源電圧はチップ内部の電源電圧ほど低下しておらず、特に各種インターフェース規格などのために低電圧化が進んでいない場合がある。このため、ＩＯセルにおいて、高電源電圧領域と低電源電圧領域との電源電位の差が大きくなっている。
このため、高電源電圧領域と低電源電圧領域とで、トランジスタやウェルにかかる電圧の差が大きくなっており、いわゆるラッチアップエラーによる破壊が発生しやすくなっている。ラッチアップエラーを防ぐためには、高電源電圧領域と低電源電圧領域との間で、トランジスタ間やウェル間の距離を十分に大きくする必要がある。特に、高電源電圧領域において、チップ外部端子と直接接続されてチップ外部からのノイズが印加されやすい出力バッファやＥＳＤ回路について、この対処が必要になる。
ところが、例えば特許文献１の図１の構成では、２列目のＩＯセルは、高電源電圧側である外部信号端子１４ｂがコア領域の方に向いているため、ラッチアップエラーを防ぐためには、ＩＯセルとコア領域との間にスペースを大きくとる必要がある。また、特許文献２の図２の構成では、１列目のＩＯセル２７の低電源電圧側と２列目のＩＯセル２８の高電源電圧側とが向かい合っているため、ラッチアップエラーを防ぐためには、ＩＯセル２７，２８の間にスペースを大きくとる必要がある。
したがって、特許文献１，２の構成では、ラッチアップエラーの問題に対処するためには、半導体集積回路装置の面積が増大してしまうことになり、好ましくない。
本開示は、複数列のＩＯセルを備えた半導体集積回路装置について、面積の増大を招くことなく、ラッチアップエラーを回避可能となる構成を提供することを目的とする。
本開示の一態様では、半導体集積回路装置は、チップと、前記チップ上に設けられたコア領域と、前記チップ上の、前記コア領域の周囲に設けられたＩＯ領域とを備え、前記ＩＯ領域には、前記チップの外辺に沿う方向である第１方向に並ぶ複数のＩＯセルをそれぞれ備えた２列以上のＩＯセル列が、前記第１方向と垂直をなす第２方向に並べて配置されており、前記２列以上のＩＯセル列は、前記２列以上のＩＯセル列の中で、前記チップの端に最も近く配置された第１ＩＯセル列と、前記第１ＩＯセル列の前記コア領域側に、前記第１ＩＯセル列と隣り合うように配置された第２ＩＯセル列とを含み、前記第１および第２ＩＯセル列における前記ＩＯセルは、それぞれ、前記第２方向において分かれて設けられた、高電源電圧領域と低電源電圧領域とを有し、前記第１および第２ＩＯセル列は、前記高電源電圧領域同士が対向するように、配置されている。
この態様によると、半導体集積回路装置は、チップの端に最も近く配置された第１ＩＯセル列と、第１ＩＯセル列のコア領域側に、第１ＩＯセル列と隣り合うように配置された第２ＩＯセル列とを含む。第１および第２ＩＯセル列におけるＩＯセルは、それぞれ、ＩＯセルが並ぶ方向と垂直をなす第２方向において分かれて設けられた、高電源電圧領域と低電源電圧領域とを有している。そして、第１および第２ＩＯセル列は、高電源電圧領域同士が対向するように、配置されている。すなわち、第１ＩＯセル列と第２ＩＯセル列とにおいて対向するのは高電源電圧領域同士であるため、第１ＩＯセル列と第２ＩＯセル列との間に、ラッチアップエラーを回避するためにスペースをとる必要がない。また、第２ＩＯセル列のコア領域側には低電源電圧領域が位置するため、第２ＩＯセル列のコア領域側にも、ラッチアップエラーを回避するためにスペースをとる必要がない。したがって、半導体集積回路装置の面積の増大を招くことなく、ラッチアップエラーを回避可能となる。
本開示の他の態様では、半導体集積回路装置は、チップと、前記チップ上に設けられたコア領域と、前記チップ上の、前記コア領域の周囲に設けられ、前記チップの外辺に沿う方向である第１方向において隣り合う第１および第２ＩＯセルブロックを含むＩＯ領域とを備え、前記第１ＩＯセルブロックには、前記第１方向に並ぶ複数のＩＯセルをそれぞれ備えた２列以上のＩＯセル列が、前記第１方向と垂直をなす第２方向に並べて配置されており、前記２列以上のＩＯセル列は、前記２列以上のＩＯセル列の中で、前記チップの端に最も近く配置された第１ＩＯセル列と、前記第１ＩＯセル列の前記コア領域側に、前記第１ＩＯセル列と隣り合うように配置された第２ＩＯセル列とを含み、前記第２ＩＯセルブロックには、前記第１方向に並ぶ複数のＩＯセルを備えた第３ＩＯセル列が、１列のみ、配置されており、前記第１〜第３ＩＯセル列における前記ＩＯセルは、それぞれ、前記第２方向において分かれて設けられた、高電源電圧領域と低電源電圧領域とを有し、前記第１および第２ＩＯセル列は、前記高電源電圧領域同士が対向するように、配置されており、前記第３ＩＯセル列は、前記高電源電圧領域が前記チップの端の側に位置するように、配置されている。
この態様によると、半導体集積回路装置は、ＩＯセルが並ぶ方向と同じ第１方向に隣り合う第１およびＩＯセルブロックを備えている。第１ＩＯセルブロックは、チップの端に最も近く配置された第１ＩＯセル列と、第１ＩＯセル列のコア領域側に、第１ＩＯセル列と隣り合うように配置された第２ＩＯセル列とを含む。第２ＩＯセルブロックは、第３ＩＯセル列を１列のみ、含む。第１〜第３ＩＯセル列におけるＩＯセルは、それぞれ、ＩＯセルが並ぶ方向と垂直をなす第２方向において分かれて設けられた、高電源電圧領域と低電源電圧領域とを有している。そして、第１および第２ＩＯセル列は、高電源電圧領域同士が対向するように、配置されている。すなわち、第１ＩＯセル列と第２ＩＯセル列とにおいて対向するのは高電源電圧領域同士であるため、第１ＩＯセル列と第２ＩＯセル列との間に、ラッチアップエラーを回避するためにスペースをとる必要がない。また、第２ＩＯセル列のコア領域側には低電源電圧領域が位置するため、第２ＩＯセル列のコア領域側にも、ラッチアップエラーを回避するためにスペースをとる必要がない。また、第３ＩＯセル列は、高電源電圧領域がチップの端の側に位置するように、配置されている。すなわち、第３ＩＯセル列のコア領域側には低電源電圧領域が位置するため、第３ＩＯセル列のコア領域側にも、ラッチアップエラーを回避するためにスペースをとる必要がない。したがって、半導体集積回路装置の面積の増大を招くことなく、ラッチアップエラーを回避可能となる。
本開示に係る半導体集積回路装置によると、半導体集積回路の面積の増加を招くことなく、ラッチアップエラーを回避可能である。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 ＩＯセルの構成例 第１実施形態に係る半導体集積回路装置におけるＩＯセルの配置例 図３のＩＯセル配置の比較例 図３のＩＯセル配置の変形例 第２実施形態に係る半導体集積回路装置におけるＩＯセルの配置例 （ａ），（ｂ）は図６のＩＯセル配置の比較例 図６のＩＯセル配置において、デッドスペースに電源配線を設けた例 図６のＩＯセル配置の変形例 ＩＯセル配置の他の例 ＩＯセル配置の他の例
以下、実施の形態について、図面を参照して説明する。
図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置は、チップ１上に、内部コア回路が形成されたコア領域２と、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とが設けられている。ＩＯ領域３は、コア領域２の周囲に設けられている。ＩＯ領域３には、チップ１の外辺に沿うように、２列のＩＯセル列１０Ａ，１０Ｂが配置されている。ただし、ＩＯ領域３の一部では、１列のＩＯセル列１０Ｃのみが配置されている。なお、ＩＯ領域３に配置されるＩＯセル列は、全て２列であってもかまわない。あるいは、２列以上のＩＯセル列が配置されていてもかまわない。図１では図示を簡略化しているが、ＩＯセル列１０Ａ，１０Ｂ，１０Ｃにはそれぞれ、インターフェース回路を構成する複数のＩＯセル１０が並んでいる。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。
図２はＩＯセル１０の構成例である。なお、図２では、ＩＯセルの内部構成や信号配線等については図示を省略している。以降の図でも同様である。ＩＯセルは一般に、ＥＳＤ回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路部等を含む低電源電圧領域とを有している。そして、図２のＩＯセル１０は、Ｙ方向（図面縦方向）において、低電源電圧領域１１と高電源電圧領域１２とに分かれている。なおここでは、Ｘ方向はチップ１の外辺に沿う方向であり、ＩＯセル１０が並ぶ第１方向に相当する。Ｙ方向はチップ１の端からコア領域２に向かう方向であり、Ｘ方向と平面視で垂直をなす第２方向に相当する。
低電源電圧領域１１では、Ｐ型トランジスタおよびＮ型トランジスタが混載されている。Ｐ型トランジスタはＰ型トランジスタ領域に形成されており、Ｎ型トランジスタはＮ型トランジスタ領域に形成されている。高電源電圧領域１２では、Ｐ型トランジスタが形成されるＰ型トランジスタ領域１２ａとＮ型トランジスタが形成されるＮ型トランジスタ領域１２ｂとが、Ｙ方向に分かれて設けられている。Ｐ型トランジスタ領域１２ａには、Ｘ方向に延び、ＩＯ用電源電位ＶＤＤＩＯをＩＯセル１０に供給する電源配線２１が設けられている。Ｎ型トランジスタ領域１２ｂには、Ｘ方向に延び、接地電位ＶＳＳをＩＯセル１０に供給する電源配線２２が設けられている。なお、図示を省略しているが、低電源電圧領域１１にも、電源配線が設けられている。また、ＩＯセル１０の低電源電圧領域１１および高電源電圧領域１２には、トランジスタ以外のデバイス例えばダイオードが形成されていてもよい。
（第１実施形態）
図３は第１実施形態に係る半導体集積回路装置におけるＩＯセル１０の配置例を示す図であり、図１の部分Ｘ１の拡大図に相当する。図３において、２列のＩＯセル列１０Ａ，１０Ｂは、それぞれ、Ｘ方向（図面横方向、チップ１の外辺に沿う方向）に並ぶ複数のＩＯセル１０を備えており、Ｙ方向（図面縦方向、チップ１の端からコア領域２に向かう方向）に並べて配置されている。第１ＩＯセル列に相当するＩＯセル列１０Ａは、Ｙ方向に並べて配置された２列以上のＩＯセル列（ここではＩＯセル列１０Ａ，１０Ｂ）の中で、チップ１の端に最も近く配置されている。第２ＩＯセル列に相当するＩＯセル列１０Ｂは、ＩＯセル列１０Ａのコア領域２側に、ＩＯセル列１０Ａと隣り合うように配置されている。
図３の配置例では、ＩＯセル列１０Ａは、高電源電圧領域１２がコア領域２側に位置するように、各ＩＯセル１０が配置されており、ＩＯセル列１０Ｂは、低電源電圧領域１１がコア領域２側に位置するように、各ＩＯセル１０が配置されている。すなわち、２列のＩＯセル列１０Ａ，１０Ｂは、高電源電圧領域１２同士が対向するように、配置されている。なお、図３の配置例では、ＩＯセル列１０ＡにおけるＩＯセル１０は、Ｙ方向におけるサイズおよび位置が同一であり、ＩＯセル列１０ＢにおけるＩＯセル１０は、Ｙ方向におけるサイズおよび位置が同一であるものとしている。また、ＩＯセル列１０ＡとＩＯセル列１０Ｂとにおいて、対向するＩＯセル１０は、Ｘ方向におけるサイズおよび位置が同一であるものとしている。
図３の配置例では、ＩＯセル列１０ＡとＩＯセル列１０Ｂとは、同じ高電源電圧領域１２のＮ型トランジスタ領域１２ｂ同士が対向しているため、ＩＯセル列１０ＡとＩＯセル列１０Ｂとの間に、ラッチアップエラーを回避するためのスペースをとる必要がない（図３の矢印Ａ１）。また、ＩＯセル列１０Ｂは、コア領域２側に低電源電圧領域１１が位置しているため、ＩＯセル列１０Ｂとコア領域２との間に、ラッチアップエラーを回避するためのスペースをとる必要がない（図３の矢印Ａ２）。
図４は比較例に係るＩＯセル配置を示す図である。図４の構成では、２列のＩＯセル列１０Ｇ，１０Ｈはいずれも、低電源電圧領域１１がコア領域２側に位置するように、各ＩＯセル１０が配置されている。この配置では、ＩＯセル列１０Ｇの低電源電圧領域１１とＩＯセル列１０Ｈの高電源電圧領域１２とが対向しているため、ラッチアップエラーを回避するためには、ＩＯセル列１０ＧとＩＯセル列１０Ｈとの間にスペースをとる必要がある。このため、ＩＯセル列１０ＧとＩＯセル列１０Ｈとの間にデッドスペースＤＳが生じることになり、半導体集積回路装置の面積増大につながってしまう。
これに対して図３の配置例では、ラッチアップエラーを回避するためのスペースをとる必要がないので、半導体集積回路装置の面積の増大を招くことなく、ラッチアップエラーを回避可能となる。
図５は図３の配置例の変形例である。図５の配置例では、ＩＯセル１０に代えて、高電源電圧領域におけるＰ型トランジスタ領域とＮ型トランジスタ領域の位置が入れ替わったＩＯセル１５が、配置されている。すなわち、ＩＯセル１５は、低電源電圧領域１６と高電源電圧領域１７とがＹ方向に分かれて設けられており、高電源電圧領域１７は、Ｐ型トランジスタ領域１７ａとＮ型トランジスタ領域１７ｂとがＹ方向に分かれて設けられている。
そして、図３の配置例と同様に、ＩＯセル列１５Ａは、高電源電圧領域１７がコア領域２側に位置するように、各ＩＯセル１５が配置されており、ＩＯセル列１５Ｂは、低電源電圧領域１６がコア領域２側に位置するように、各ＩＯセル１５が配置されている。すなわち、２列のＩＯセル列１５Ａ，１５Ｂは、高電源電圧領域１７同士が対向するように、配置されている。この配置により、図３の配置例と同様に、ＩＯセル列１５ＡとＩＯセル列１５Ｂとの間にスペースをとる必要がなく、またＩＯセル列１５Ｂは、コア領域２側に低電源電圧領域１６が位置しているため、ＩＯセル列１５Ｂとコア領域２との間にスペースをとる必要がない。
また、図２に示すＩＯセル１０の構成では、高電源電圧領域１２のＰ型トランジスタ領域１２ａにおけるＮ型ウェルと、Ｐ型／Ｎ型トランジスタが混載された低電源電圧領域１１との間に大きな電位差がある。このため、Ｐ型トランジスタ領域１２ａと低電源電圧領域１１との間に、大きなスペースをとる必要がある。これに対して、図５に示すＩＯセル１５の構成では、Ｎ型トランジスタ領域１７ｂと低電源電圧領域１６との間に大きなスペースをとる必要がないので、ＩＯセル面積をより小さくすることができる。
なお、図２に示すＩＯセル１０の構成では、低電源電圧領域１１はＰ型／Ｎ型トランジスタが混載されるものとしたが、低電源電圧領域１１において、Ｐ型トランジスタ領域とＮ型トランジスタ領域とをＹ方向に分けて設けてもよい。この場合、図２において、低電源電圧領域１１は、図面上側にＮ型トランジスタ領域を設けて、下側にＰ型トランジスタ領域を設ける方が好ましい。すなわち、低電源電圧領域１１と高電源電圧領域１２との間では、同一導電型のトランジスタ領域（この場合はＰ型トランジスタ領域）が対向する方が、低電源電圧領域１１と高電源電圧領域１２との間の電位差がより小さくなる。また、図５に示すＩＯセル１５の構成では、同じ理由により、低電源電圧領域１６をＹ方向に分ける場合は、図面上側にＰ型トランジスタ領域を設けて、下側にＮ型トランジスタ領域を設ける方が好ましい。
なお、本実施形態では、２列のＩＯセル列１０Ａ，１０Ｂが配置されているものとしたが、ＩＯセル列の列数は２列に限られるものではない。例えば、４列のＩＯセル列を配置する場合には、上述したＩＯセル列１０Ａ，１０Ｂの配置を、Ｙ方向に２組並べればよい。この場合も、本実施形態と同様の作用効果が得られる。
また、図３の配置例では、ＩＯセル列１０ＡにおけるＩＯセル１０は、Ｙ方向におけるサイズおよび位置が同一であり、ＩＯセル列１０ＢにおけるＩＯセル１０は、Ｙ方向におけるサイズおよび位置が同一であるものとしたが、本実施形態の構成はこれに限られるものではない。また、ＩＯセル列１０ＡとＩＯセル列１０Ｂとにおいて、対向するＩＯセル１０は、Ｘ方向におけるサイズおよび位置が同一であるものとしたが、本実施形態の構成はこれに限られるものではない。
（第２実施形態）
図６は第２実施形態に係る半導体集積回路装置におけるＩＯセル１０の配置例を示す図であり、図１の部分Ｘ２の拡大図に相当する。図６において、第１ＩＯセルブロック４と、第２ＩＯセルブロック５とは、Ｘ方向において隣り合っている。第１ＩＯセルブロック４におけるＩＯセル１０の配置は、図３の構成と同様である。すなわち、２列のＩＯセル列１０Ａ，１０Ｂは、それぞれ、Ｘ方向に並ぶ複数のＩＯセル１０を備えており、Ｙ方向に並べて配置されている。第１ＩＯセル列に相当するＩＯセル列１０Ａは、Ｙ方向に並べて配置された２列以上のＩＯセル列（ここではＩＯセル列１０Ａ，１０Ｂ）の中で、チップ１の端に最も近く配置されている。第２ＩＯセル列に相当するＩＯセル列１０Ｂは、ＩＯセル列１０Ａのコア領域２側に、ＩＯセル列１０Ａと隣り合うように配置されている。
また、第２ＩＯセルブロック５は、Ｘ方向に並ぶ複数のＩＯセル１０を備えた、第３ＩＯセル列に相当するＩＯセル列１０Ｃを、１列のみ、備えている。図６の構成では、ＩＯセル列１０ＡとＩＯセル列１０Ｃとは、Ｘ方向に沿って一列に並ぶように配置されている。
図６の配置例では、第１ＩＯセルブロック４において、ＩＯセル列１０Ａは、高電源電圧領域１２がコア領域２側に位置するように、各ＩＯセル１０が配置されており、ＩＯセル列１０Ｂは、低電源電圧領域１１がコア領域２側に位置するように、各ＩＯセル１０が配置されている。すなわち、２列のＩＯセル列１０Ａ，１０Ｂは、高電源電圧領域１２同士が対向するように、配置されている。なお、図６の配置例では、ＩＯセル列１０ＡにおけるＩＯセル１０は、Ｙ方向におけるサイズおよび位置が同一であり、ＩＯセル列１０ＢにおけるＩＯセル１０は、Ｙ方向におけるサイズおよび位置が同一であるものとしている。また、ＩＯセル列１０ＡとＩＯセル列１０Ｂとにおいて、対向するＩＯセル１０は、Ｘ方向におけるサイズおよび位置が同一であるものとしている。また、ＩＯセル列１０Ａ，１０ＣにおけるＩＯセル１０は、Ｙ方向におけるサイズおよび位置が同一であるものとしている。
第１ＩＯセルブロック４では、ＩＯセル列１０ＡとＩＯセル列１０Ｂとは、同じ高電源電圧領域１２のＮ型トランジスタ領域１２ｂ同士が対向しているため、ＩＯセル列１０ＡとＩＯセル列１０Ｂとの間に、ラッチアップエラーを回避するためのスペースをとる必要がない。また、ＩＯセル列１０Ｂは、コア領域２側に低電源電圧領域１１が位置しているため、ＩＯセル列１０Ｂとコア領域２との間に、ラッチアップエラーを回避するためのスペースをとる必要がない。これらの作用効果は、第１実施形態と同様である。
また、第２ＩＯセルブロック５では、ＩＯセル列１０Ｃは、高電源電圧領域１２がチップ１の端の側に位置するように、配置されている。すなわち、第１ＩＯセルブロック４におけるＩＯセル列１０Ａと第２ＩＯセルブロック５におけるＩＯセル列１０Ｃとでは、ＩＯセル１０の向きが逆になっている。そして、第１ＩＯセルブロック４と第２ＩＯセルブロック５との間に、高電源電圧領域と低電源電圧領域またはコア領域とが隣接しているために、デッドスペースＤＳが生じている。
図７は比較例に係るＩＯセル配置を示す図である。図７では、長さが異なるＩＯセル列１０Ｉ，１０Ｊが配置されており、ＩＯセル配置はＩＯセル列が２列の部分と１列の部分を含む。図７（ａ）では、ＩＯセル１０の向きが全て同一である。このため、ＩＯセル列が２列の部分において、ＩＯセル列１０ＩとＩＯセル列１０Ｊとの間に図４と同様の理由によりスペースを設ける必要があるため、デッドスペースが生じている。なお、ＩＯセル列１０Ｊの右側にも一部、高電源電圧領域とコア領域とが隣接しているために、デッドスペースが生じている。図７（ｂ）では、ＩＯセル列１０Ｉの全体において、ＩＯセル１０の向きを逆にしている。このため、ＩＯセル列が２列の部分では、高電源電圧領域１２同士が対向しているため、ＩＯセル列１０ＩとＩＯセル列１０Ｊとの間にデッドスペースは生じていない。ところが、ＩＯセル列が１列の部分では、高電源電圧領域１２がコア領域側にあるので、その全体にわたって、高電源電圧領域とコア領域とが隣接しているためコア領域側にデッドスペースが生じている。
これに対して、図６の構成では、第１ＩＯセルブロック４において、ＩＯセル列１０Ａ，１０Ｂの間にはデッドスペースは生じない。また、第２ＩＯセルブロック５において、ＩＯセル列１０Ｃの低電源電圧領域１１がコア領域側にあるので、コア領域側にデッドスペースは生じない。すなわち、第１ＩＯセルブロック４、すなわちＩＯセル列が２列の部分において、図７（ａ）のように、その全体にわたってデッドスペースが生じることがない。また、第２ＩＯセルブロック５、すなわちＩＯセル列が１列の部分において、図７（ｂ）のように、その全体にわたってデッドスペースが生じることもない。したがって、第１ＩＯセルブロック４と第２ＩＯセルブロック５との間にデッドスペースＤＳが生じているものの、第１および第２ＩＯセルブロック４，５の全体で見た場合、デッドスペースの全体量を大幅に抑制することができる。したがって、半導体集積回路装置の面積を小さく抑えつつ、ラッチアップエラーを回避することができる。
図８は図６の構成において、デッドスペースに電源配線を設けた例である。図８の構成では、第１ＩＯセルブロック４と、第２ＩＯセルブロック５との間に、Ｙ方向に延びる電源配線２３，２４が配置されている。電源配線２３は、第１ＩＯセルブロック４に配置された電源配線２１と、第２ＩＯセルブロック５に配置された電源配線２１とを接続する配線であり、電源配線２１よりも上層の配線層に形成されている。電源配線２４は、第１ＩＯセルブロック４に配置された電源配線２２と、第２ＩＯセルブロック５に配置された電源配線２２とを接続する配線であり、電源配線２２よりも上層の配線層に形成されている。図８の構成では、第１ＩＯセルブロック４と第２ＩＯセルブロック５との間のデッドスペースを有効活用して、電源を強化することができる。
なお、図６の構成では、ＩＯセル列１０ＡにおけるＩＯセル１０は、Ｙ方向におけるサイズおよび位置が同一であり、ＩＯセル列１０ＢにおけるＩＯセル１０は、Ｙ方向におけるサイズおよび位置が同一であるものとしたが、本実施形態の構成はこれに限られるものではない。また、ＩＯセル列１０ＡとＩＯセル列１０Ｂとにおいて、対向するＩＯセル１０は、Ｘ方向におけるサイズおよび位置が同一であるものとしたが、本実施形態の構成はこれに限られるものではない。さらに、図６の構成では、ＩＯセル列１０Ａ，１０ＣにおけるＩＯセル１０は、Ｙ方向におけるサイズおよび位置が同一であるものとしたが、本実施形態の構成はこれに限られるものではない。また、図６の構成では、ＩＯセル列１０ＡとＩＯセル列１０Ｃとは、Ｘ方向に沿って一列に並ぶように配置されているものとしたが、本実施形態の構成はこれに限られるものではない。
（他の構成例）
図９はＩＯセル配置の他の例である。図９の配置例は、図６の配置例とほぼ同様である。ただし、第１ＩＯセルブロック４において、信号配線が通過可能なスペースが設けられている点が、図６と異なっている。すなわち、ＩＯセル列１０Ａ，１０Ｂにおいて、対向するＩＯセル１０の組同士の間に、信号配線が通過可能なスペースＳ１が設けられている。また、ＩＯセル列１０Ａのチップ１の端の側に、信号配線が通過可能なスペースＳ２が設けられている。ＩＯセル１０では通常、低電源電圧領域１１の端部に入出力部が設けられている。このため、スペースＳ１，Ｓ２を設けたことによって、ＩＯセル列１０Ａの各ＩＯセル１０の入出力部と、コア領域２に設けられた内部コア回路との接続が容易になる。
なお、第１実施形態において、図９の配置例と同様に、信号配線が通過可能なスペースを設けてもよい。
図１０はＩＯセル配置の他の構成例である。図１０では、図示の便宜上、対向する一組のＩＯセル１０の構成を示している。実際には、図１０に示す一組のＩＯセル１０がＸ方向に並ぶことによって、２列のＩＯセル列が構成される。図１０では、対向するＩＯセル１０同士の間に、Ｘ方向に延びる電源配線２５が配置されている。この電源配線２５によって、電源がより強化される。ここでは、電源配線２５は、例えば接地電位ＶＳＳの供給を強化するものとする。ただし、電源電位ＶＤＤＩＯの供給を強化するものとしてもよい。上述の第１または第２実施形態において、図１０のような構成をとってもいい。
図１１はＩＯセル配置の他の構成例である。図１１では、図示の便宜上、対向する一組のＩＯセル１０の構成を示している。実際には、図１１に示す一組のＩＯセル１０がＸ方向に並ぶことによって、２列のＩＯセル列が構成される。図１１では、チップ１の外部との接続のために設けられたパッド３０が示されている。なお、ＩＯセル１０とパッド３０との接続配線は図示を省略している。そして、図１１では、パッド３０と同一配線層において、Ｙ方向に延びる上層電源配線２６，２７が配置されている。上層電源配線２６は、対向するＩＯセル１０の電源配線２１同士を接続する。上層電源配線２７は、対向するＩＯセル１０の電源配線２２同士を接続する。これら上層電源配線２６，２７によって、電源がより強化される。上述の第１または第２実施形態において、図１１のような構成をとってもよい。
本開示によると、半導体集積回路装置について、面積の増加を招くことなく、ラッチアップエラーを回避可能であるので、例えば、ＬＳＩの小型化や性能向上に有用である。
１ チップ
２ コア領域
３ ＩＯ領域
４ 第１ＩＯセルブロック
５ 第２ＩＯセルブロック
１０ ＩＯセル
１０Ａ ＩＯセル列（第１ＩＯセル列）
１０Ｂ ＩＯセル列（第２ＩＯセル列）
１０Ｃ ＩＯセル列（第３ＩＯセル列）
１１ 低電源電圧領域
１２ 高電源電圧領域
１２ａ Ｐ型トランジスタ領域
１２ｂ Ｎ型トランジスタ領域
１５ ＩＯセル
１５Ａ，１５Ｂ ＩＯセル列
１６ 低電源電圧領域
１７ 高電源電圧領域
１７ａ Ｐ型トランジスタ領域
１７ｂ Ｎ型トランジスタ領域
２１，２２ 電源配線
２５ 電源配線
２６，２７ 上層電源配線
３０ パッド
Ｓ１，Ｓ２ 信号配線が通過可能なスペース

Claims (19)

  1. チップと、
    前記チップ上に設けられたコア領域と、
    前記チップ上の、前記コア領域の周囲に設けられたＩＯ領域とを備え、
    前記ＩＯ領域には、前記チップの外辺に沿う方向である第１方向に並ぶ複数のＩＯセルをそれぞれ備えた２列以上のＩＯセル列が、前記第１方向と垂直をなす第２方向に並べて配置されており、
    前記２列以上のＩＯセル列は、
    前記２列以上のＩＯセル列の中で、前記チップの端に最も近く配置された第１ＩＯセル列と、
    前記第１ＩＯセル列の前記コア領域側に、前記第１ＩＯセル列と隣り合うように配置された第２ＩＯセル列とを含み、
    前記第１および第２ＩＯセル列における前記ＩＯセルは、それぞれ、前記第２方向において分かれて設けられた、高電源電圧領域と低電源電圧領域とを有し、
    前記第１および第２ＩＯセル列は、前記高電源電圧領域同士が対向するように、配置されている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記高電源電圧領域は、前記第２方向において分かれて設けられた、Ｐ型トランジスタ領域とＮ型トランジスタ領域とを有し、
    前記第１ＩＯセル列と前記第２ＩＯセル列とは、前記Ｐ型トランジスタ領域同士が対向するように、配置されている
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第１ＩＯセル列における前記ＩＯセルは、前記第２方向におけるサイズおよび位置が同一であり、
    前記第２ＩＯセル列における前記ＩＯセルは、前記第２方向におけるサイズおよび位置が同一である
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記第１ＩＯセル列と前記第２ＩＯセル列とおいて、対向する前記ＩＯセルは、前記第１方向におけるサイズと位置が同一である
    ことを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記第１および第２ＩＯセル列において、対向するＩＯセルの組同士の間に、信号配線が通過可能なスペースが設けられている
    ことを特徴とする半導体集積回路装置。
  6. 請求項１記載の半導体集積回路装置において、
    前記第１および第２ＩＯセル列において、対向するＩＯセル同士の間に、前記第１方向に延びる電源配線が配置されている
    ことを特徴とする半導体集積回路装置。
  7. 請求項１記載の半導体集積回路装置において、
    前記第１および第２ＩＯセル列における前記ＩＯセルは、前記高電源電圧領域に、前記第１方向に延びる第１電源配線が配置されており、
    前記第１および第２ＩＯセル列において、前記第１電源配線よりも上層の配線層に、前記第２方向に延びるよう形成され、前記第１電源配線同士を接続する上層電源配線が配置されている
    ことを特徴とする半導体集積回路装置。
  8. 請求項７記載の半導体集積回路装置において、
    前記チップの外部との接続のために設けられたパッドを備え、
    前記上層電源配線は、前記パッドと同一の配線層に形成されている
    ことを特徴とする半導体集積回路装置。
  9. チップと、
    前記チップ上に設けられたコア領域と、
    前記チップ上の、前記コア領域の周囲に設けられ、前記チップの外辺に沿う方向である第１方向において隣り合う第１および第２ＩＯセルブロックを含むＩＯ領域とを備え、
    前記第１ＩＯセルブロックには、前記第１方向に並ぶ複数のＩＯセルをそれぞれ備えた２列以上のＩＯセル列が、前記第１方向と垂直をなす第２方向に並べて配置されており、
    前記２列以上のＩＯセル列は、
    前記２列以上のＩＯセル列の中で、前記チップの端に最も近く配置された第１ＩＯセル列と、
    前記第１ＩＯセル列の前記コア領域側に、前記第１ＩＯセル列と隣り合うように配置された第２ＩＯセル列とを含み、
    前記第２ＩＯセルブロックには、前記第１方向に並ぶ複数のＩＯセルを備えた第３ＩＯセル列が、１列のみ、配置されており、
    前記第１〜第３ＩＯセル列における前記ＩＯセルは、それぞれ、前記第２方向において分かれて設けられた、高電源電圧領域と低電源電圧領域とを有し、
    前記第１および第２ＩＯセル列は、前記高電源電圧領域同士が対向するように、配置されており、
    前記第３ＩＯセル列は、前記高電源電圧領域が前記チップの端の側に位置するように、配置されている
    ことを特徴とする半導体集積回路装置。
  10. 請求項９記載の半導体集積回路装置において、
    前記第１ＩＯセル列と、前記第３ＩＯセル列とは、前記第１方向に沿って一列に並ぶように配置されている
    ことを特徴とする半導体集積回路装置。
  11. 請求項９記載の半導体集積回路装置において、
    前記第１および第３ＩＯセル列における前記ＩＯセルは、前記第２方向におけるサイズおよび位置が同一である
    ことを特徴とする半導体集積回路装置。
  12. 請求項９記載の半導体集積回路装置において、
    前記第１ＩＯセルブロックと、前記第２ＩＯセルブロックとの間に、前記第２方向に延びる電源配線が配置されている
    ことを特徴とする半導体集積回路装置。
  13. 請求項９記載の半導体集積回路装置において、
    前記高電源電圧領域は、前記第２方向において分かれて設けられた、Ｐ型トランジスタ領域とＮ型トランジスタ領域とを有し、
    前記第１ＩＯセル列と前記第２ＩＯセル列とは、前記Ｐ型トランジスタ領域同士が対向するように、配置されている
    ことを特徴とする半導体集積回路装置。
  14. 請求項９記載の半導体集積回路装置において、
    前記第１ＩＯセル列における前記ＩＯセルは、前記第２方向におけるサイズおよび位置が同一であり、
    前記第２ＩＯセル列における前記ＩＯセルは、前記第２方向におけるサイズおよび位置が同一である
    ことを特徴とする半導体集積回路装置。
  15. 請求項９記載の半導体集積回路装置において、
    前記第１ＩＯセル列と前記第２ＩＯセル列とにおいて、対向する前記ＩＯセルは、前記第１方向におけるサイズと位置が同一である
    ことを特徴とする半導体集積回路装置。
  16. 請求項９記載の半導体集積回路装置において、
    前記第１および第２ＩＯセル列において、対向するＩＯセルの組同士の間に、信号配線が通過可能なスペースが設けられている
    ことを特徴とする半導体集積回路装置。
  17. 請求項９記載の半導体集積回路装置において、
    前記第１および第２ＩＯセル列において、対向するＩＯセル同士の間に、前記第１方向に延びる電源配線が配置されている
    ことを特徴とする半導体集積回路装置。
  18. 請求項９記載の半導体集積回路装置において、
    前記第１および第２ＩＯセル列における前記ＩＯセルは、前記高電源電圧領域に、前記第１方向に延びる第１電源配線が配置されており、
    前記第１および第２ＩＯセル列において、前記第１電源配線よりも上層の配線層に、前記第２方向に延びるように形成され、前記第１電源配線同士を接続する上層電源配線が配置されている
    ことを特徴とする半導体集積回路装置。
  19. 請求項１８記載の半導体集積回路装置において、
    前記チップの外部との接続のために設けられたパッドを備え、
    前記上層電源配線は、前記パッドと同一の配線層に形成されている
    ことを特徴とする半導体集積回路装置。
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