JP2013131619A - 半導体集積回路及びその設計方法 - Google Patents

Abstract

【課題】近年の半導体集積回路には多数の入出力端子を備えていることが要求される。しかし、多ピン化を実現するとＩ／Ｏセルから出力する信号間にスキューが発生してしまう問題がある。そのため、スキューを解消すると共に、多ピン化に対応する半導体集積回路が望まれる。
【解決手段】図１に示す半導体集積回路は、コア領域と接続され信号の入出力インターフェイスを形成するＩ／Ｏセルを複数含み、半導体集積回路の外周と平行に配置される第１の配置列と、Ｉ／Ｏセルを複数含み、第１の配置列とコア領域の間に配置される第２の配置列と、を備えている。さらに、第２の配置列に含まれるＩ／Ｏセルを、第１の配置列に含まれるＩ／Ｏセルの配置を半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更して配置する。その結果、コア領域とＩ／Ｏセル間の配線長は同一となり、スキューを解消できる。
【選択図】図１

Description

本発明は、半導体集積回路及びその設計方法に関する。特に、入出力インターフェイス回路を搭載する半導体集積回路に関する。

半導体集積回路のパッケージには信号の入出力を担う入出力端子が存在し、入出力端子は半導体集積回路のウェハに形成されたＰＡＤとボンディングワイヤを介して接続される。ＰＡＤはバッファを介して内部回路（コア領域）と接続される。ＰＡＤが形成され、半導体集積回路のコア領域と外部とのインターフェイスの実現する領域をＩ／Ｏ領域と呼ぶ。図２は、半導体集積回路の内部構成の一例を示す図である。図２に示すように、半導体集積回路のコア領域を取り囲むようにＩ／Ｏ領域が存在し、Ｉ／Ｏ領域上に入出力端子と接続されるＰＡＤが形成される。

また、半導体集積回路はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として使用されることも多い。ＣＰＵを搭載する製品の高機能化が進むと、ＣＰＵに求められる役割が増大する。その結果、半導体集積回路（ＣＰＵ）には多くの機能モジュールが接続されることになる。例えば、デジタルテレビ等に搭載される半導体集積回路には、描画モジュールや通信モジュールなどの回路との接続が必要になることが多い。そのため、半導体集積回路には多数の入出力端子が必要になる。

ここで、特許文献１において、半導体集積回路の入出力インターフェイス回路セル（以下、Ｉ／Ｏセルと呼ぶ）を２段積み重ねることで、高速化と入出力端子の多ピン化を実現する技術が開示されている。図３に、特許文献１の図１を示す。特許文献１において開示された技術では、特許文献１の図１（Ｂ）で示されるＩ／Ｏセルをコア領域側には正方向で配置し、外部側にはＹ軸対象（左右対称）に反転したＩ／Ｏセルを配置し、ＰＡＤに配線する。その結果、Ｉ／Ｏセル自身の端子位置を変更することなく、半導体集積回路の多ピン化を実現している。

また、図４（特許文献１の図２）に示すように、Ｉ／Ｏセルを千鳥配置することによっても、Ｉ／Ｏセルの端子位置を変更せずに、多ピン化対応が可能であることが開示されている。なお、特許文献１の図２では、Ｉ／Ｏセルを千鳥配置しているが、上段のＩ／Ｏセルと下段のＩ／Ｏセル自身の配置方向は同じである。

さらに、特許文献２において、信号配線長を短くして信号遅延を低減し、外部接続領域のパターン占有面積を削減する技術が開示されている。

特開平３−１９５０４５号公報 特開２００６−１００４３６号公報

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。

特許文献１で開示された技術によって、半導体集積回路の多ピン化を実現することができる。しかし、特許文献１で開示されたＩ／Ｏセルのレイアウト方法では、内側に配置したＩ／Ｏセルからコア領域までの配線長と外側に配置したＩ／Ｏセルからコア領域までの配線長が異なる。

その結果、内側に配置したＩ／Ｏセルに対する信号と、外側に配置したＩ／Ｏセルに対する信号と、が同じタイミングでコア領域から出力されたとしても、内側に配置したＩ／Ｏセルと外側に配置したＩ／Ｏセルから出力されるタイミングが異なってしまう。即ち、コア領域とＩ／Ｏセルを接続する端子からＩ／Ｏ領域までの配線長が異なり、内側のＩ／Ｏセルから出力される信号と外側のＩ／Ｏセルから出力される信号間にスキューが発生する。半導体集積回路とメモリとのアクセスや通信モジュールに使用するクロックは高速化が著しく、クロックが高速になればこのような信号の出力タイミングのずれ（スキュー）が原因となり、正常なデータの送受信が妨げられる可能性がある。

このように、コア領域とＩ／Ｏセルの接続端子からＩ／Ｏセルの出力（ＰＡＤ）までの配線長が異なるため、特許文献１で開示された技術には各Ｉ／Ｏセルから出力される信号間にスキューが発生する問題がある。従って、特許文献１で開示された技術では、半導体集積回路の多ピン化と信号間のスキューの解消は両立できない。そのため、入出力端子間のスキューを解消すると共に、多ピン化に対応する半導体集積回路及びその設計方法が、望まれる。

本発明の第１の視点によれば、コア領域を含む半導体集積回路であって、前記コア領域と接続され、信号の入出力インターフェイスを形成するＩ／Ｏセルを複数含み、前記半導体集積回路の外周と平行に配置される第１の配置列と、前記Ｉ／Ｏセルを複数含み、前記第１の配置列と前記コア領域の間に配置される第２の配置列と、を備え、前記第２の配置列に含まれる前記Ｉ／Ｏセルは、前記第１の配置列に含まれる前記Ｉ／Ｏセルの配置を前記半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更して配置される半導体集積回路が提供される。

本発明の第２の視点によれば、コア領域を含む半導体集積回路の設計方法であって、前記コア領域と接続され、信号の入出力インターフェイスを形成するＩ／Ｏセルを複数含み、前記半導体集積回路の外周と平行に第１の配置列を配置する工程と、前記第１の配置列に含まれる前記Ｉ／Ｏセルの配置を前記半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更した前記Ｉ／Ｏセルを複数含み、前記第１の配置列と前記コア領域の間に第２の配置列を配置する工程と、前記コア領域と前記第１の配置列に含まれる前記Ｉ／Ｏセル間の配線と、前記コア領域と前記第２の配置列に含まれる前記Ｉ／Ｏセル間の配線と、を前記第１の配置列及び前記第２の配置列が形成された配線層とは異なる配線層に形成する工程と、を含む半導体集積回路の設計方法が提供される。

本発明の各視点によれば、入出力端子間のスキューを解消すると共に、多ピン化に対応する半導体集積回路及びその設計方法が、提供される。

本発明の実施形態の概要を説明するための図である。 半導体集積回路の内部構成の一例を示すである。 従来の半導体集積回路のレイアウトを示す図である（特許文献１の図１）。 従来の半導体集積回路のレイアウトを示す図である（特許文献１の図２）。 本発明の第１の実施形態に係る半導体集積回路に使用するＩ／Ｏセルの構造の一例を示す図である。 図５に示すＩ／Ｏセルの配置方向を説明するための図である。 本発明の第１の実施形態に係る半導体集積回路のレイアウトの一例を示す図である。 本発明の第１の実施形態に係る半導体集積回路の配線の一例を示す図である。 図５に示すＩ／Ｏセルを単列に配置するレイアウトの一例である。 本発明の第２の実施形態に係る半導体集積回路に使用するＩ／Ｏセルの構造の一例を示す図である。 図１０に示すＩ／Ｏセルを２段重ねた図である。 本発明の第２の実施形態に係る半導体集積回路のレイアウトの一例を示す図である。 図１０に示すＩ／Ｏセルを単列に配置するレイアウトの一例である。 本発明の第３の実施形態に係る半導体集積回路の設計方法の一例を示すフローチャートである。 Ｉ／Ｏセルの配線層に端子間の配線層を重ねる一例を示す図である。

初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。

上述のように、近年の半導体集積回路には多ピン化が要求されるが、多ピン化を実現するとＩ／Ｏセルから出力する信号間にスキューが発生してしまう問題がある。そのため、スキューを解消すると共に、多ピン化に対応する半導体集積回路が望まれる。

そこで、図１に示す半導体集積回路を提供する。図１に示す半導体集積回路は、コア領域と接続され信号の入出力インターフェイスを形成するＩ／Ｏセルを複数含み、半導体集積回路の外周と平行に配置される第１の配置列と、Ｉ／Ｏセルを複数含み、第１の配置列とコア領域の間に配置される第２の配置列と、を備えている。さらに、第２の配置列に含まれるＩ／Ｏセルを、第１の配置列に含まれるＩ／Ｏセルの配置を半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更して配置する。その結果、コア領域と第１の配置列に含まれるＩ／Ｏセル間の配線長と、コア領域と第２の配置列に含まれるＩ／Ｏセル間の配線長は同一となり、第１の配置列及び第２の配置列のＩ／Ｏセル間のスキューを解消することができる。同時に、Ｉ／Ｏセルを複数段に重ねて配置することで、多ピン化を実現する。

［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図５は、本実施形態に係る半導体集積回路１に使用するＩ／Ｏセル１０の構造の一例を示す図である。

図５に示すＩ／Ｏセル１０は、保護素子１０１と、ＭＯＸ（マルチオキサイド）トランジスタ回路１０２と、レベルシフタ１０３から構成されている。図５では、説明の便宜上、Ｉ／Ｏセル１０を配置する際の方向を明示するため、保護素子の領域にＦの文字を記載している。なお、図５に示す配置方向を第１の配置方向とした時に、第１の配置方向から半導体集積回路１の外周の平行線上に存在する対称点に対して点対称とした配置を第２の配置方向（図６参照）とする。なお、第２の配置方向は、第１の配置方向のＩ／Ｏセルを１８０°回転し、半導体集積回路１の外周の平行線に沿って平行移動したものと捉えることもできる。

保護素子１０１は、静電気などによって生じる異常電流から内部の回路を保護するための素子である。

ＭＯＸトランジスタ回路１０２によりバッファ回路を形成し、バッファ回路は保護素子１０１とレベルシフタ１０３と接続されている（図５の点線部）。

レベルシフタ１０３では、ＰＡＤでの入出力電圧（Ｉ／Ｏ電圧）とコア領域の動作電圧（コア電圧）を相互に変換する。

次に、Ｉ／Ｏセル１０を用いた半導体集積回路のレイアウトについて説明する。図７は、半導体集積回路１のレイアウトの一例を示す図である。図７に示す半導体集積回路１では、複数のＩ／Ｏセル１０を２段に積み重ねると共に、千鳥状に配置している。

その際に、半導体集積回路１の外周側（下段側）のＩ／Ｏセル（１０ｂ、１０ｄ、１０ｆ）は第１の配置方向で配置し、内側（上段側）のＩ／Ｏセル（１０ａ、１０ｃ、１０ｅ）は、第２の配置方向で配置する。さらに、上段側のＩ／Ｏセル（１０ａ、１０ｃ、１０ｅ）にコア側端子２０を重ねて配置する。コア側端子２０において、コア領域とＩ／Ｏ領域を接続する端子（以下、内部端子と呼ぶ）を形成する。

図７に示すレイアウトでは、下段のＩ／Ｏセル（１０ｂ、１０ｄ、１０ｆ）のレベルシフタ１０３と、上段のＩ／Ｏセル（１０ａ、１０ｃ、１０ｅ）のレベルシフタ１０３は隣接することになる。若しくは、隣接するレベルシフタ１０３を１つの領域に集約することも考えられる。その場合には、半導体集積回路１の回路規模（面積）の削減が可能である。

次に、半導体集積回路１の配線について説明する。図８は、図７のようにレイアウトされた半導体集積回路１の配線の一例を示す図である。図８に示す半導体集積回路１では、各Ｉ／Ｏセル（１０ａ〜１０ｆ）のＭＯＸトランジスタ回路１０２を使用してバッファ回路を構成している。ここでは、Ｉ／Ｏセル１０ａ及びＩ／Ｏセル１０ｂの配線について説明する。

コア領域からＩ／Ｏセル１０ａに対する信号配線は、コア側端子領域に形成される内部端子Ａ１に接続される。その後、レベルシフタ１０３に形成され、バッファ回路との接続点となる端子Ｂ１（以下、バッファ端子と呼ぶ）と内部端子Ａ１が接続される。同様に、コア領域からＩ／Ｏセル１０ｂに対する信号配線は内部端子Ａ２に接続され、内部端子Ａ２からバッファ端子Ｂ２に配線される。その際に、内部端子Ａ１からバッファ端子Ｂ１までの配線の形状と内部端子Ａ２からバッファ端子Ｂ２までの配線の形状が同一となるようにする。図８に示す各バッファ端子（Ｂ１〜Ｂ６）は同一線上に形成されることになる。なお、各Ｉ／Ｏセルが受け付けた信号は、バッファ回路を経由してＰＡＤであるＣ１〜Ｃ６から出力される。

なお、本実施形態においてはＩ／Ｏセルを千鳥状に配置する場合について説明したが、これに限定する趣旨ではない。Ｉ／Ｏセルの中央から左右いずれかの方向にずらした点をバッファ端子とすれば千鳥状の配置を採用せず、内部端子からバッファ端子までの形状を同一とすることができる。

以上のように、Ｉ／Ｏセルの配置方向を変えて２段に配置することで、内部端子Ａ１及びＡ２が配置されているコア側端子から各バッファ回路までの配線形状は同一にできる。そのため、Ｉ／Ｏセル１０ａ及びＩ／Ｏセル１０ｂの内部端子Ａ１及びＡ２で受け付けた信号はスキューを発生させることなく、ＰＡＤ（Ｃ１及びＣ２）から出力されることになる。つまり、上段側のＩ／Ｏセル（１０ａ、１０ｃ、１０ｅ）と下段側のＩ／Ｏセル（１０ｂ、１０ｄ、１０ｆ）で受け付けた信号は、それぞれスキューを発生させることなくＰＡＤから出力される。

また、Ｉ／Ｏセル（１０ａ〜１０ｆ）を２段に配置しているため、Ｉ／Ｏセルを単列に配置した場合と比較して、多数のＰＡＤが配置できる。図９は、Ｉ／Ｏセル（１０ｇ〜１０ｉ）を単列に配置するレイアウトの一例である。図８と図９を比較すれば、図８では単位長さあたりに２倍のＰＡＤを配置できることが分かる。このように、Ｉ／Ｏセルを２段に重ね、上段のＩ／Ｏセルと下段のＩ／Ｏセルを１８０°回転させ、さらに、これらを千鳥配置とすることで多ピン化に対応することができる。このように、本実施形態に係る半導体集積回路１では、多ピン化と信号間のスキューの解消を実現する。

次に、半導体集積回路１をＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）として設計する場合を考える。この場合には、ユーザがコア領域の設計を担当し、ＡＳＩＣを供給するベンダーがＩ／Ｏ領域の設計を行なうことが多い。Ｉ／Ｏ領域の仕様はインターフェイスごとに保証する事項が異なるため、Ｉ／Ｏ領域の設計には高度に専門化した知識が必要となるためである。このように、ＡＳＩＣを供給するベンダーが保証するＩ／Ｏ領域をユーザが使用することで効率的な開発を実現している。ＡＳＩＣの開発には上記のような事情があり、ユーザがＩ／Ｏ領域の配線を含めた設計をすることはない。従って、ＡＳＩＣに対してＩ／Ｏセルの配置方向を変えて２段に配置することで、外側に配置されたＩ／Ｏセルと内側に配置されたＩ／Ｏセルの間にはスキューは発生しないため、コア領域を設計するユーザは内部端子までのスキューを考慮すればよいことになる。その結果、ＡＳＩＣを設計するユーザにおける各信号のタイミング設計は極めて容易となる。

また、ＡＳＩＣの開発においては、ＡＳＩＣを供給するベンダーから、Ｉ／Ｏセルの情報をライブラリとして提供する必要がある。本実施形態に係る半導体集積回路１では、２段に配置したＩ／Ｏセルには同一のものを使用しているため、外側に配置したＩ／Ｏセルと内側に配置したＩ／Ｏセルとを区別してライブラリを作成する必要がない。そのため、ベンダーは異なるライブラリを用意する必要なく、ユーザも外側に配置したＩ／Ｏセルと内側に配置したＩ／Ｏセルの特性の違いを考慮する必要がない。その結果、ベンダー及びユーザ共に設計コスト（開発コスト）の低減が実現できる。さらに、多数の入出力端子が要求されない半導体集積回路では、千鳥配置に代えて単列配置を採用することも考えられる。この場合であっても、単列に配置する際のＩ／Ｏセルと千鳥配置する際のＩ／Ｏセルを区別して設計する必要がないため、設計コストが削減できる。

以上のように、Ｉ／Ｏセルの配置方向を変えて２段に配置することで、多ピン化とスキューの解消が実現できる。さらに、Ｉ／Ｏセルの配置方向を変えて２段に配置することで、半導体集積回路のパッケージを縮小することも可能である。半導体集積回路における微細化技術の進歩は早く、同等の機能を実現するコア領域のサイズは年々縮小している。一方で、Ｉ／Ｏ領域上のＰＡＤと半導体集積回路のパッケージの入出力端子をボンディングワイヤ等で接続する必要があるため、Ｉ／Ｏ領域の縮小化には限界がある。そこで、縮小したコア領域の周辺にＩ／Ｏセルの配置方向を変えて２段に配置することで、半導体集積回路におけるコア領域とＩ／Ｏ領域の占有率が上昇し、半導体集積回路のパッケージを小型化することができる。パッケージを小型化すれば、半導体集積回路の製造コストも低下する。

［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。第１の実施形態に係る半導体集積回路１では、単相信号の出力を想定している。本実施形態では、単相信号をＩ／Ｏセルに入力し、差動信号を出力する場合について説明する。

図１０は、本実施形態に係る半導体集積回路２に使用するＩ／Ｏセル３０の構造の一例を示す図である。Ｉ／Ｏセル３０の構造は、図５に示すＩ／Ｏセル１０の階層構造（保護素子１０１、ＭＯＸトランジスタ回路１０２、レベルシフタ１０３）と同一であるため、その説明を省略する。

Ｉ／Ｏセル３０とＩ／Ｏセル１０の相違点は、ＭＯＸトランジスタ回路１０２において、差動バッファ回路を形成する点である。Ｉ／Ｏセル３０では、単相信号を受け付け、正極性差動信号及び負極性差動信号を出力する。また、Ｉ／Ｏセル３０では、差動間のボンディングワイヤの長さを等しくするため、正極性差動信号に対応するバッファ部分と負極性差動信号に対応するバッファ部分を単列に配置している。そのため、Ｉ／Ｏセル３０における差動信号間にスキューは発生しない。なお、以降の説明においては、正極性差動信号に対応するバッファ部分をＴ（Ｔｒｕｅ）、負極性差動信号に対応するバッファ部分をＢ（Ｂａｒ）と表記する。

次に、半導体集積回路２のレイアウトについて説明する。半導体集積回路２のレイアウトの際にも、第１の実施形態と同様に、Ｉ／Ｏセル３０を２段重ねて配置する。図１１は、半導体集積回路２のレイアウトに使用するＩ／Ｏセル３０を２段重ねた図である。図１１では、Ｉ／Ｏセル３０ｂを第１の配置方向に配置し、Ｉ／Ｏセル３０ａを第２の配置方向に配置している。その際に、Ｉ／Ｏセル３０ａとＩ／Ｏセル３０ｂが千鳥状となるように配置する。そして、図１１に示すＩ／Ｏセル３０ａとＩ／Ｏセル３０ｂを単位Ｉ／Ｏセルとして、コア領域と並列に配置する。

図１２は、図１１に示す単位Ｉ／Ｏセルの配置の一例を示す図である。図１０においても、図８と同様に、各Ｉ／Ｏセルに対するコア領域からの信号を内部端子（Ａ１０〜Ａ１５）で受け付け、バッファ端子（Ｂ１０〜Ｂ１５）までの配線形状を同一としている。その結果、各Ｉ／Ｏセル間のスキューを解消する。

図１３は、Ｉ／Ｏセル（３０ｃ〜３０ｅ）を単列に配置するレイアウトの一例である。図１２と図１３を比較すると、図１２では多数のＰＡＤが配置できることが分かる。また、Ｉ／Ｏセル３０を単列に配置する場合と、Ｉ／Ｏセル３０を２段に配置する場合とで、同じＩ／Ｏセルを使用できる。そのため、配置形態ごとにＩ／Ｏセルを設計する必要がなく、開発コストを削減することが可能である。

［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。本実施形態では、半導体集積回路１及び２の設計方法について説明する。なお、設計対象が半導体集積回路１及び２のいずれであっても、設計方法は変わらないので、半導体集積回路１に限り説明する。

図１４は、半導体集積回路１の設計手順の一例を示すフローチャートである。

ステップＳ０１では、Ｉ／Ｏセル１０を半導体集積回路１の外側（外周側）の配置列に、第１の配置方向で配置する。より具体的には、ライブラリ（データベース）からＩ／Ｏセル１０のセルを読み出し、外側の配置列に配置する。

ステップＳ０２では、ステップＳ０１と同様にライブラリからＩ／Ｏセル１０のセルを読み出し、配置方向を第２の配置方向に変更し、半導体集積回路１の内側の配置列に配置する。

ステップＳ０３では、外側に配置したＩ／Ｏセルと内側に配置したＩ／Ｏセルのバッファ端子と、コア領域との接続端子間を接続する配線層をＩ／Ｏセルを配置した層に重ねる。図１５は、Ｉ／Ｏセルの配線層に端子間の配線層を重ねる一例を示す図である。図１５から、Ｉ／Ｏセルを配置する層と内部端子とバッファ端子間の接続を形成する配線層を分離することで、コア領域と、外側に配置したＩ／Ｏセル及び内側に配置したＩ／Ｏセルとの接続が可能になることが分かる。

以上の各ステップを実行することで、半導体集積回路１の設計を行なうことができる。

なお、引用した上記の特許文献の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１、２ 半導体集積回路
１０、１０ａ〜１０ｉ、３０、３０ａ〜３０ｅ Ｉ／Ｏセル
２０ コア側端子領域
１０１ 保護素子
１０２ ＭＯＸトランジスタ回路
１０３ レベルシフタ
Ａ１〜Ａ１５ 内部端子
Ｂ１〜Ｂ６、Ｂ１０〜Ｂ１５ バッファ端子
Ｃ１〜Ｃ９ ＰＡＤ

Claims (9)

1. コア領域を含む半導体集積回路であって、
   前記コア領域と接続され、信号の入出力インターフェイスを形成するＩ／Ｏセルを複数含み、前記半導体集積回路の外周と平行に配置される第１の配置列と、
   前記Ｉ／Ｏセルを複数含み、前記第１の配置列と前記コア領域の間に配置される第２の配置列と、を備え、
   前記第２の配置列に含まれる前記Ｉ／Ｏセルは、前記第１の配置列に含まれる前記Ｉ／Ｏセルの配置を前記半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更して配置されることを特徴とする半導体集積回路。
2. 前記コア領域と前記第１の配置列に含まれる前記Ｉ／Ｏセル間の配線形状と、前記コア領域と前記第２の配置列に含まれる前記Ｉ／Ｏセル間の配線形状と、は略等しい請求項１の半導体集積回路。
3. 前記第２の配置列に含まれる前記Ｉ／Ｏセルは、前記第１の配置列に含まれる前記Ｉ／Ｏセルに対して千鳥状に配置される請求項１又は２の半導体集積回路。
4. 前記コア領域と前記Ｉ／Ｏセルは、前記Ｉ／Ｏセルに形成されるバッファ端子により接続され、前記コア領域と前記第１の配置列に含まれる前記Ｉ／Ｏセルの前記バッファ端子と、前記コア領域と前記第２の配置列に含まれる前記Ｉ／Ｏセルの前記バッファ端子は略直線上に形成される請求項１乃至３いずれか一に記載の半導体集積回路。
5. 前記Ｉ／Ｏセルは、Ｉ／Ｏ電圧と前記コア領域の動作電圧を相互に変換するレベルシフタと、
   前記レベルシフタと接続され、バッファ回路を形成するトランジスタ回路と、
   前記トランジスタ回路と接続される保護素子と、
   を含む請求項１乃至４いずれか一に記載の半導体集積回路。
6. 前記第１の配置列に含まれる前記レベルシフタと、前記第２の配置列に含まれる前記レベルシフタが同じ領域に配置される請求項５の半導体集積回路。
7. 前記トランジスタ回路は差動バッファ回路を形成する請求項５又は６の半導体集積回路。
8. コア領域を含む半導体集積回路の設計方法であって、
   前記コア領域と接続され、信号の入出力インターフェイスを形成するＩ／Ｏセルを複数含み、前記半導体集積回路の外周と平行に第１の配置列を配置する工程と、
   前記第１の配置列に含まれる前記Ｉ／Ｏセルの配置を前記半導体集積回路の外周の平行線上に存在する対称点に対して点対称に変更した前記Ｉ／Ｏセルを複数含み、前記第１の配置列と前記コア領域の間に第２の配置列を配置する工程と、
   前記コア領域と前記第１の配置列に含まれる前記Ｉ／Ｏセル間の配線と、前記コア領域と前記第２の配置列に含まれる前記Ｉ／Ｏセル間の配線と、を前記第１の配置列及び前記第２の配置列が形成された配線層とは異なる配線層に形成する工程と、
   を含むことを特徴とする半導体集積回路の設計方法。
9. さらに、前記第２の配置列に含まれる前記Ｉ／Ｏセルを、前記第１の配置列に含まれる前記Ｉ／Ｏセルに対して千鳥状に配置する工程を含む請求項８の半導体集積回路の設計方法。

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