JP2911345B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特にラッチアップ防止用ガードリングを持つセ
ルを用いたＣＭＯＳ半導体集積回路装置に関するもので
ある。

【０００２】

【従来の技術】図７は従来のラッチアップ防止用ガード
リングを持つインバータセルのパターン図であり、図に
おいて、１はＮウェルであり、この部分はＰＭＯＳトラ
ンジスタが形成されるＰチャネル領域となる。２はＰウ
ェルであり、この部分はＮＭＯＳトランジスタが形成さ
れるＮチャネル領域となる。３はゲート電極である。４
ａ，４ｂはＰ+ 拡散層であり、それぞれＰＭＯＳトラン
ジスタのソースとドレインになっており、また５ａ，５
ｂはＮ+ 拡散層であり、それぞれＮＭＯＳトランジスタ
のソースとドレインになっている。配線にはゲート電極
を配線として使用するほか、半導体基板の主表面から所
定の第１の距離を隔てて配設された第１の配線層の配線
と、第２の距離を隔てて配設された第２の配線層の配線
を使用し、以下前者を第１層配線、後者を第２層配線と
呼ぶ。例えば、ドレイン４ｂと５ｂの接続は、後で説明
するガードリング部の第１層配線と交差するために、第
１層配線６ｃ，６ｄと第２層配線７を使用し、拡散層と
第１層金属を導通させるための孔であるコンタクト８
ａ，８ｂ、第１層配線と第２層配線を導通させるための
孔であるスルーホール９ａ，９ｂを用いる。また、トラ
ンジスタへの電源供給はセル上下端の第１層配線による
第１の電源ライン６ｅと第２の電源ライン６ｆから行
う。例えば、ＰＭＯＳトランジスタのソース４ａへは第
１の電源ライン６ｅから第１層金属６ｇとコンタクト８
ｃを使って供給し、ＮＭＯＳトランジスタのソース５ａ
へは第２の電源ライン６ｆから第１層金属６ｈとコンタ
クト８ｄを使って供給する。そして、５ｃ，５ｄ，５ｅ
は第１の電源電位を持つＮ+ 拡散層で、４ｃ，４ｄ，４
ｅは第２の電源電位を持つＰ+ 拡散層であり、これらが
ラッチアップ防止用ガードリングである。ゲート配線３
を挟む拡散層５ｄと５ｅ、また拡散層４ｄと４ｅにそれ
ぞれ電源供給をするために、ガードリングの拡散層上に
第１層配線の第１の電源ライン６ａ，第２の電源ライン
６ｂを設け、コンタクト８ｅから８ｈを開孔してこれら
に電源を供給する。

【０００３】図８は従来のラッチアップ防止用ガードリ
ングを持つセルの配置配線を示す図である。図におい
て、１０はセル、１１はセル列であり、セルは全て同じ
向き（図示上側がＮウエル１となるよう）に配置する。
セル列の左右に、電源ラインとつながる第１層配線１２
を拡散層１３に重ね、コンタクト１４によりそれらを導
通させる構成のセル列端セル１５を置くことで、セル列
全体のＮウェル１とＰウェル２の周囲を、第１層配線に
よる各電源ラインと、電源電位を持つ拡散層によるガー
ドリングとで囲む形となっている。セル列の外は信号の
配線領域５０として使用し、配線１６により各セル１０
間の配線を行う。

【０００４】次に、ラッチアップ防止用ガードリングの
作用について説明する。図９はガードリングのないセル
のインバータパターンを示す図である。図７と比較し
て、ガードリングがない分セル面積が小さくなり、ドレ
イン４ｂと５ｂの接続が第１層配線６ｉのみの配線で行
われている。

【０００５】また、図１０，図１１はそれぞれ図９，図
７のセルの垂直断面の概念図であり、図１２，図１３は
それぞれ図１０，図１１の寄生バイポーラトランジスタ
についての回路図である。ＣＭＯＳトランジスタには構
造上、寄生バイポーラトランジスタが形成され、このう
ちＰ+ ドレイン４ｂ，Ｎウェル１，Ｐウェル２によるＰ
ＮＰトランジスタＱ1 と、Ｎウェル１，Ｐウェル２，Ｎ
+ ドレイン５ｂによるＮＰＮトランジスタＱ2 と、Ｐ+
ソース４ａ，Ｎウェル１，Ｐウェル２によるＰＮＰトラ
ンジスタＱ3 と、Ｎウェル１，Ｐウェル２，Ｎ+ ソース
５ａによるＮＰＮトランジスタＱ4 がラッチアップに関
与する。ラッチアップに至る過程は２通り考えられる。

【０００６】１つ目はＰＮＰトランジスタＱ1 のエミッ
タである拡散層４ｂに外来の過大電圧がかかったとき、
このエミッタ４ｂの電圧がＮウェル１のベース電位より
も高くなってＰＮＰトランジスタＱ1 が働くことによ
り、Ｐウェル２の拡散抵抗Ｒpの電圧降下が起こり、次
にＮＰＮトランジスタＱ4 が働きだしてＮウェル１の拡
散抵抗Ｒn の電圧降下が起こり、これによってＰＮＰト
ランジスタＱ3 が働くことにより、ＰＮＰトランジスタ
Ｑ3 とＮＰＮトランジスタＱ4 で形成されるＰＮＰＮ構
造のサイリスタが働き、拡散抵抗Ｒp の電圧降下以降の
動作を繰り返し、２電源間に過大電流が流れ続けるもの
である。

【０００７】もう１つはＮＰＮトランジスタＱ2 のエミ
ッタである拡散層５ｂに外来の過小電圧がかかったと
き、Ｐウェル２のベース電位よりも低くなってＮＰＮト
ランジスタＱ2 が働くことにより、Ｎウェル１の拡散抵
抗Ｒn の電圧降下が起こり、先の過程と同様のサイクル
の繰り返しによりラッチアップに至るものである。

【０００８】図１０と比較して図１１には、第１の電源
電位のＮ+ 拡散層５ｄ，５ｅと第２の電源電位のＰ+ 拡
散層４ｄ，４ｅなどのガードリングがあるので、前述の
寄生バイポーラトランジスタに加えて、Ｐ+ ドレイン４
ｂ，Ｎウェル１，Ｐ+ 拡散層４ｄ，４ｅによるＰＮＰト
ランジスタＱ5 と、Ｎ+ 拡散層５ｄ，５ｅ，Ｐウェル
２，Ｎ+ ドレイン５ｂによるＮＰＮトランジスタＱ6 が
形成される。このことから拡散層４ｂに過大電圧がかか
ったときはＰＮＰトランジスタＱ5 が働き、拡散層５ｂ
に過小電圧がかかったときはＮＰＮトランジスタＱ6 が
働くことにより、過大電流を逃がすことができる。ま
た、ガードリングの存在によりサイリスタを構成する両
端の領域４ａと５ａが離れるので、その分サイリスタは
働きにくくなる。この２点から上記ガードリングにはラ
ッチアップ防止の効果がある。

【０００９】

【発明が解決しようとする課題】従来のラッチアップ防
止用ガードリングを持つセルを用いたＣＭＯＳ半導体集
積回路装置は以上のように構成されているので、ガード
リングを持たないセルを用いた場合と比較して、ラッチ
アップ防止の効果はあるが、セル面積が大きくなるとい
う問題点があった。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、ガードリングを持ちながら、チ
ップ面積を従来のガードリングのあるセルを使用したも
のより減少させることのできる半導体集積回路装置を得
ることを目的とする。

【００１１】

【課題を解決するための手段】本願の請求項１の発明に
かかる半導体集積回路装置は、セル中のＰチャネル領域
とＮチャネル領域とにおいて各領域内にその周囲に沿っ
て供給電源電位を持つ拡散層によるラッチアップ防止用
ガードリングを持つＣＭＯＳ半導体集積回路装置におい
て、セル中央のＰチャネル領域とＮチャネル領域の境界
に沿って配設しているガードリングの領域に重ねて第１
層配線を配設してこれに電源電位を供給し、該第１層配
線をトランジスタに電源供給を行う電源ラインとして兼
用し、セル上下端においては第１層配線による電源ライ
ンと、ガードリングの拡散層とを設けていないセルを有
するとともに、上下に並ぶ２列以上のセル列を有し、該
上下にて対向するセルは同じ導電型のチャネル領域が向
かい合うように配置してなり、 上記各セル列の上下に
て対向するセルの向かい合った同じ導電型のチャネル領
域とこれらに挟まれた信号の配線領域とを合わせてひと
つのチャネル領域とし、該各セル列の左右に、電源ライ
ンとつながる第１層配線を拡散層に重ね、コンタクトに
より該両者を導通させてなる構成のセル列端セルを配置
し、かつ上記信号の配線領域を上下に横切ってかつ上記
上下のセル列端セルを結んで電源電位を持つ拡散層を設
けることにより、上記セル列全体にわたる上記信号の配
線領域を含むＰチャネル領域またはＮチャネル領域の周
囲を、電源電位を持つ拡散層によるガードリングで囲
み、上記信号の配線領域を除く同部分を第１層配線によ
る各電源ラインで囲む形としてなるものである。

【００１２】また、本願の請求項２の発明にかかる半導
体集積回路装置は、請求項１記載の半導体集積回路装置
において、上下に並ぶ２列以上のセル列を有し、各セル
列の左右に、電源ラインとつながる第１層配線を拡散層
に重ね、コンタクトにより該両者を導通させてなる構成
のセル列端セルを配置し、セル列全体のＰチャネル領域
またはＮチャネル領域の周囲を、セルの上下端の配線領
域と接する辺を除いて、第１層配線による各電源ライン
と、電源電位を持つ拡散層によるガードリングとで囲む
形としたものである。

【００１３】また、本願の請求項３の発明にかかる半導
体集積回路装置は、請求項１記載の半導体集積回路装置
において、上記セルに含まれるトランジスタは、上記セ
ルの枠外まで拡張して形成されて大きいトランジスタ幅
を有し、大きな駆動能力を有するものであり、上記トラ
ンジスタに使用する配線，コンタクト，スルーホール
は、配線領域の妨げとならないよう上記セル内に配置さ
れているようにしたものである。

【００１４】また、本願の請求項４の発明にかかる半導
体集積回路装置は、請求項３記載の半導体集積回路装置
において、最上端の列および最下端の列を除く上記各セ
ル列に含まれるトランジスタは上記セルの枠外まで拡張
して形成されて大きいトランジスタ幅を有し、大きな駆
動能力を有するものであり、上記トランジスタに使用す
る配線，コンタクト，スルーホールは、配線領域の妨げ
とならないよう上記セル内に配置されているようにした
ものである。

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【作用】本願の請求項１の発明における第２のセルは、
ガードリングによりセル内部に対して従来通りのラッチ
アップ防止の効果を持ちながら、セル上下端の従来電源
ラインであった第１層配線とガードリングの拡散層とを
削除できる分、セル面積を小さくすることができる。ま
た、この発明における第２のセルの配置は、上下のセル
列は同じ導電型のチャネル領域が向かい合うので、セル
列間でＰチャネル領域とＮチャネル領域が隣り合うこと
によるラッチアップが起こる要因はなくなる。 また、こ
の発明における上下のセル列が同じ導電型のチャネル領
域で向かい合う第２のセル列のセル配置は、セル上下端
の従来電源ラインであった第１層配線とガードリングの
拡散層とを削除しているので、そのセル列の配置とし
て、上下のセル列間で向かい合う各セルの同じチャネル
領域と、その間にある信号の配線領域とにより１つの共
通のＰチャネル領域またはＮチャネル領域を形成するこ
とができ、かつ、この配置によりセル列間でラッチアッ
プが起こる要因はなくなる。 また、この発明におけるセ
ル列の左右に設けるセル列端セル、配線領域を上下に横
切ってセル列端セルを結んで電源電位を持つ拡散層、お
よび信号の配線領域を除く同部分に形成された第１層配
線は、セル列全体にわたる信号の配線領域を含むＰチャ
ネル領域またはＮチャネル領域の周囲を囲むガードライ
ンとして作用する。

【００２１】また、本願の請求項２の発明における第２
のセル列の左右に設けるセル列端セル、および、セル列
全体のＰチャネル領域またはＮチャネル領域の周囲を、
セル列上下端を除いて囲む第１層配線による電源ライン
は複数の第２のセル列の各々を囲むガードリングとして
作用し、かつ第２のセルを用いることによりチップ面積
は小さく、また、セル列間でＰチャネル領域とＮチャネ
ル領域が隣り合うことによるラッチアップが起こる要因
はなくなる。

【００２２】また、本願の請求項３の発明におけるセル
列に含まれるトランジスタは、上記セルの枠外まで拡張
して形成されて大きいトランジスタ幅を有し、大きな駆
動能力を有するものとし、上記トランジスタに使用する
配線，コンタクト，スルーホールは、配線領域の妨げと
ならないよう上記セル内に配置したので、大きな駆動能
力のトランジスタを得ることができる。

【００２３】また、本願の請求項４の発明における最上
端および最下端のセル列を除く各セル列に含まれるトラ
ンジスタは、上記セルの枠外まで拡張して形成されて大
きいトランジスタ幅を有し、大きな駆動能力を有するも
のとし、上記トランジスタに使用する配線，コンタク
ト，スルーホールは、配線領域の妨げとならないよう上
記セル内に配置したので、大きな駆動能力のトランジス
タを得ることができる。

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の第１の実施例による
半導体集積回路装置における第１のセル１０であるイン
バータセルのパターン図であり、図２は該第１のセル１
０を使った配置配線を示す図である。図中の符号で図
７，図８と同じ符号については同図と同じものを示す。

【００３１】図１，図２において、本第１のセル１０に
おいては、セルの中央のガードリングの拡散層５ｄ，５
ｅまたは４ｄ，４ｅに電源供給するために必要な，同じ
くセルの中央の第１層配線６ａと６ｂを、トランジスタ
の拡散層４ａ，５ａへの電源供給を行う電源ラインとし
て兼用し、例えばＰＭＯＳトランジスタのソース４ａへ
は第１の電源ライン６ａから第１層配線６ｊとコンタク
ト８ｃを使って電源供給し、ＮＭＯＳトランジスタのソ
ース５ａへは第２の電源ライン６ｂから第１層配線６ｋ
とコンタクト８ｄを使って電源供給する。

【００３２】また、本第１のセル１０を使った配置配線
を示す図２において、上下の第１のセル列１１のセル列
端においては、図８の従来例におけると同様に、セル列
の左右に、電源ラインとつながる第１層配線１２を拡散
層１３に重ね、コンタクト１４によりそれらを導通させ
る構成のセル列端セル１５を置くことで、セル列全体の
Ｎウェル１とＰウェル２の周囲を、第１層配線による各
電源ライン６ａ，６ｂ，１２と、電源電位を持つ拡散層
１３によるガードリングとで囲む形とする。セル列１１
間の配線領域５０においては、配線１６を用いて上下の
各セル１０間の配線を行う。

【００３３】本第１の実施例においては、セルの構成と
して上述の構成をとることにより、図７の従来のセルで
電源ラインであったセル上下端の第１層配線６ｅと６ｆ
は不要となるためこれを削除することができ、この部
分、即ち拡散層５ｃ，４ｃ上の第１層配線の部分を、信
号の配線領域として使用することができる。また、本第
１のセル１０のガードリング（拡散層５ｄ，５ｅまたは
４ｄ，４ｅ，５ｃ，４ｃ，１３）は、Ｐチャネル領域１
及びＮチャネル領域２をそれぞれ囲っていることによっ
て従来と同様の作用によりＰチャネル領域１とＮチャネ
ル領域２間で起こるラッチアップを防止できる効果を持
つ。また、セルの一部（拡散層５ｃまたは４ｃ）を信号
の配線領域とできることにより、従来のラッチアップ防
止用ガードリングを持つセルを用いた場合に比べ、チッ
プ面積を小さくすることができる。

【００３４】実施例２．図３は上記第１のセル１０を使
った、この発明の第２の実施例による半導体集積回路装
置における配置配線を示す図である。図において、上下
に並ぶセル列は、上下にて対向するセル同士の同じチャ
ネル領域が（Ｐチャネル領域１とＰチャネル領域１と
が、あるいはＮチャネル領域２とＮチャネル領域２と
が）向かい合うように配置している。セル列の左右に、
セル列端セル１５を置き、セル列全体のＮウェル１とＰ
ウェル２の周囲を、第１層配線による各電源ラインと、
電源電位を持つ拡散層によるガードリングとで囲む形と
すること、及びセル列１１間の配線領域５０において、
配線１６を用いて上下の各セル１０間の配線を行うこと
は、上記実施例１と同様である。

【００３５】本第２の実施例の半導体集積回路装置で
は、第１のセル１０のガードリングにより従来と同様の
作用でラッチアップ防止の効果を持ち、かつ第１のセル
１０を用いたことによりチップ面積を小さくすることが
できるという上記実施例１の効果に加えて、さらに、上
下のセル列の同じチャネル領域同士が（Ｐチャネル領域
１とＰチャネル領域１とが、あるいはＮチャネル領域２
とＮチャネル領域２とが）向かい合うので、図示縦方向
に見たときの上下のセル間でＰチャネル領域とＮチャネ
ル領域が隣り合うことによってラッチアップが起こるこ
とをなくすことができる効果がある。

【００３６】実施例３．図４はこの発明の第３の実施例
による半導体集積回路装置における第２のセル２０であ
るインバータセルのパターン図であり、図５は第２のセ
ル２０を使った配置配線を示す図である。

【００３７】図４に示す本実施例３の第２のセル２０で
は、トランジスタへの電源供給は、上記第１のセル１０
と同様、セル中央のガードリング上に該ガードリングに
重ねて第１層配線６ａと６ｂを配設して、該ガードリン
グを形成する拡散層に電源電位を供給し、かつ該第１層
配線６ａと６ｂをトランジスタに電源供給を行う電源ラ
インとして兼用して行う。そして、これにより、図７の
従来のセルで電源ラインであったセル上下端の第１層配
線６ｅと６ｆを削除するとともに、さらにこの部分のガ
ードリングの拡散層５ｃ，４ｃをも削除しており、これ
により、この部分を信号の配線領域に使用することがで
きるとともに、より面積の小さいセルを得ることができ
る。

【００３８】また、本第２のセル２０を使った配置配線
を示す図５において、上下の第２のセル列２１のセル列
端においては、セル列の左右に、電源ラインとつながる
第１層配線１２を拡散層１３に重ね、コンタクト１４に
よりそれらを導通させる構成のセル列端セル１５を置く
こと、及びセル列２１間の配線領域５０において、配線
１６を用いて上下の各セル２０間の配線を行うことは、
上記実施例１，２と同様である。

【００３９】本第３の実施例の半導体集積回路装置にお
いては、第２のセル２０はセルの上下端にはガードリン
グを持たないが、セル中央にガードリング（拡散層５
ｄ，５ｅまたは４ｄ，４ｅ）があることによりＰチャネ
ル領域１とＮチャネル領域２間で起こるラッチアップを
防止することができ、上記実施例１、２ほどではない
が、セル内部に対しては従来と同様の作用でほぼ同様の
ラッチアップ防止の効果を持つ。また、セル面積が従来
例及び実施例１の第１のセル１０に比しより小さくなる
ので、半導体集積回路装置のチップ面積をより小さくす
ることができる。

【００４０】実施例４．図６はこの発明の第４の実施例
による半導体集積回路装置における上記第２のセル２０
を使った配置配線を示す図である。図において、上下に
並ぶセル列２０は、上下にて対向するセル同士の同じチ
ャネル領域が（Ｐチャネル領域１とＰチャネル領域１と
が、あるいはＮチャネル領域２とＮチャネル領域２と
が）向かい合うように配置する。かつ、この向かい合う
同じチャネル領域１または２と、それらに挟まれた信号
の配線領域５１または５２とを合わせて、１つのチャネ
ル領域として共通のウェル１００あるいは２００を形成
する。このウェル１００あるいは２００上の周囲は、電
源電位を持つ拡散層１３によるガードリングで囲む。

【００４１】このような本第４の実施例の半導体集積回
路装置では、上記第３の実施例と同様に、第２のセル２
０を用いたことによりチップ面積をより小さくすること
ができる効果がある。また、第２のセル２０のガードリ
ングにより、セル内部に対しては従来と同様の作用でほ
ぼ同様のラッチアップ防止の効果を持つのに加えて、さ
らに上下に並ぶセル列の向かい合う同じチャネル領域を
共通のウェル１００または２００でつないでおり、これ
を拡散層１３を含むガードリングで囲っているので、上
記第２の実施例の場合と同様、上下のセル間のラッチア
ップが起こる要因をなくすることができる効果があり、
上記図２の第１の実施例，図５の第３の実施例の場合に
比し、より良いラッチアップ防止の効果が得られる。

【００４２】実施例５．また、セル上下端のガードリン
グの拡散層をも削除した上記第２のセルにおいては、ト
ランジスタをセル枠外まで拡張できることにより、チッ
プ面積を変えることなく、トランジスタ幅を大きくして
駆動能力を上げることができる。

【００４３】図１４は、この発明の第５の実施例による
半導体集積回路装置における第３のセル３０であるイン
バータセルのパターン図であり、図１５は該第３のセル
を使った配置配線を示す図である。

【００４４】図１４に示す本第５の実施例の第３のセル
３０では、トランジスタへの電源供給は、上記第２のセ
ル２０と同様、セル中央のガードリング上に該ガードリ
ングに重ねて第１層配線６ａと６ｂを配設して、該ガー
ドリングを形成する拡散層に電源電位を供給し、かつ該
第１層配線６ａと６ｂをトランジスタに電源供給を行う
電源ラインとして兼用して行う。そして、これにより、
図７の従来のセルで電源ラインであったセル上下端の第
１層配線６ｅと６ｆを削除するとともに、さらにこの部
分のガードリングの拡散層５ｃ，４ｃをも削除してお
り、これにより、この部分を信号の配線領域に使用する
ことができるとともに、より面積の小さいセルを得るこ
とができる。

【００４５】そしてさらに、この図１４に示す本第５の
実施例の第２のセル３０では、第２のセル２０と同様の
構成と効果をもちながら、トランジスタを構成する拡散
層４ａ，４ｂおよび５ａ，５ｂをセル枠外まで拡張し
て、トランジスタに使用する配線，コンタクト，スルー
ホールは配線領域の妨げとならない様にセル内に配置す
るようにしたものである。このような本第５の実施例の
半導体集積回路装置においては、チップ面積を変えずに
従来より駆動能力を大きく向上することができる。

【００４６】また、本第３のセル３０を使って、第２の
セル２０を使ったときと同様の構成の半導体集積回路装
置とすることができる。本第３のセル３０を使った配置
配線を示す図１５において、上下の第３のセル列３１の
セル列端においては、セル列の左右に、電源ラインとつ
ながる第１層配線１２を拡散層１３に重ね、コンタクト
１４によりそれらを導通させる構成のセル列端セル１５
を置くこと、及びセル列３１間の配線領域５０におい
て、配線１６を用いて上下の各セル３０間の配線を行う
ことは、上記第３，第４の実施例と同様である。

【００４７】本第５の実施例の半導体集積回路装置にお
いては、第３のセル３０はセルの上下端にはガードリン
グを持たないが、セル中央にガードリング（拡散層５
ｄ，５ｅまたは４ｄ，４ｅ）があることにより、Ｐチャ
ネル領域１とＮチャネル領域２間で起こるラッチアップ
を防止することができ、上記第１，第２の実施例ほどで
はないが、セル内部に対しては従来と同様の作用でほぼ
同様のラッチアップ防止の効果を持つ。また、セル面積
が従来例及び第１の実施例の第１のセル１０に比しより
小さくなるので、半導体集積回路装置のチップ面積をよ
り小さくすることができる。また、トランジスタをセル
枠外まで拡張したセル３０を使用しているので、チップ
面積を変えずに駆動能力を大きく向上することができ
る。

【００４８】実施例６． 図１６は上記第３のセル３０を使った、この発明の第６
の実施例による半導体集積回路装置における配置配線を
示す図である。図において、上下に並ぶセル列３１およ
びその複数のセル列の上端および下端に設けるセル列２
１は、上下にて対向するセル同士の同じチャネル領域が
（Ｐチャネル領域１とＰチャネル領域１とが、あるいは
Ｎチャネル領域２とＮチャネル領域２とが）向かい合う
ように配置する。かつ、この向かい合う同じチャネル領
域１または２と、それらに挟まれた信号の配線領域５３
または５４とを合わせて、１つのチャネル領域として共
通のウェル３００あるいは４００を形成する。このウェ
ル３００あるいは４００上の周囲は、電源電位を持つ拡
散層１３によるガードリングで囲む。

【００４９】このような本第６の実施例の半導体集積回
路装置では、半導体集積回路装置を構成する複数のセル
列の最上端と最下端を除くセル列に、第３のセル３０を
用いたことにより、上記第５の実施例と同様に、トラン
ジスタの駆動能力を高めつつチップ面積をより小さくす
ることができる効果がある。また、第３のセル３０のガ
ードリングにより、セル内部に対しては従来と同様の作
用でほぼ同様のラッチアップ防止の効果を持つのに加え
て、さらに上下に並ぶセル列の向かい合う同じチャネル
領域を共通のウェル３００または４００でつないでお
り、これを拡散層１３を含むガードリングで囲っている
ので、上記第４の実施例の場合と同様、上下のセル間の
ラッチアップが起こる要因をなくすることができる効果
があり、上記図２の第１の実施例，図５の第３の実施
例，図１５の第５の実施例の場合に比し、より良いラッ
チアップ防止の効果が得られる。

【００５０】

【発明の効果】以上のように、本願の請求項１の発明に
かかる半導体集積回路装置によれば、セル中のＰチャネ
ル領域とＮチャネル領域とにおいて各領域内にその周囲
に沿って供給電源電位を持つ拡散層によるラッチアップ
防止用ガードリングを持つＣＭＯＳ半導体集積回路装置
において、セル中央のＰチャネル領域とＮチャネル領域
の境界に沿って配設しているガードリングの領域に重ね
て第１層配線を配設してこれに電源電位を供給し、該第
１層配線をトランジスタに電源供給を行う電源ラインと
して兼用し、セル上下端においては第１層配線による電
源ラインと、ガードリングの拡散層とを設けていないセ
ルを有するとともに、上下に並ぶ２列以上のセル列を有
し、該上下にて対向するセルは同じ導電型のチャネル領
域が向かい合うように配置してなり、上記各セル列の上
下にて対向するセルの向かい合った同じ導電型のチャネ
ル領域とこれらに挟まれた信号の配線領域とを合わせて
ひとつのチャネル領域とし、該各セル列の左右に、電源
ラインとつながる第１層配線を拡散層に重ね、コンタク
トにより該両者を導通させてなる構成のセル列端セルを
配置し、かつ上記信号の配線領域を上下に横切ってかつ
上記上下のセル列端セルを結んで電源電位を持つ拡散層
を設けることにより、上記セル列全体にわたる上記信号
の配線領域を含むＰチャネル領域またはＮチャネル領域
の周囲を、電源電位を持つ拡散層によるガードリングで
囲み、上記信号の配線領域を除く同部分を第１層配線に
よる各電源ラインで囲む形としてなるようにしたので、
第１のセルを使用するよりもより小さいチップ面積で半
導体集積回路を構成でき、上下のセル列は同じ導電型の
チャネル領域が向かい合うことにより、セル列間でＰチ
ャネル領域とＮチャネル領域が隣り合うことによってラ
ッチアップが生じるのをなくすることができ、かつ、上
下のセル列間で向かい合う各セルの同じ導電型のチャネ
ル領域と、その間にある信号の配線領域とにより１つの
共通のＰチャネル領域またはＮチャネル領域を形成する
ことができ、この配置によってセル列間でラッチアップ
が生じるのをなくすることができるという効果がある。

【００５１】また、本願の請求項２の発明にかかる半導
体集積回路装置によれば、請求項１記載の半導体集積回
路装置において、上下に並ぶ２列以上のセル列を有し、
各セル列の左右に、電源ラインとつながる第１層配線を
拡散層に重ね、コンタクトにより該両者を導通させてな
る構成のセル列端セルを配置し、セル列全体のＰチャネ
ル領域またはＮチャネル領域の周囲を、セルの上下端の
配線領域と接する辺を除いて、第１層配線による各電源
ラインと、電源電位を持つ拡散層によるガードリングと
で囲む形としたので、拡散層および第１層配線は複数の
第２のセル列の各々を囲むガードリングとして作用し、
かつ第２のセルを用いることによりチップ面積は小さ
く、また、セル列間でＰチャネル領域とＮチャネル領域
が隣り合うことによってラッチアップが生じるのをなく
することができるという効果がある。

【００５２】また、本願の請求項３の発明にかかる半導
体集積回路装置によれば、請求項１記載の半導体集積回
路装置において、上記セルに含まれるトランジスタは、
上記セルの枠外まで拡張して形成されて大きいトランジ
スタ幅を有し、大きな駆動能力を有するものであり、上
記トランジスタに使用する配線，コンタクト，スルーホ
ールは、配線領域の妨げとならないよう上記セル内に配
置されているようにしたので、大きな駆動能力のトラン
ジスタを有する半導体集積回路装置を得ることができる
という効果がある。

【００５３】また、本願の請求項４の発明にかかる半導
体集積回路装置によれば、請求項３記載の半導体集積回
路装置において、最上端の列および最下端の列を除く上
記各セル列に含まれるトランジスタは上記セルの枠外ま
で拡張して形成されて大きいトランジスタ幅を有し、大
きな駆動能力を有するものであり、上記トランジスタに
使用する配線，コンタクト，スルーホールは、配線領域
の妨げとならないよう上記セル内に配置されているよう
にしたので、大きな駆動能力のトランジスタを有する半
導体集積回路装置を得ることができるという効果があ
る。

【００５４】

【００５５】

【００５６】

【００５７】

【００５８】

【図面の簡単な説明】

【図１】この発明の第１の実施例による半導体集積回路
装置における第１のセルのパターンを示す図。

【図２】この発明の第１の実施例による半導体集積回路
装置における上記第１のセルを使用した配置配線の例を
示す図。

【図３】この発明の第２の実施例による半導体集積回路
装置における上記第１のセルを使用した配置配線の例を
示す図。

【図４】この発明の第３の実施例による半導体集積回路
装置における第２のセルのパターンを示す図。

【図５】この発明の第３の実施例による半導体集積回路
装置における第２のセルを使用した配置配線の例を示す
図。

【図６】この発明の第４の実施例による半導体集積回路
装置における第２のセルを使用した配置配線の例を示す
図。

【図７】従来のガードリングを持つ半導体集積回路装置
におけるセルのパターン図。

【図８】従来の半導体集積回路装置におけるセルの配置
配線を示す図。

【図９】従来のガードリングのないセルのパターン図。

【図１０】図９のセルの垂直断面を示す図。

【図１１】図７のセルの垂直断面を示す図。

【図１２】図１０の寄生バイポーラトランジスタの回路
を示す図。

【図１３】図１１の寄生バイポーラトランジスタの回路
を示す図。

【図１４】この発明の第５の実施例による半導体集積回
路装置を示す図。

【図１５】この発明の第５の実施例による半導体集積回
路装置における第２のセルを使用した配置配線の例を示
す図。

【図１６】この発明の第６の実施例による半導体集積回
路装置における第２のセルを使用した配置配線の例を示
す図。

【符号の説明】

１ Ｐチャネル領域（Ｎウェル） ２ Ｎチャネル領域（Ｐウェル） ４ Ｐ+ 拡散層 ５ Ｎ+ 拡散層 ６ａ 第１の電源ライン ６ｂ 第２の電源ライン １０ 第１のセル １１ 第１のセルのセル列 １３ 拡散層（ガードリング） １５ セル列端セル ２０ 第２のセル ２１ 第２のセルのセル列 ３０ 第３のセル ３１ 第３のセルのセル列 ５０ 配線領域 １００ Ｐチャネル領域（Ｎウェル） ２００ Ｎチャネル領域（Ｐウェル）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 セル中のＰチャネル領域とＮチャネル領
   域とにおいて各領域内にその周囲に沿って供給電源電位
   を持つ拡散層によるラッチアップ防止用ガードリングを
   持つＣＭＯＳ半導体集積回路装置において、 セル中央のＰチャネル領域とＮチャネル領域の境界に沿
   って配設しているガードリングの領域に重ねて第１層配
   線を配設してこれに電源電位を供給し、該第１層配線を
   トランジスタに電源供給を行う電源ラインとして兼用
   し、 セル上下端においては第１層配線による電源ラインと、
   ガードリングの拡散層とを設けていないセルを有すると
   ともに、 上下に並ぶ２列以上のセル列を有し、該上下にて対向す
   るセルは同じ導電型のチャネル領域が向かい合うように
   配置してなり、 上記各セル列の上下にて対向するセルの向かい合った同
   じ導電型のチャネル領域とこれらに挟まれた信号の配線
   領域とを合わせてひとつのチャネル領域とし、 該各セル
   列の左右に、電源ラインとつながる第１層配線を拡散層
   に重ね、コンタクトにより該両者を導通させてなる構成
   のセル列端セルを配置し、かつ上記信号の配線領域を上
   下に横切ってかつ上記上下のセル列端セルを結んで電源
   電位を持つ拡散層を設けることにより、上記セル列全体
   にわたる上記信号の配線領域を含むＰチャネル領域また
   はＮチャネル領域の周囲を、電源電位を持つ拡散層によ
   るガードリングで囲み、上記信号の配線領域を除く同部
   分を第１層配線による各電源ラインで囲む形としてなる
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 上下に並ぶ２列以上のセル列を有し、各セル列の左右
   に、電源ラインとつながる第１層配線を拡散層に重ね、
   コンタクトにより該両者を導通させてなる構成のセル列
   端セルを配置し、セル列全体のＰチャネル領域またはＮ
   チャネル領域の周囲を、セルの上下端の配線領域と接す
   る辺を除いて、第１層配線による各電源ラインと、電源
   電位を持つ拡散層によるガードリングとで囲む形とした
   ことを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置にお
   いて、 上記セルに含まれるトランジスタは、上記セルの枠外ま
   で拡張して形成されて 大きいトランジスタ幅を有し、大
   きな駆動能力を有するものであり、 上記トランジスタに使用する配線，コンタクト，スルー
   ホールは、配線領域の妨げとならないよう上記セル内に
   配置されている ことを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３記載の半導体集積回路装置にお
   いて、 最上端の列および最下端の列を除く上記各 セル列に含ま
   れるトランジスタは上記セルの枠外まで拡張して形成さ
   れて大きいトランジスタ幅を有し、大きな駆動能力を有
   するものであり、 上記トランジスタに使用する配線，コンタクト，スルー
   ホールは、配線領域の妨げとならないよう上記セル内に
   配置されてい ることを特徴とする半導体集積回路装置。