JPH07161984A

JPH07161984A - 半導体集積回路装置

Info

Publication number: JPH07161984A
Application number: JP5304927A
Authority: JP
Inventors: Kazumasa Satsuma; 和正薩摩
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-12-06
Filing date: 1993-12-06
Publication date: 1995-06-23

Abstract

(57)【要約】【目的】半導体基板内に形成されたＭＯＳＦＥＴの、
基板電流に起因する特性劣化を低減できる半導体集積回
路装置を得る。【構成】半導体基板１と、該半導体基板１の一主面上
にゲート酸化膜２を介して設けられた複数のゲート電極
３ａ〜３ｃと、この複数のゲート電極３ａ〜３ｃによっ
て区切られて半導体基板の一主面上に設けられたソース
領域４ａ，４ｃ及びドレイン領域４ｂ，４ｄとを備え、
半導体基板１に対する電気的コンタクト５ａ，５ｃを上
記ソース領域４ａ，４ｃ内に設けた。【効果】どのソース領域４ａ，４ｃも基板電位をその
直近で取ることとなって、ソース電位を十分に安定化さ
せることができ、ＭＯＳの反転電圧の低下や、降伏電圧
の劣化を防止することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数の絶縁ゲート型
電界効果トランジスタ（以下ＭＯＳＦＥＴと称す）を含
む半導体集積回路装置に関し、特に上記ＭＯＳＦＥＴの
特性改善に関するものである。

【０００２】

【従来の技術】従来から、複数の絶縁ゲート型電界効果
トランジスタを含む半導体集積回路装置は、大電流を流
すことを要求される出力トランジスタとして使用される
もので、例えば、モータを駆動するためのドライバ、あ
るいはディスクリートな大きい，パワーＭＯＳトランジ
スタのゲートを駆動するためのドライバなどに用いられ
るものである。

【０００３】図５は、従来の複数のＮチャネルＭＯＳＦ
ＥＴを搭載した半導体集積回路装置の構造を示す図であ
り、図５(a) は平面図であり、図５(b) は図５(a) のＶ
ｂ−−Ｖｂ線断面によるその断面構造を示す図である。
図５において、１はＮチャネルＭＯＳＦＥＴ T1 〜 T3
を有するｐ型シリコン基板であり、該ｐ型シリコン基板
１上の素子分離領域には、素子間分離用の酸化膜１ａが
形成されている。上記ｐ型シリコン基板１上のゲート形
成位置には、ゲート酸化膜２が形成されている。該ゲー
ト酸化膜２上には、ポリシリコン膜からなるゲート電極
３ａ，３ｂ，３ｃ等が形成されている。また、上記ｐ型
シリコン基板１の表面領域には、不純物のイオン注入に
よりｎ型ソース領域４ａ，４ｃ、及びｎ型ドレイン領域
４ｂ，４ｄが形成されている。また、上記ｐ型シリコン
基板１上の所要の領域に、該ｐ型基板１に対する電気的
コンタクトをとるためのｐ型の基板コンタクト領域５が
形成されている。

【０００４】また、上記基板１上には、その表面領域と
その上層配線とを分離するための層間分離用の酸化膜６
が形成され、該酸化膜６の、ソース領域４ａ，４ｃ、ド
レイン領域４ｂ，４ｄ、及び基板コンタクト領域５に対
応する部分には、電極取り出しのためのコンタクトホー
ル７ａ，７ｃ、７ｂ，７ｄ、及び７が形成されている。
そして上記酸化膜６上には、上記コンタクトホールを介
して上記各領域に接続されるアルミニウム電極８ａ，８
ｃ、８ｂ，８ｄ、及び８が形成されている。

【０００５】また、図７は、上記ＮチャネルＭＯＳＦＥ
Ｔの等価回路を示しており、図７において、Ｄ，Ｓ，及
びＧはそれぞれ、相互に並列に接続されたＦＥＴ T1 〜
T3の共通なドレイン端子，ソース端子，及びゲート端
子であり、ＢＧは上記基板コンタクト領域５に接続され
た基板コンタクト端子であり、これは、ｐ型半導体基板
領域の抵抗Ｒ1 ，Ｒ2 ，Ｒ3 を順に介して上記各ＦＥＴ
のバックゲート端子へと接続されるものである。

【０００６】図６は、上記図５に示す半導体集積回路装
置の製造方法を示す工程別断面図であり、図において、
図５と同一符号は同一あるいは相当部分を示し、９はｐ
型半導体基板１の表面に選択酸化を施すための窒化膜、
１０はポリシリコン膜３をパターニングするためのレジ
スト膜、１１はソース領域４ａ，４ｃ及びドレイン領域
４ｂ，４ｄを形成する際、イオン注入マスクとなるレジ
スト膜、１２は基板コンタクト領域５を形成する際、イ
オン注入マスクとなるレジスト膜である。

【０００７】次に、上記半導体集積回路装置の製造方法
について、図６を参照して説明する。まず、図６(a) に
示すように、ｐ型シリコン基板１の表面の所定領域に窒
化膜９を形成し、該窒化膜９をマスクにして選択酸化を
行い、素子間分離用の酸化膜１ａを形成する。

【０００８】次に、上記窒化膜９，及びその下の素子形
成領域の表面酸化膜を除去した後、基板１の自然酸化に
より、上記素子形成領域表面にゲート酸化膜２を成長さ
せ、続いて、この上にゲート電極用のポリシリコン膜を
成長し、図６(b) に示すように、該ポリシリコン膜を、
所定幅にパターニングされたレジスト膜１０をマスクに
してエッチングする。すると、上記ゲート酸化膜２上
に、所定幅に成形されたポリシリコンゲート電極３ａ，
３ｂ，３ｃが所定間隔隔てて形成される。

【０００９】次に、図６(c) に示すように、基板コンタ
クト領域を形成すべき部分に、所定幅にパターニングさ
れたレジスト膜１１を形成した後、該レジスト膜１１
と、上記ポリシリコン膜からなるゲート電極３、および
上記レジスト膜１０をマスクにしてヒ素をイオン注入し
て、ｎ型ソース領域４ａ，４ｃ，及びドレイン領域４
ｂ，４ｄを形成する。

【００１０】次に、上記レジスト膜１０，１１を除去し
た後、図６(d) に示すように、ヒ素をイオン注入した部
分，つまり素子形成領域を新たなレジスト１２で覆い、
この状態でボロンをイオン注入することによって、ｐ型
基板１との電気的コンタクトをとるための基板コンタク
ト領域５を形成する。

【００１１】次に、上記レジスト１２を除去し、酸化膜
の成長を行って、層間絶縁用の酸化膜６を、ソース領域
４ａ，４ｃ、ドレイン領域４ｂ，４ｄ、ゲート電極３ａ
〜３ｃ、及び素子間分離用の酸化膜１ａの上に形成した
後、該酸化膜６の、上記各領域４ａ〜４ｄ，５に対応す
る領域に電極取り出し用のコンタクトホール７ａ〜７
ｄ，７を開孔し、さらに上記酸化膜６上に、コンタクト
ホール７ａ〜７ｄ，７を介して上記各領域４ａ〜４ｄ，
５に接続されるアルミニウム電極８ａ〜８ｄ，８を形成
する（図６(e) ）。これにより図５に示した半導体集積
回路装置が完成する。

【００１２】一般に、ＭＯＳトランジスタの特性は、ソ
ース領域と基板領域との間の電位差の影響を大きく受け
る。これは、基板バイアス効果と呼ばれるものであり、
このソース領域と基板領域間の電位差は、ソース領域と
基板コンタクト領域間の基板抵抗に起因するものであ
る。

【００１３】

【発明が解決しようとする課題】上記図５に示す従来の
半導体集積回路装置では、ＮチャネルＭＯＳＦＥＴの通
電能力を向上させるために、複数のゲート電極３ａ〜３
ｃ，ソース領域４ａ，４ｃ、及びドレイン領域４ｂ，４
ｄを設けて複数のＮチャネルＭＯＳＦＥＴＴ1 〜Ｔ3 を
並列に設けることによって、チャネル幅を増大させるよ
うにしている。

【００１４】このようなＭＯＳＦＥＴにおいては、該Ｍ
ＯＳＦＥＴがオフしている状態では、ドレイン接合，つ
まりｎ型ドレイン領域４ｂ，４ｄとｐ型基板１との接合
に加えられている電圧のために、ドレイン接合近傍の電
界が高くなっている。そして、ゲート電圧を増加させて
行くと、ゲート電圧の増加とともにドレイン電流が増加
し、それとともにドレイン電圧が低下して行く。このと
き、ドレイン電流が増加し始める領域では、高いドレイ
ン接合電界中をドレイン電流が流れるために、衝突電離
による基板電流ＩS が流れる。

【００１５】このようなドレイン領域４ｂ，４ｄ近傍で
発生した衝突電離による基板電流ＩS は、図５(b) に示
すように、半導体基板１中を通って基板コンタクト領域
５へと流れて、基板１中に電位勾配を引き起こす。この
結果、半導体基板１中の電位勾配によってソース領域４
ａ，４ｃの電位が変化し、ＭＯＳＦＥＴの反転電圧，つ
まりその出力が反転するゲート電圧の低下、あるいは降
伏電圧の低下が起こるといった問題を生じることとな
る。

【００１６】また、図５に示す従来の半導体集積回路装
置では、図１０(a) にその全体構成図を示すように、複
数のソース領域Ｓが半導体基板１内に広く分布してお
り、くし形のゲートＧの構造によってＭＯＳトランジス
タが並列配置された構造となっているが、この構造では
ソース領域Ｓとドレイン領域Ｄとが交互に存在するた
め、並列するトランジスタ数が多くなるに従って、ソー
ス領域Ｓがより広い範囲に分布することになり、このよ
うな構造では、基板コンタクト領域（ＢＧ）５から遠く
離れたソース領域Ｓでは、特に基板電流ＩS による電位
勾配の影響を受け易くなるという問題があった。

【００１７】即ち、図１０(b) に示す、上記ＭＯＳトラ
ンジスタが並列配置された構造の等価回路からわかるよ
うに、基板コンタクト領域５から離れた各ソース領域Ｓ
の基板電位は、基板コンタクト領域５からの基板抵抗Ｒ
1 〜Ｒn を介して決められる。つまり、遠く離れたソー
ス領域Ｓほど、基板コンタクト領域５との間に大きな抵
抗Ｒが存在している。このため、基板１中を電流が流れ
ると、この基板抵抗Ｒにより電圧降下が生じ、基板コン
タクト領域５の電位に対してソース領域Ｓの電位が上昇
してしまう。ここで、基板１中を流れる電流は上述のよ
うにドレイン接合での衝突電離によって生ずるものであ
る。

【００１８】このように従来の複数の絶縁ゲート型電界
効果トランジスタを有する半導体集積回路装置では、基
板コンタクト領域より遠い領域にあるＭＯＳＦＥＴで
は、半導体基板１中の電位勾配によって生ずる基板電流
の影響を受けやすく、ＭＯＳＦＥＴの反転電圧の低下、
あるいは降伏電圧の低下を生じるという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体基板内に形成されたＭＯＳＦＥＴの、
基板電流に起因する特性劣化を低減することのできる半
導体集積回路装置を提供することを目的としている。

【００１９】

【課題を解決するための手段】この発明にかかる半導体
集積回路装置は、複数のゲート電極によって区切られて
設けられたソース領域に関して、その両側をゲート電極
で挟まれた各ソース領域において、基板に対する電気的
コンタクトをとる基板コンタクト領域を形成するように
したものである。

【００２０】また、この発明にかかる半導体集積回路装
置は、複数のゲート電極によって区切られて設けられた
ソース，及びドレイン領域に関して、その両側をゲート
電極で挟まれたソース領域およびドレイン領域の両方
に、基板に対する電気的コンタクトをとる基板コンタク
ト領域を形成するようにしたものである。

【００２１】またこの発明は、上記ゲート電極で挟まれ
たソース領域およびドレイン領域の両方に基板コンタク
ト領域を設けるだけでなく、基板コンタクト領域の幅寸
法を隣接するゲート電極間の距離と同一寸法とし、上記
基板コンタクト領域をゲート電極の方向とは垂直な方向
に向けて配列するようにしたものである。

【００２２】

【作用】この発明においては、従来装置において基板コ
ンタクト領域から遠く離れていたソース領域、つまり両
側をゲート電極で挟まれたソース領域の各々に、基板コ
ンタクト領域を形成したから、どのソース領域も基板電
位を直近で取ることとなって、ソース電位を十分に安定
化させることができ、ＭＯＳＦＥＴの反転電圧の低下
や、降伏電圧の劣化を防止することが可能となる。

【００２３】またこの発明においては、ソース領域およ
びドレイン領域の両方に、隣接するゲート電極間の距離
と同一の幅寸法を有する基板コンタクト領域を、ゲート
電極の幅方向とは垂直な方向に向けて配列したので、上
記基板コンタクト領域はゲート電極に対して自己整合的
に配置されることとなり、ソース領域内における、該基
板コンタクト領域形成のためのレジスト膜のパターニン
グを行う必要がなくなり、ゲート電極間ピッチのマスク
合せマージンによる拡張を招くことなく、従来と同一の
電極ピッチの素子を実現することができ、これにより、
ＭＯＳＦＥＴの面積の増大を抑えることが可能となる。

【００２４】

【実施例】実施例１，２．図１は、この発明の第１の実
施例による半導体集積回路装置に含まれる複数のＭＯＳ
ＦＥＴを示す図であり、図１(a) は平面図、図１(b) は
図１(a) のＩｂ−Ｉｂ線における断面構造を示す図、図
８は図１に示すＭＯＳＦＥＴの等価回路図である。ま
た、図２は本実施例１の半導体集積回路装置を製造す
る，本発明の第２の実施例による半導体集積回路装置の
製造工程の一部を示す工程別平面図であり、また、図１
１(a) は図２(a) のＸＩａ−ＸＩａ線の断面図を、図１
１(b) は図２(b) のＸＩｂ−ＸＩｂ線の断面図を示して
いる。

【００２５】これらの図１，図２，図１１において、図
５、図６と同一符号は同一または相当する部分を示し、
１は複数のＭＯＳＦＥＴ T1 〜 T3 を有するｐ型シリコ
ン基板であり、この実施例では、上記ＭＯＳＦＥＴのソ
ース領域４ａ，４ｃ中に、ソースアルミ配線８ａ，８ｃ
とつながるｐ型の基板コンタクト領域５ａ，５ｃが形成
されている。このためここでは、ソース領域４ａ，４ｃ
上のコンタクトホール７ａ，７ｃはドレイン領域４ｂ，
４ｄ上のコンタクトホール７ｂ，７ｄに比べて大口径の
ものとなっている。また、２０は素子分離用酸化膜１ａ
により囲まれた、ＭＯＳＦＥＴ（電界効果トランジス
タ）を形成するための素子形成領域である。

【００２６】次に、本実施例１による半導体装置を製造
する本発明の第２の実施例による半導体装置の製造方法
の製造工程について図２を用いて説明する。本実施例２
の製造工程は、図６に説明した従来例の製造工程のそれ
と内容はほぼ同様であり、以下異なっている部分につい
てのみ説明する。

【００２７】図６(a) 及び図６(b) に示す従来の製造工
程と同様の処理により、基板上にゲート酸化膜２を介し
てポリシリコンゲート電極３ａ〜３ｃを形成した後、レ
ジスト膜１０を除去し、図２(a) ，図１１(a) に示すよ
うにレジスト膜１３を、ソース領域となるべき領域の一
部にレジスト残部１３ａ，１３ｃが残るようパターニン
グして形成する。その後上記レジスト膜１３及びポリシ
リコンゲート３ａ〜３ｃをマスクとしてヒ素のイオン注
入を行って、不純物濃度１×１０¹⁸〜１×１０²⁰cm^-3の
ｎ型ソース領域４ａ，４ｃ及びｎ型ドレイン領域４ｂ，
４ｄを形成する。

【００２８】続いて、上記レジスト膜１３，１３ａ，１
３ｃを除去した後、図２(b) ，図１１(b) で示すよう
に、上記ヒ素が注入されなかった領域上にレジスト開口
１４ａ，１４ｃが位置するレジスト膜１４を形成する。
そして上記レジスト膜１４をマスクとして、ボロンをイ
オン注入することによって、上記ソース領域４ａ，４ｃ
内に不純物濃度１×１０¹⁸〜１×１０²⁰cm^-3のｐ型基板
コンタクト領域５ａ，５ｃを形成する。ここで該ｐ型基
板コンタクト領域５ａ，５ｃとソース領域４ａ，４ｃと
はオーバーラップしていても、あるいは離れていてもど
ちらでもよい。その後は、図６(e) で示される製造工程
と全く同様の処理を行い、本実施例１の半導体集積回路
装置を完成する。

【００２９】本実施例１の半導体集積回路装置の作用に
ついて説明する。上述のように、ＭＯＳトランジスタの
特性は、ソース領域と基板領域との間の電位差の影響を
大きく受けるもので、これは基板バイアス効果と呼ばれ
るものであるが、この電位差はソース領域と基板コンタ
クト領域との間の基板抵抗に起因するものであるから、
本実施例１では、ソース領域４ａ，４ｃ中に基板との電
気的コンタクトをとる基板コンタクト領域５ａ，５ｃを
設けることによって、その抵抗を最小にしようとするも
のである。

【００３０】一般的には、ＭＯＳトランジスタは４端子
デバイスであり、ソース電位と基板電位とは独立に決め
られる。しかしながら、ほとんどの用途、特に出力デバ
イス等の用途では、ソース電位と基板電位とは短絡して
使用される。つまり、本実施例１の構造は、このような
用途を限定した場合の構造ということができる。

【００３１】上述したように、基板中の電位勾配は基板
電流によって発生する。しかし、本実施例１において、
各ソース領域４ａ，４ｃ内に基板コンタクト領域５ａ，
５ｃを設けたことによって、各ドレイン接合で発生した
衝突電離電流は、直近の基板コンタクト領域５ａ，５ｃ
へと流れるために、基板１全体を流れるような電流は存
在しないこととなる。即ち、図８に示す等価回路に示さ
れるように、基板コンタクト（ＢＧ）は直接直近のソー
スに接続されている。その意味で、基板１中には電位勾
配は存在しない。ただしここで微視的な意味では、基板
コンタクト領域５ａ，５ｃとドレイン領域４ｂ，４ｄと
の間の基板１中には微小な電位勾配は生じるものであ
る。

【００３２】かかる構成とした本実施例１においては、
従来例で設けた基板コンタクト５は設けていない。これ
は、本実施例１は、上述のように従来例で設けた基板コ
ンタクト領域では基板中に電位勾配が生じ、各ソース領
域の電位を安定させることができないものであるため、
これに変わるものとして本実施例１において各ソース領
域４ａ，４ｃに基板コンタクト領域５ａ，５ｃを設けて
いるものであり、従って本実施例１では上記図５の従来
例で設けた基板コンタクト５は必要ないものである。

【００３３】このような本実施例１の半導体集積回路装
置においては、基板コンタクト領域５ａ，５ｃが各ソー
ス領域４ａ，４ｃ毎に設けられているので、ドレイン近
傍で発生した基板電流は、それぞれのドレイン領域４
ｂ，４ｄの直近の基板コンタクト領域５ａ，５ｃで吸収
されることとなり、基板１中に大きな電位勾配を発生さ
せることはない。従って、本実施例１によれば、ソース
電位を十分に安定化させることができ、ＭＯＳＦＥＴの
反転電圧の低下や、降伏電圧の劣化を防止することが可
能な半導体集積回路装置が得られるものである。

【００３４】実施例３，４．図３，図４，図９，図１
２，図１３は、本発明の第３の実施例による半導体装置
を説明するための図であり、そのうち図３(a) ，(b) 、
図４(a) ，(b) は、該第３の実施例による半導体集積回
路装置を製造する，本発明の第４の実施例による半導体
集積回路装置の製造方法の製造工程の一部を示す平面図
であり、図９は、本実施例３による半導体集積回路装置
の等価回路図である。また、図１２(a)，(b) は、本実
施例３の図３(a) のXIIa−XIIa線，XIIb−XIIb線の断面
図、図１３(a) ，(b) は、図３(b) のXIIIa −XIIIa
線，XIIIb −XIIIb 線の断面図である。

【００３５】これらの図３，図４，図９，図１２，図１
３において、図５、図６と同一符号は同一または相当す
る部分を示し、本実施例では、従来のソース領域４ａ，
４ｃ及びドレイン領域４ｂ，４ｄの中央部分にｐ型基板
コンタクト領域２５ａ〜２５ｄを形成しており、該領域
２５ａ、及び２５ｃの両側部分がｎ型ソース領域４ａ1
，４ａ2 、及び４ｃ1 ，４ｃ2 、また上記領域２５
ｂ、及び２５ｄの両側部分がｎ型ドレイン領域４ｂ1 ，
４ｂ2 及び４ｄ1 ，４ｄ2 となっている。

【００３６】そして各ソース領域４ａ1 ，４ａ2 、及び
４ｃ1 ，４ｃ2 上には、これらの領域にコンタクトホー
ル７ａ1 ，７ａ2 、及び７ｃ1 ，７ｃ2 を介して接続さ
れた第１層アルミソース配線８ａ1 ，８ａ2 、及び８ｃ
1 ，８ｃ2 が、また各ドレイン領域４ｂ1 ，４ｂ2 及び
４ｄ1 ，４ｄ2 上には、これらの領域にコンタクトホー
ル７ｂ1 ，７ｂ2 、及び７ｄ1 ，７ｄ2 を介して接続さ
れた第１層アルミドレイン配線８ｂ1 ，８ｂ2 及び８ｄ
1 ，８ｄ2 が設けられており、さらに上記各基板コンタ
クト領域２５ａ〜２５ｄ上には、これらの領域にコンタ
クトホール７ａ3 〜７ｄ3 を介して接続された第１層ア
ルミ基板コンタクト用配線８ｆが設けられている。

【００３７】またここでは、上記第１層アルミソース配
線８ａ1 ，８ａ2 は、コンタクトホール１７ａ1 ，１７
ａ2 を介して第２層アルミソース配線１８ａにより接続
され、上記第１層アルミソース配線８ｃ1 ，８ｃ2 は、
コンタクトホール１７ｃ1 ，１７ｃ2 を介して第２層ア
ルミソース配線１８ｃにより接続されており、同様に上
記第１層アルミドレイン配線８ｂ1 ，８ｂ2 は、コンタ
クトホール１７ｂ1 ，１７ｂ2 を介して第２層アルミソ
ース配線１８ｂにより接続され、上記第１層アルミドレ
イン配線８ｄ1 ，８ｄ2 は、コンタクトホール１７ｄ1
，１７ｄ2 を介して第２層アルミソース配線１８ｄに
より接続されている。

【００３８】なお、７ｅは上記各ゲート電極３ａ〜３ｃ
に跨がるよう該ゲート電極の長手方向と垂直な方向に沿
って形成されたコンタクトホールで、８ｅは該コンタク
トホール７ｅを介して上記各ポリシリコンゲート電極３
ａ〜３ｃに接続された第１層アルミゲート配線である。
その結果、本実施例の半導体集積回路装置の回路構成
は、図９の等価回路に示されるように、基板コンタクト
ＢＧは抵抗を介さずに、各ＭＯＳＦＥＴ T1 〜 T3 のバ
ックゲート端子へと接続されているものである。

【００３９】以下、本実施例３の半導体集積回路装置を
製造する，本実施例４の半導体集積回路装置の製造方法
について図３，図４，図１２〜図１４を参照して説明す
る。本実施例４の基本的な製造工程は、図６に説明した
従来例の内容とほぼ同様であり、以下異なっている部分
についてのみ説明する。

【００４０】図６(a) 及び図６(b) に示す従来の工程と
同様の処理により、基板上にゲート酸化膜２を介してポ
リシリコンゲート電極３ａ〜３ｃを形成した後、レジス
ト膜１０を除去し、図３(a) ，図１２(a) ，(b) に示す
ようにレジスト膜２３を、ソース領域４ａ，４ｃ及びド
レイン領域４ｂ，４ｄとなるべき領域の一部をそのレジ
スト残部２３ａが被うようパターニングして形成する。
その後該レジスト膜２３及びポリシリコンゲート電極３
ａ〜３ｃをマスクとしてヒ素のイオン注入を行って、不
純物濃度１×１０¹⁸〜１×１０²⁰cm^-3のｎ型ソース領域
４ａ1 ，４ａ2、４ｃ1 ，４ｃ2 及びｎ型ドレイン領域
４ｂ1 ，４ｂ2 、４ｄ1 ，４ｄ2 を形成する。

【００４１】次に、上記レジスト膜２３，２３ａを除去
した後、図３(b) ，図１３(a) ，(b) に示すように、上
記ヒ素がイオン注入されなかった領域上にレジスト開口
２４ａが位置するレジスト膜２４を形成する。そして上
記レジスト膜２４及びポリシリコンゲート電極３ａ〜３
ｃをマスクとして、ボロンをイオン注入することによっ
て、不純物濃度１×１０¹⁸〜１×１０²⁰cm^-3のｐ型基板
コンタクト領域２５ａ，２５ｃ，２５ｂ，２５ｄを形成
する。

【００４２】続いて、図４(a) に示されるように、上記
各ｎ型ソース領域４ａ1 ，４ａ2 、４ｃ1 ，４ｃ2 、ｎ
型ドレイン領域４ｂ1 ，４ｂ2 、４ｄ1 ，４ｄ2 、ｐ型
基板コンタクト領域２５ａ〜２５ｄ及びポリシリコンゲ
ート電極３ａ〜３ｃの共通部分上にコンタクトホール７
ａ1 ，７ａ2 、７ｃ1 ，７ｃ2 、７ｂ1 ，７ｂ2 、７ｄ
1 ，７ｄ2 、及び７ｅを形成し、第１層アルミにより、
アルミソース配線８ａ1 ，８ａ2 、８ｃ1 ，８ｃ2 、ア
ルミドレイン配線８ｂ1 ，８ｂ2 、８ｄ1 ，８ｄ2 、及
び基板コンタクト配線８ｅを形成する。

【００４３】そして、第２の層間絶縁膜１６を全面に形
成した後、図４(b) で示されるように、上記各ｎ型ソー
ス領域４ａ1 ，４ａ2 、４ｃ1 ，４ｃ2 、ｎ型ドレイン
領域４ｂ1 ，４ｂ2 、４ｄ1 ，４ｄ2 上にヴィアホール
１７ａ1 ，１７ａ2 、１７ｃ1 ，１７ｃ2 、１７ｂ1 ，
１７ｂ2 、１７ｄ1 ，１７ｄ2 を開けた後に、第２層の
アルミにより、第２層ソース配線１８ａ，１８ｃ，第２
層ドレイン配線１８ｂ，１８ｄを形成して、半導体集積
回路装置を完成する。

【００４４】次に作用効果について説明する。この本実
施例３，４においては、各ソース領域４ａ，４ｃ及びド
レイン領域４ｂ，４ｄに基板コンタクト２５ａ〜２５ｄ
を設けているが、これは以下の理由によるものである。

【００４５】即ち、ソース領域４ａ，４ｃにのみ基板コ
ンタクト領域５を設ける場合は、図１５に示すように、
パターニングしたレジスト膜１４によってイオン注入領
域を限定しなければならない。その場合、マスク合わせ
ズレによって上記レジスト膜１４の開口部分１４ｃがド
レイン領域４ｂ，４ｄに干渉しないように、寸法マージ
ンＭg を設けることが必要であり、ひいてはソース領域
幅Ｗs を大きくとる必要がある。このため、ゲート電極
ピッチＰg が大きくなり、装置面積が大きくなることと
なる。

【００４６】これに対し、本実施例３，４のように、細
長い各ソース領域４ａ，４ｃ及びドレイン領域４ｂ，４
ｄの中央部分にこれと同じ幅の基板コンタクト領域５
ａ，５ｃ，５ｂ，５ｄをゲート幅方向に配列するように
すれば、上記基板コンタクト領域は、ポリシリコンゲー
ト電極３ａ〜３ｃ及びレジスト膜２４をマスクとするイ
オン注入の際、ゲート幅方向に対してはゲート電極に対
して自己整合的に形成されることとなり、ソース，ドレ
イン領域の幅，つまりゲート電極の間隔を、通常の構造
と同一の寸法とすることができ、ゲート電極間ピッチを
Ｐg1の最小に抑えることが可能となるものである。

【００４７】また、このように各ソース領域４ａ，４ｃ
及びドレイン領域４ｂ，４ｄに基板コンタクト領域２５
ａ，２５ｃ，２５ｂ，２５ｄを設けた際には、アルミソ
ース配線８ａ，８ｃと、アルミドレイン配線８ｂ，８ｄ
と、アルミ基板コンタクト配線８ｅとは別々になってお
り、各ソース，ドレイン領域と、基板コンタクト領域と
がＰＮ接合を構成している形となっているため、これに
より電位勾配が発生することが懸念されるが、これにつ
いては、従来構造においても、基板コンタクト領域５と
ソース領域４ａ，４ｃとは、逆方向のダイオードを介し
て結合しており、要するに、このダイオードの耐圧が動
作電圧以上あれば問題ないものである。この場合に、電
位勾配が発生しないのは、実施例１，２の場合と同様
で、ドレイン接合近傍で発生した衝突電離電流は、直近
の基板コンタクト領域へと流れ出るからである。

【００４８】このような本実施例３，４では、基板コン
タクト領域２５ａ，２５ｃ，２５ｂ，２５ｄが各ソース
領域４ａ，４ｃ及び各ドレイン領域４ｂ，４ｄ毎に設け
られているので、ドレイン近傍で発生した基板電流は、
それぞれのドレイン領域４ｂ，４ｄの直近の基板コンタ
クト領域で吸収されることとなり、基板１中に大きな電
位勾配を発生させることはなく、これによりソース電位
を十分に安定化させることができ、ＭＯＳＦＥＴの反転
電圧の低下や、降伏電圧の劣化を防止することが可能と
なる。さらに本実施例３，４では、上述のように、細長
い各ソース領域４ａ，４ｃ及びドレイン領域４ｂ，４ｄ
の中央部分にこれと同じ幅の基板コンタクト領域２５
ａ，２５ｃ，２５ｂ，２５ｄをゲート電極３ａ〜３ｃを
マスクとして形成しているため、ソース領域４ａ，４ｃ
内において、図１(a) および図１(b) のようにコンタク
ト領域形成のためのレジスト膜１３，１４のパターニン
グを行う必要がないため、ゲート電極間ピッチをＰg1の
最小に抑えることが可能となり、装置面積を減少できる
効果が得られるものである。

【００４９】実施例５．本発明の第５の実施例は、さら
に図３(a) ，(b) に示されるソース領域４ａ1，４ａ2
と基板コンタクト領域２５ａとの間隔、ソース領域４ｃ
1 ，４ｃ2 と基板コンタクト領域２５ｃとの間隔、ドレ
イン領域４ｂ1 ，４ｂ2 と基板コンタクト領域２５ｂと
の間隔、ドレイン領域４ｂ1 ，４ｂ2 と基板コンタクト
領域２５ｂとの間隔を、それぞれ１μｍ以上離すように
し、これにより、基板コンタクト領域と、ソース，ドレ
イン領域とで構成される接合の降伏電圧を、該電界効果
トランジスタの動作電圧３Ｖ〜５Ｖよりも大きく、１０
Ｖとしたもので、これにより、任意の動作条件で該電界
効果トランジスタを動作させることが可能となるもので
ある。

【００５０】また、上記降伏電圧は、基板コンタクト領
域２５ａ〜２５ｄの不純物濃度を低くする、もしくはソ
ース領域４ａ，４ｃ、ドレイン領域４ｂ，４ｄの不純物
濃度を低くすることによって、大きくするようにしても
よいものである。

【００５１】

【発明の効果】以上のように、この発明にかかる電界効
果トランジスタ半導体装置によれば、複数のゲート電極
によって区切られて設けられた、その両側をゲート電極
で挟まれた各ソース領域において、基板に対する電気的
コンタクトをとる基板コンタクト領域を形成するように
したので、発生する基板電流を直近の基板コンタクト領
域から引き抜くことが可能となり、基板電流による基板
中の電位勾配を抑制でき、特性の安定したＭＯＳトラン
ジスタを得ることができる効果が得られる。

【００５２】また、この発明によれば、ソース・ドレイ
ンの各領域に、隣接するゲート電極間の距離と同一幅寸
法を有する基板コンタクト領域を、ゲート電極のゲート
幅方向に沿って設けるようにしたので、上記基板コンタ
クト領域がゲート電極のゲート幅方向に対してはゲート
電極に自己整合的に配置されることとなり、ゲート電極
ピッチを最小寸法で構成することができ、ＭＯＳトラン
ジスタの特性を安定化することができるとともに、素子
面積を小さく抑えることも可能となる効果がある。

【００５３】さらにこの発明によれば、ソース，ドレイ
ン領域と、該ソース，ドレイン領域内に形成された基板
コンタクト領域とで構成される接合の降伏電圧を、素子
の動作電圧よりも大きく設定するようにしたので、任意
の動作条件で電界効果トランジスタ素子を動作させるこ
とが可能となる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体集積回路装
置に含まれる複数のＭＯＳＦＥＴの構造を説明するため
の平面図（図１(a) ）及び断面図（図１(b) ）である。

【図２】本発明の第１の実施例による半導体集積回路装
置を製造する，本発明の第２の実施例による半導体集積
回路装置の製造方法の製造フローを説明する平面図（図
２(a) ，(b) ）である。

【図３】本発明の第３の実施例による半導体集積回路装
置に含まれる複数のＭＯＳＦＥＴを製造する，本発明の
第４の実施例による半導体装置の製造方法の製造フロー
を説明する平面図（図３(a) ，(b) ）である。

【図４】上記第４の実施例による半導体集積回路装置の
製造方法の製造フローを説明する，図３に続く平面図
（図４(a) ，(b) ）である。

【図５】従来例の半導体集積回路装置に含まれる複数の
電界効果トランジスタの構造を示す平面図（図５(a)
）、及び断面図（図５(b) ）である。

【図６】従来例の電界効果トランジスタの製造フローを
示す断面図である。

【図７】従来例の電界効果トランジスタの等価回路図で
ある。

【図８】本発明の第１の実施例による半導体集積回路装
置に含まれるＭＯＳＦＥＴの等価回路図である。

【図９】本発明の第３の実施例による半導体集積回路装
置に含まれるＭＯＳＦＥＴの等価回路図である。

【図１０】本発明の第１の実施例による半導体集積回路
装置を構成する全ての電界効果トランジスタの平面図
（図１０(a) ）、及びその等価回路図（１０(b) ）であ
る。

【図１１】本発明の第１の実施例による図２(a) のＸＩ
ａ−ＸＩａ線、図２(b) のＸＩｂ−ＸＩｂ線の断面図
（図１１(a) ，(b) ）である。

【図１２】本発明の第３の実施例による図３(a) のXIIa
−XIIa線、XIIb−XIIb線断面図（図１２(a) ，(b) ）で
ある。

【図１３】本発明の第３の実施例による図３(b) のXIII
a −XIIIa 線、XIIIb −XIIIb 線断面図（図１３(a) ，
(b) ）である。

【図１４】図４(b) のXIVa−XIVa線断面図、XIVb−XIVb
線断面図、XIVc−XIVc線断面図（図１４(a) ，(b) ，
(c) ）である。

【図１５】上記第１の実施例における問題点を説明する
ための断面図である。

【符号の説明】

１ｐ型シリコン基板１ａ素子分離用酸化膜２ゲート酸化膜３ポリシリコンゲート電極４ａ，４ａ1 ，４ａ2 ，４ｃ，４ｃ1 ，４ｃ2 ソース
領域４ｂ，４ｂ1 ，４ｂ2 ，４ｄ，４ｄ1 ，４ｄ2 ドレイ
ン領域５，２５ａ〜２５ｄｐ型基板コンタクト領域６，１６層間酸化膜７，７ａ1 〜７ｄ1 ，７ａ2 〜７ｄ2 ，７ａ3 〜７ｄ3
コンタクトホール８ｆ，８ａ1 〜８ｄ1 ，８ａ2 〜８ｄ2 ，８ａ3 〜８ｄ
3 第１層アルミ配線９窒化膜１０，１１，１２レジスト膜１３ソース，ドレイン形成用レジスト膜１３ａ，１３ｃレジスト膜残部１４基板コンタクト領域形成用レジスト膜１４ａ，１４ｃレジスト膜開口部１７ａ1 〜１７ｄ1 ，１７ａ2 〜１７ｄ2 ヴィアホー
ル１８ａ〜１８ｄ第２層アルミ配線Ｔ1 ，Ｔ2 , Ｔ3 トランジスタＤドレイン端子Ｓソース端子Ｇゲート端子ＢＧ基板コンタクト端子２０ＭＯＳＦＥＴ素子領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 7514−4ＭＨ０１Ｌ 29/78 ３０１Ｘ

Claims

【特許請求の範囲】

【請求項１】複数の絶縁ゲート型電界効果トランジス
タを含む半導体集積回路装置において、第１導電型の半導体基板と、該半導体基板の一主面上に絶縁層を介して設けられた複
数個のゲート電極と、上記半導体基板の一主面上に設けられ、上記複数個のゲ
ート電極によって区切られた複数の第２導電型のソース
領域，およびドレイン領域とを備え、上記ゲート電極で挟まれた第２導電型のソース領域内
に、上記第１導電型の半導体基板に対する電気的コンタ
クトをとる第１導電型の基板コンタクト領域が設けられ
ていることを特徴とする半導体集積回路装置。
【請求項２】複数の絶縁ゲート型電界効果トランジス
タを含む半導体集積回路装置において、第１導電型の半導体基板と、該半導体基板の一主面上に絶縁層を介して設けられた複
数個のゲート電極と、上記半導体基板の一主面上に設けられ、上記複数個のゲ
ート電極によって区切られた複数の第２導電型のソース
領域，およびドレイン領域とを備え、上記ゲート電極で挟まれた第２導電型のソース領域，お
よび上記ゲート電極で挟まれた第２導電型のドレイン領
域の両方に、上記第１導電型の半導体基板に対する電気
的コンタクトをとる第１導電型の基板コンタクト領域が
設けられていることを特徴とする半導体集積回路装置。
【請求項３】請求項２に記載の半導体集積回路装置に
おいて、上記基板コンタクト領域は、それぞれ隣接するゲート電
極間の距離と同一の幅寸法を有し、上記ゲート電極のゲ
ート幅方向と垂直な方向に配列されていることを特徴と
する半導体集積回路装置。