KR970002003B1 - 반도체 장치 - Google Patents

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Abstract

내용없음.

Description

반도체 장치
제1도는 본 발명의 반도체 장치에 관한 메모리셀의 워드선 WL을 구동하는 바이폴라 트랜지스터 1개의 구성을 나타내는 평면도.
제2도는 제1도의 101-101'선에 따른 단면도.
제3도는 제1도의 102-102'선에 따른 단면도.
제4도는 본 발명의 응용례를 제3도에 준하여 나타내는 단면도.
제5도는 반도체칩 내에 구성되는 BiCMOS 논리 게이트의 구성을 나타내는 회로도.
제6도는 종래의 반도체 장치에 관한 메모리셀의 워드선 WL을 구동하는 바이폴라 트랜지스터 1개의 구성을 나타내는 평면도.
제7도는 제6도의 103-103'선에 따른 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 매립충 N+형 영역
3 : 컬렉터 영역 4 : 컬렉터 취출용 화산 영역
5 : 진성 베이스 영역 6 : 외부 베이스 영역
7 : 에미터 영역 8 : 필드 절연막
9 : 다결정 실리콘 10 : 실리사이드
11 : 폴리사이드 12 : 층간 절연막
13 : 콘택트 홀 14 : 컬렉터 전극
15 : 베이스 전극 16 : 에미터 전극
본 발명은 특히 바이폴라/CMOS 조합의 집적 회로로 구성되는 메모리 LSI등에 적용되는 반도체 장치에 관한 것이다.
메모리 LSI에 있어서 메모리셀 어레이에 인접하는 위치에는 예컨대 제5도에 도시한 바와 같은 BiCMOS 논리 게이트가 배치되어 있다. 도시를 생략한 디코더로부터의 제어 신호에 의하여, P채널 MOS 트랜지스터(21) 또는 N 채널 MOS 트랜지스터(22)가 동작하고 출력단의 바이폴라 트랜지스터(23) 또는 (24)에 의하여 워드선 WL을 풀업/풀다운 시킨다. C는 워드선 WL의 부하용량이다. 제6도는 상기 워드선 WL을 드라이브하는 BIcMOS 논리게이트 내의 1개의 바이폴라 트랜지스터의 구성을 나타내는 평면도이고, 제7도는 제6도의 103-103'선에 따르는 단면도이다.
실리콘 기판(31)내에 형성된 매립층 N+형 영역(32)상에 N-형의 컬렉터 영역(33)이 형성되어 있다. 컬렉터 영역(33) 표면에는 컬렉터 취출용의 확산 영역(34), P-형의 진성 베이스 영역(35), P+형의 외부 베이스 영역(36) 및 에미터 영역(37)이 형성되어 있다. 필드 절연막(38)이나 층간 절연막(39)이 형성되고, 콘팩트홀(40)을 통하여 컬렉터, 베이스, 에미터 각각의 전극(21,22,23)이 형성되어 있다. 에미터 전극(23)이 워드선 WL에 접속되고, 이와 같은 바이폴라 트랜지스터가 메모리셀 피치에 1개 내지 1/2개의 비율로 형성된다.
상기 바이폴라 트랜지스터는 각 전극을 확산층에서 금속으로 직접 끌어내는 구조이다. 또 에미터와 베이스에 있어서의 금속/실리콘 확산층 콘택트는 각각 장방형이고 또 그 긴변 방향은 상호 평행이며 이 장방형의 중심을 맺는 선이 긴편에 대하여 수직이 되도록 배치되어 있다. 이 배치는 에미터와 베이스가 확산 영역에서 맺어지는 거리를 최소화하므로써 확산영역에서의 기생저항을 최소로 한다.
상기 구성에 의하면 트랜지스터 사이즈 d는 각 전극 금속의 콘택트 사이즈 및 콘택트와 금속 배선의 합침 여유와 배선 간격의 최소 가공 치수의 합계(4a+2b+c)로서 상당히 점유된다.
그런데 메모리 용량의 증대 및 가공 치수의 축소에 따라 메모리 사이즈는 더욱 더 축소된다. 따라서 소자 분류 영역을 포함한 상기 구성의 바이폴라 트랜지스터의 사이즈 d로는 메모리 사이즈에 대응한 바이폴라 트랜지스터의 치수의 축소는 불가능하다.
이와 같이 종래에는 워드선의 드라이버로서 기능하는 바이폴라 트랜지스터가 메모리셀 피치에 1개 내지 1/2개의 비율로 메모리셀 어레이에 인접하여 형성된다. 그러나 이런 종래의 가공 치수로는 메모리 사이즈의 축소에 대응할 수 없다는 결점이 있다.
본 발명은 상기 사정을 고려하여 이루어진 것으로, 그 목적은 축소된 메모리사이즈에 대응할 수 있으며 축소에 메모리셀의 피치에 1개 내지 1/2개의 비율로 바이폴라 트랜지스터가 배치될 수 있는 구조의 반도체 장치를 제공하는데 있다.
본 발명의 반도체 장치는 연속하여 배열되는 바이폴라 트랜지스터의 에미터와 베이스의 취출 전극을 유도하는 상호의 콘택트홀 위치가 바이폴라 트랜지스터의 연속하는 배열 방향으로 늘어서지 않는 위치 관계에 있고, 또 에미터와 베이스의 전극이 바이폴라 트랜지스터가 연속한 배열 방향과는 상이한 2방향으로 각각 상기 콘택트홀에서 도출되는 것을 특징으로 하고 있다.
본 발명에서는 확산층에 의한 기생저항의 증대를 억제하면서 바이폴라 트랜지스터의 패턴이 축소화되도록 콘택트홀 위치를 바꾼다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
제1도는 본 발명의 반도체 장치에 관한 메모리셀의 워드선 WL을 드라이브하는 BiCMOS 논리게이트 내의 1개의 바이폴라 트랜지스터의 구성을 나타내는 평면도이고, 제2도는 제1도의 101-101'선에 따르는 단면도, 제3도는 제1도의 102-102'선에 따르는 단면도이다.
실리콘 기판(1)내에 헝성된 매립층 N+형 영역(2) 상에 N-형의 컬렉터 영역(3)이 형성되어 있다. 컬렉터 영역(3) 표면에는 컬렉터 취출용 확산 영역(4), P-형의 진성 베이스 영역(5), P+형의 외부 베이스 영역(6) 및 에미터 영역(7)이 형성되어 있다. 필드 절연막(8)은 각각의 소자 영역을 분리시킨다.
외부 베이스 영역(6)을 둘러싼 필드 절연막(8)위에 외부 베이스 영역(6) 주위에 접촉한 다결정 실리콘(9) 및 실리사이드(10)로 구성되는 폴리 사이드(11)가 적층되어 있다. 층간 절연막(12)상에 형성되는 콘택트홀(13)을 통하여 컬렉터, 베이스, 에미터 각각의 전극(14,15,16)이 형성되어 있다. 에미터 전극(16)이 워드선 WL에 접속되도록 구성된다.
상기 구성에 의하면 컬렉터 전극(14) 및 에미터 전극(16)은 금속 전극에 의하여 직접 반도체 영역(확산영역, 4, 에미터 영역 7)에 접속되어 있으나, 베이스 전극(15)에 관하여는 제3도에 도시된 바와 같이 외부 베이스 영역(6)을 둘러쌓는 폴리사이드(11)를 통하여 베이스 영역(5,6)과 접속된다. 따라서, 종래와 같이 에미터와 베이스의 전극은 서로 평행으로 하지 않아도 에미터 혹은 베이스의 저항을 증대시키지 않는 구조로 할 수 있다. 더우기 외부 베이스 영역은 다결정 실리콘(9)에 첨가한 불순물을 확산시킴으로써 자기 정합적으로 형성된다는 이점이 있다.
이렇게 하면 신뢰성을 유지한채 바이폴라 트랜지스터의 짧은변 방향을 작게 할 수 있다. 그러므로, 이 구조라면 메모리 사이즈가 축소되어도 종래 구조 보다도 쉽게 메모리셀 피치에 1개 내지 1/2개의 비율로 바이폴라 트랜지스터를 배치할 수 있다. 이 결과 SRAM(스택틱 RAM), DRAM, EPROM, MROM 등의 메모리 칩 혹은 이들 메모리를 탑재한 반도체 칩 면적을 축소화하는데 기여한다.
본 발명의 구성에 의하면 종래의 바이폴라 트랜지스터 사이즈가 동일 디자인 방식을 사용할 경우 16㎛인데 비하여 13㎛로 축소된다. 이것에 의하여 메모리칩의 사이즈는 종래의 구조를 사용한 것에 비하여 0.5mm 정도 작게할 수 있다.
또, 상기 구성에 있어서 실리사이드(10)는 고융점 금속 실리사이드로서 Ni, Mo, W, Co, Ti의 적어도 하나를 포함하고, 금속 전극은 Al, Au, Cu 혹은 이들의 합금이 바람직하다. 또 이 실시예에서는 베이스 전극(15)은 에미터 전극(16)과 동일 직선상에 배치되어 있으나 반드시 이 위치에 관계에 있지 않아도 된다. 또 에미터 전극(16)은 콘택트홀(13)을 통한 금속 전극으로 제시하였으나, 이에 한하지 않고, 제4도와 같이 다결 정 실리콘(17)으로 콘택트홀(13)을 충진하고 그 위에 금속 배선해도 된다. 이 구조에 의하면 에미터 영역(7)을 형성할 때는 다결정 실리콘(17)에 첨가된 불순물로 확산시키면 된다. 이것에 의하여 엷은 에미터 영역은 자기 정합적으로 형성되므로 제조 공정은 단축, 특성의 향상을 기대할 수 있다.
한편 본원 청구범위의 각 구성요소에 병기한 도면참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로서, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하려는 의도를 병기한 것은 아니다.
이상 상세하게 기술한 바와 같이 본 발명에 의하면, 특성을 떨어뜨리는 일없이 바이폴라 트랜지스터의 취출 전극의 위치를 변경하였으므로 메모리 사이즈가 축소되어도 메모리셀 피치에 쉽게 대응할 수 있는 바이폴라 트랜지스터의 배치가 가능하게 되고 칩 축소화에 기여하는 반도체 장치를 제공할 수 있다.

Claims (10)

  1. 반도체 기판에 제1방향을 따라 연속적으로 설치되고, 각각 컬렉터 전극, 에미터 전극 및 베이스 전극을 갖는 바이폴라 트랜지스터를 포함하는 반도체 장치에 있어서, 각각의 바이폴라 트랜지스터는 상기 에미터 전극을 유도하는 제1콘택트홀(13)과; 상기 제1콘택트홀에 인접하게 배치되어 상기 베이스전극을 유도하기 위한 것이고 상기 제1콘택트홀과 배치관계가 상기 제1방향에 대해 대략 직각인 방향으로 설치되는 제2콘택트홀(13)과; 상기 제1 및 제2콘택트홀에 인접하게 설치되어 상기 컬렉터 전극을 유도하는 제3콘택트홀(13)과; 상기 에미터 전극을 제2방향에 따라 연장하고, 상기 제1방향에 대해 대략 직각으로 형성되는 에미터 전극 선도수단(16)과; 상기 베이스 전극을 상기 제2방향에 반대되는 제3방향에 따라 연장하고 상기 제1방향에 대해 대략 직각으로 형성되는 베이스 전극 선도수단(15)과; 상기 컬렉터 전극을 상기 제3방향과 평행한 방향으로 연장하는 컬렉터 전극 선도수단(14)을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 베이스 전극은 상기 반도체 기판의 활성 영역과 접하는 폴리사이드 구조로 된 전도층에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 전도층은 상기 활성영역과 접하고 상기 제1콘택트홀을 둘러싸며 상기 제2콘택트홀의 바닥부까지 연장하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 전도층은 폴리실리콘층에 증착될 실리사이드로서 Ni, Mo, W, Co, Ti 중에서 선택된 금속을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 에미터 전극은 상기 반도체 기판의 활성영역과 접하는 상기 폴리실리콘층에 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 컬렉터 전극, 에미터 전극, 베이스 전극은 각각 주 성분으로서 Al을 사용하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 컬렉터 전극, 에미터 전극, 베이스 전극은 각각 주 성분으로서 Au를 사용하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 컬렉터 전극, 에미터 전극, 베이스 전극은 각각 주성분으로서 Cu를 사용하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 컬렉터 전극, 에미터 전극, 베이스 전극은 각각 Al, Au, Cu로부터 선택된 제1 및 제2금속의 합금으로 이루어진 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 컬렉터 전극, 에미터 전극, 베이스 전극은 각각 Al, Au, Cu로 된 합금으로 이루어진 것을 특징으로 하는 반도체 장치.
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