JP3204376B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JP3204376B2 JP3204376B2 JP19014997A JP19014997A JP3204376B2 JP 3204376 B2 JP3204376 B2 JP 3204376B2 JP 19014997 A JP19014997 A JP 19014997A JP 19014997 A JP19014997 A JP 19014997A JP 3204376 B2 JP3204376 B2 JP 3204376B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関し、特に、複数のトランジスタ
を構成要素として含むＥＳＤ保護回路を備えた半導体集
積回路装置及びその製造方法に関するものである。
置及びその製造方法に関し、特に、複数のトランジスタ
を構成要素として含むＥＳＤ保護回路を備えた半導体集
積回路装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路装置においては、高密度
化が進むにつれ、ＥＳＤ保護素子と出カ駆動素子を共有
し使用する構成としている。近年さらなる高密度化に伴
い、高濃度Ｎ型拡散層〈以下、Ｎ＋拡散層とも称する）
の抵抗値の増大による動作速度の低下を回避するため、
Ｎ＋拡散層をチタンシリサイド化する技術が用いられて
いる。
化が進むにつれ、ＥＳＤ保護素子と出カ駆動素子を共有
し使用する構成としている。近年さらなる高密度化に伴
い、高濃度Ｎ型拡散層〈以下、Ｎ＋拡散層とも称する）
の抵抗値の増大による動作速度の低下を回避するため、
Ｎ＋拡散層をチタンシリサイド化する技術が用いられて
いる。
【０００３】ところで、Ｎ＋拡散層をチタンシリサイド
化した場合、Ｎ＋拡散層の面積抵抗は数１００Ω／□と
変わらないが、チタンシリサイド膜の面積抵抗が数Ω／
□と低いために、Ｎ＋拡散層上の抵抗値は数１００Ω／
□から数Ω／□へと低下する。したがって、動作速度は
向上するが、Ｎ＋拡散層の抵抗値が著しく低下し、ＥＳ
Ｄパルスがゲ−ト電極に集中することにより、ＥＳＤ耐
量が低下するという間題が発生している。
化した場合、Ｎ＋拡散層の面積抵抗は数１００Ω／□と
変わらないが、チタンシリサイド膜の面積抵抗が数Ω／
□と低いために、Ｎ＋拡散層上の抵抗値は数１００Ω／
□から数Ω／□へと低下する。したがって、動作速度は
向上するが、Ｎ＋拡散層の抵抗値が著しく低下し、ＥＳ
Ｄパルスがゲ−ト電極に集中することにより、ＥＳＤ耐
量が低下するという間題が発生している。
【０００４】そこで、Ｎチャネル（以下、Ｎｃｈとも称
する）保護トランジスタのドレイン部に高抵抗を挿入す
る事によリＥＳＤ耐量を向上させた半導体集積回路装置
が提案され実用化されている。一例を挙げれば、例え
ば、米国特許５，０１９，８８８号の半導体集積回路装
置では、外部端子とＮｃｈ保護トランジスタのドレイン
との間に、低濃度Ｎ型拡散層（以下、Ｎ−拡散層と称す
る）、ＴｉＮまたはゲート電極を挿入することにより、
高抵抗を形成している。
する）保護トランジスタのドレイン部に高抵抗を挿入す
る事によリＥＳＤ耐量を向上させた半導体集積回路装置
が提案され実用化されている。一例を挙げれば、例え
ば、米国特許５，０１９，８８８号の半導体集積回路装
置では、外部端子とＮｃｈ保護トランジスタのドレイン
との間に、低濃度Ｎ型拡散層（以下、Ｎ−拡散層と称す
る）、ＴｉＮまたはゲート電極を挿入することにより、
高抵抗を形成している。
【０００５】図５は従来の第１の例であるＮ−拡散層を
用いて高抵抗を形成している半導体集積回路装置を示す
平面図、図６は図５のＡ−Ａ線に沿う断面図である。Ｎ
ｃｈ保護トランジスタは、シリコン基板５上に形成され
たゲ−ト電極１及びＮ＋拡散層２１ａ、２３で構成さ
れ、前記ゲ−ト電極１及びソ−ス側の前記Ｎ＋拡散層２
３はコンタクト６３を介してアルミ配線１１２に接続さ
れ、該アルミ配線１１２は接地１００されている。
用いて高抵抗を形成している半導体集積回路装置を示す
平面図、図６は図５のＡ−Ａ線に沿う断面図である。Ｎ
ｃｈ保護トランジスタは、シリコン基板５上に形成され
たゲ−ト電極１及びＮ＋拡散層２１ａ、２３で構成さ
れ、前記ゲ−ト電極１及びソ−ス側の前記Ｎ＋拡散層２
３はコンタクト６３を介してアルミ配線１１２に接続さ
れ、該アルミ配線１１２は接地１００されている。
【０００６】このＮｃｈ保護トランジスタのドレイン側
のＮ＋拡散層２１ａは、Ｎ−拡散層３を介してＮ＋拡散
層２１ｂに接続され、該Ｎ＋拡散層２１ｂはコンタクト
６２を介してアルミ配線１１１に接続されており、該ア
ルミ配線１１１は外部端子４に接続されている。
のＮ＋拡散層２１ａは、Ｎ−拡散層３を介してＮ＋拡散
層２１ｂに接続され、該Ｎ＋拡散層２１ｂはコンタクト
６２を介してアルミ配線１１１に接続されており、該ア
ルミ配線１１１は外部端子４に接続されている。
【０００７】このＮｃｈ保護トランジスタのドレイン側
のＮ＋拡散層２１ａと、前記外部端子４がアルミ配線１
１１及びコンタクト６２を介し接続されるＮ＋拡散層２
１ｂとの間は、フィ−ルド絶縁膜９で分離されている。
そして、Ｎ＋拡散層２１ａ、２１ｂ、２３それぞれの上
には、チタンシリサイド膜８が形成されており、一方、
ゲート電極１の両側にはサイドウォール７が形成されて
いる。
のＮ＋拡散層２１ａと、前記外部端子４がアルミ配線１
１１及びコンタクト６２を介し接続されるＮ＋拡散層２
１ｂとの間は、フィ−ルド絶縁膜９で分離されている。
そして、Ｎ＋拡散層２１ａ、２１ｂ、２３それぞれの上
には、チタンシリサイド膜８が形成されており、一方、
ゲート電極１の両側にはサイドウォール７が形成されて
いる。
【０００８】Ｎ−拡散層３の面積抵抗は、例えば約１０
００Ω／□と大きいことから、外部端子４にＥＳＤパル
スが印加された場合、高抵抗のＮ−拡散層３を介してＮ
ｃｈ保護トランジスタにＥＳＤパルスが印加されるた
め、ＥＳＤ耐量が向上することとなる。しかしながら、
外部端子４とＮｃｈ保護トランジスタ間にＮ−拡散層３
を挿入することで抵抗を形成しているために、Ｎ−拡散
層３の最小幅及び拡散成分の濃度が製造プロセスで決ま
ってしまい、抵抗値の選択範囲は狭い。
００Ω／□と大きいことから、外部端子４にＥＳＤパル
スが印加された場合、高抵抗のＮ−拡散層３を介してＮ
ｃｈ保護トランジスタにＥＳＤパルスが印加されるた
め、ＥＳＤ耐量が向上することとなる。しかしながら、
外部端子４とＮｃｈ保護トランジスタ間にＮ−拡散層３
を挿入することで抵抗を形成しているために、Ｎ−拡散
層３の最小幅及び拡散成分の濃度が製造プロセスで決ま
ってしまい、抵抗値の選択範囲は狭い。
【０００９】更に、保護素子と出力駆動素子を共有する
場合には、Ｎ−拡散層３の面積抵抗が１０００Ω／□と
大きいために、トランジスタの単位面積当たリの電流供
給能力が低下するので、出カ駆動能カを確保するために
は、ＥＳＤ保護回路の面積を増加する必要がある。
場合には、Ｎ−拡散層３の面積抵抗が１０００Ω／□と
大きいために、トランジスタの単位面積当たリの電流供
給能力が低下するので、出カ駆動能カを確保するために
は、ＥＳＤ保護回路の面積を増加する必要がある。
【００１０】図７は従来の第２の例であるＴｉＮを用い
て高抵抗を形成している半導体集積回路装置を示す平面
図、図８は図７のＢ−Ｂ線に沿う断面図である。Ｎｃｈ
保護トランジスタは、シリコン基板５上に形成されたゲ
−ト電極１及びＮ＋拡散層２１、２３で構成され ゲ−
ト電極１及びソ−ス側のＮ＋拡散層２３はコンタクト６
３を介してアルミ配線１１２に接続され、アルミ配線１
１２は接地１００されている。
て高抵抗を形成している半導体集積回路装置を示す平面
図、図８は図７のＢ−Ｂ線に沿う断面図である。Ｎｃｈ
保護トランジスタは、シリコン基板５上に形成されたゲ
−ト電極１及びＮ＋拡散層２１、２３で構成され ゲ−
ト電極１及びソ−ス側のＮ＋拡散層２３はコンタクト６
３を介してアルミ配線１１２に接続され、アルミ配線１
１２は接地１００されている。
【００１１】Ｎｃｈ保護トランジスタのドレイン側のＮ
＋拡散層２１は、ＴｉＮ１０を介してコンタクト６２に
接続され、コンタクト６２はアルミ配線１１１に接続さ
れ、アルミ配線１１１は外部端子４に接続されている。
この半導体集積回路装置では、選択的にＴｉＮを追加し
て形成しなくてはならないために、製造ラインにおける
工程数が増加する。
＋拡散層２１は、ＴｉＮ１０を介してコンタクト６２に
接続され、コンタクト６２はアルミ配線１１１に接続さ
れ、アルミ配線１１１は外部端子４に接続されている。
この半導体集積回路装置では、選択的にＴｉＮを追加し
て形成しなくてはならないために、製造ラインにおける
工程数が増加する。
【００１２】図９は従来の第３の例であるゲート電極を
用いて高抵抗を形成している半導体集積回路装置を示す
平面図、図１０は図９のＣ−Ｃ線に沿う断面図である。
Ｎｃｈ保護トランジスタは、シリコン基板５上に形成さ
れたゲ−ト電極１及びＮ＋拡散層２１、２３で構成さ
れ、ゲート電極１及びソース側のＮ＋拡散層２３はコン
タクト６３を介してアルミ配線１１２に接続され、アル
ミ配線１１２は接地１００されている。
用いて高抵抗を形成している半導体集積回路装置を示す
平面図、図１０は図９のＣ−Ｃ線に沿う断面図である。
Ｎｃｈ保護トランジスタは、シリコン基板５上に形成さ
れたゲ−ト電極１及びＮ＋拡散層２１、２３で構成さ
れ、ゲート電極１及びソース側のＮ＋拡散層２３はコン
タクト６３を介してアルミ配線１１２に接続され、アル
ミ配線１１２は接地１００されている。
【００１３】Ｎｃｈ保護トランジスタのドレイン側のＮ
＋拡散層２１は、コンタクト６２を介してアルミ配線１
１１に接続され、アルミ配線１１１は外部端子４に接続
されている。一方、Ｎｃｈ保護トランジスタのゲート電
極１と、外部端子４とＮ＋拡散層２１を接続するコンタ
クト６２との間にゲ−ト電極１１が配置されている。こ
のゲ−ト電極１１の下には、抵抗素子としてＮ＋拡散層
２１が埋め込んであリ、ゲ−ト電極１１の下のＮ＋拡散
層２１の抵抗値を高くしている。
＋拡散層２１は、コンタクト６２を介してアルミ配線１
１１に接続され、アルミ配線１１１は外部端子４に接続
されている。一方、Ｎｃｈ保護トランジスタのゲート電
極１と、外部端子４とＮ＋拡散層２１を接続するコンタ
クト６２との間にゲ−ト電極１１が配置されている。こ
のゲ−ト電極１１の下には、抵抗素子としてＮ＋拡散層
２１が埋め込んであリ、ゲ−ト電極１１の下のＮ＋拡散
層２１の抵抗値を高くしている。
【００１４】このゲ−ト電極１１を用いた場合では、Ｎ
＋拡散層２１を埋め込んで抵抗を形成しており、しか
も、このＮ＋拡散層２１を形成する工程は他の工程と共
有しているため、予めその製造プロセスで最適な値に抵
抗値が定められており、抵抗値の選択範囲は狭い。
＋拡散層２１を埋め込んで抵抗を形成しており、しか
も、このＮ＋拡散層２１を形成する工程は他の工程と共
有しているため、予めその製造プロセスで最適な値に抵
抗値が定められており、抵抗値の選択範囲は狭い。
【００１５】図１１は、例えば、特開平５−３１７３号
公報に開示されている従来の第４の例である半導体集積
回路装置を示す平面図、図１２は図１１のＤ−Ｄ線に沿
う断面図である。この半導体集積回路装置では、チタン
シリサイド化されていないＮ＋拡散層をＮｃｈ保護トラ
ンジスタと外部端子との間に挿入することにより高抵抗
を形成している。
公報に開示されている従来の第４の例である半導体集積
回路装置を示す平面図、図１２は図１１のＤ−Ｄ線に沿
う断面図である。この半導体集積回路装置では、チタン
シリサイド化されていないＮ＋拡散層をＮｃｈ保護トラ
ンジスタと外部端子との間に挿入することにより高抵抗
を形成している。
【００１６】Ｎｃｈ保護トランジスタは、シリコン基板
５上に形成されたゲ−ト電極１及びＮ＋拡散層２１、２
３で構成され、ゲート電極１及びソ−ス側のＮ＋拡散層
２３はコンタクト６３を介してアルミ配線１１２に接続
され、アルミ配線１１２は接地１００されている。ま
た、Ｎｃｈ保護トランジスタのドレイン側のＮ＋拡散層
２１はコンタクト６２を介してアルミ配線１１１に接続
され、アルミ配線１１１は外部端子４に接続されてい
る。
５上に形成されたゲ−ト電極１及びＮ＋拡散層２１、２
３で構成され、ゲート電極１及びソ−ス側のＮ＋拡散層
２３はコンタクト６３を介してアルミ配線１１２に接続
され、アルミ配線１１２は接地１００されている。ま
た、Ｎｃｈ保護トランジスタのドレイン側のＮ＋拡散層
２１はコンタクト６２を介してアルミ配線１１１に接続
され、アルミ配線１１１は外部端子４に接続されてい
る。
【００１７】前記Ｎ＋拡散層２１上に、チタンシリサイ
ド膜８に覆われている領域２１ｃと覆われていない領域
２１ｄを形成することにより、Ｎｃｈ保護トランジスタ
のゲート電極１と、外部端子４とＮ＋拡散層２１を接続
するコンタクト６２との間に、チタンシリサイド化され
ていないＮ＋拡散層２１単体の抵抗を挿入する。この半
導体集積回路装置では、外部端子４とＮｃｈ保護トラン
ジスタとの間に、Ｎ＋拡散層２１がチタンシリサイド膜
８に覆われている領域２１ｃとチタンシリサイド膜８に
覆われていない領域２１ｄを選択的に形成しなければな
らないために、製造ラインにおける工程数が増加する。
ド膜８に覆われている領域２１ｃと覆われていない領域
２１ｄを形成することにより、Ｎｃｈ保護トランジスタ
のゲート電極１と、外部端子４とＮ＋拡散層２１を接続
するコンタクト６２との間に、チタンシリサイド化され
ていないＮ＋拡散層２１単体の抵抗を挿入する。この半
導体集積回路装置では、外部端子４とＮｃｈ保護トラン
ジスタとの間に、Ｎ＋拡散層２１がチタンシリサイド膜
８に覆われている領域２１ｃとチタンシリサイド膜８に
覆われていない領域２１ｄを選択的に形成しなければな
らないために、製造ラインにおける工程数が増加する。
【００１８】
【発明が解決しようとする課題】第１の間題点は、Ｎ−
拡散層を用いて高抵抗を形成した場合、抵抗値が大きく
なリすぎ、トランジスタの単位面積当たリの電流供給能
カが低下する点である。例えば、従来の第１の例では、
Ｎ−拡散層３の面積抵抗は１０００Ω／□であるから、
Ｎ−拡散層３の長さを４０μｍ、幅を０．４μｍとする
と抵抗値は１０Ωとなリ、トランジスタのＯＮ抵抗を６
６Ωとすると、同一の電流を流す場合には１５％抵抗値
が増加し、Ｎ−拡散層３の長さを抵抗増加分に相当する
分増やさなければならない。
拡散層を用いて高抵抗を形成した場合、抵抗値が大きく
なリすぎ、トランジスタの単位面積当たリの電流供給能
カが低下する点である。例えば、従来の第１の例では、
Ｎ−拡散層３の面積抵抗は１０００Ω／□であるから、
Ｎ−拡散層３の長さを４０μｍ、幅を０．４μｍとする
と抵抗値は１０Ωとなリ、トランジスタのＯＮ抵抗を６
６Ωとすると、同一の電流を流す場合には１５％抵抗値
が増加し、Ｎ−拡散層３の長さを抵抗増加分に相当する
分増やさなければならない。
【００１９】第２の問題点は、外部端子４とＥＳＤ保護
回路との間に高抵抗を形成するために、半導体集積回路
装置の製造ラインの工程数が増加する点である。例え
ば、従来の第２の例では、選択的にＴｉＮを追加して形
成しなくてはならないため、工程数が増加してしまう。
また、従来の第４の例では、チタンシリサイド膜８に覆
われている領域２１ｃとチタンシリサイド膜８に覆われ
ていない領域２１ｄを遺択的に形成しなくてはならない
ために、製造ラインの工程数が必然的に増加してしま
う。
回路との間に高抵抗を形成するために、半導体集積回路
装置の製造ラインの工程数が増加する点である。例え
ば、従来の第２の例では、選択的にＴｉＮを追加して形
成しなくてはならないため、工程数が増加してしまう。
また、従来の第４の例では、チタンシリサイド膜８に覆
われている領域２１ｃとチタンシリサイド膜８に覆われ
ていない領域２１ｄを遺択的に形成しなくてはならない
ために、製造ラインの工程数が必然的に増加してしま
う。
【００２０】第３の間題点は、外部端子４とＥＳＤ保護
回路との間に挿入する高抵抗の抵抗値を調整することが
できないという点である。例えば、従来の第１の例で
は、Ｎ−拡散層３を外部端子４とＥＳＤ保護回路との間
に挿入して抵抗を形成する際に、Ｎ−拡散層３の最小
幅、拡散成分の濃度が製造プロセスで決まっているた
め、抵抗値の選択範囲が狭くなってしまう。
回路との間に挿入する高抵抗の抵抗値を調整することが
できないという点である。例えば、従来の第１の例で
は、Ｎ−拡散層３を外部端子４とＥＳＤ保護回路との間
に挿入して抵抗を形成する際に、Ｎ−拡散層３の最小
幅、拡散成分の濃度が製造プロセスで決まっているた
め、抵抗値の選択範囲が狭くなってしまう。
【００２１】例えば、Ｎ−拡散層３の幅を０．８μｍ、
長さを４０μｍとすると、抵抗値は２０Ωとなり、２０
０Ωの抵抗を得ようとする場合、Ｎ−拡散層の幅を８μ
ｍにまで広げる必要があリ、ＥＳＤ保護回路の面積が増
大することとなる。したがって、抵抗値の選択範囲は狭
い範囲に限られてしまう。
長さを４０μｍとすると、抵抗値は２０Ωとなり、２０
０Ωの抵抗を得ようとする場合、Ｎ−拡散層の幅を８μ
ｍにまで広げる必要があリ、ＥＳＤ保護回路の面積が増
大することとなる。したがって、抵抗値の選択範囲は狭
い範囲に限られてしまう。
【００２２】また、従来の第３の例では、ゲ−ト電極１
１を外部端子４とＥＳＤ保護回路との間に挿入するとと
もに、ゲ−ト電極１１の下にＮ＋拡散層２１を埋め込む
ことにより抵抗を形成しているが、ゲ−ト電極１１の下
のＮ＋拡散層２１は他のＮ＋拡散層２３と工程を共有す
るために、抵抗値の選択範囲は狭い範囲に限られてしま
う。例えば、ゲ−ト電極１１の幅を０．４μｍ、長さを
４０μｍ、面積抵抗を３０Ω／□とすると、抵抗値は３
Ωになり、２００Ωの抵抗を得ようとする場合、ゲート
電極１１の幅は２７μｍも必要になり、ＥＳＤ保護回路
の面積が非常に増大してしまうために実用上問題があ
り、抵抗値の選択範囲は狭い範囲に限られてしまう。
１を外部端子４とＥＳＤ保護回路との間に挿入するとと
もに、ゲ−ト電極１１の下にＮ＋拡散層２１を埋め込む
ことにより抵抗を形成しているが、ゲ−ト電極１１の下
のＮ＋拡散層２１は他のＮ＋拡散層２３と工程を共有す
るために、抵抗値の選択範囲は狭い範囲に限られてしま
う。例えば、ゲ−ト電極１１の幅を０．４μｍ、長さを
４０μｍ、面積抵抗を３０Ω／□とすると、抵抗値は３
Ωになり、２００Ωの抵抗を得ようとする場合、ゲート
電極１１の幅は２７μｍも必要になり、ＥＳＤ保護回路
の面積が非常に増大してしまうために実用上問題があ
り、抵抗値の選択範囲は狭い範囲に限られてしまう。
【００２３】本発明は上記の事情に鑑みてなされたもの
であって、外部端子とＥＳＤ保護回路との間に挿入する
高抵抗の抵抗値を調整することができ、また、抵抗値が
大きくなリすぎることも無く、トランジスタの単位面積
当たリの電流供給能カが低下する虞もなく、また、製造
ラインの工程数が増加する虞もなく、さらに、高集積
化、小型化を図ることが可能な半導体集積回路装置及び
その製造方法を提供することにある。
であって、外部端子とＥＳＤ保護回路との間に挿入する
高抵抗の抵抗値を調整することができ、また、抵抗値が
大きくなリすぎることも無く、トランジスタの単位面積
当たリの電流供給能カが低下する虞もなく、また、製造
ラインの工程数が増加する虞もなく、さらに、高集積
化、小型化を図ることが可能な半導体集積回路装置及び
その製造方法を提供することにある。
【００２４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体集積回路装置及びその製造
方法を採用した。すなわち、請求項１記載の半導体集積
回路装置は、トランジスタを構成要素として含むＥＳＤ
保護回路を備え、前記トランジスタのドレイン部が外部
端子に接続されている半導体集積回路装置において、前
記ドレイン部となる拡散層上に、前記トランジスタのゲ
ート電極と同時に形成された複数のダミーゲート電極が
互いに近接して設けられ、これらの近接するダミーゲー
ト電極間の一部の領域を除いて、前記拡散層上にチタン
シリサイドが形成されたことを特徴とする。
に、本発明は次の様な半導体集積回路装置及びその製造
方法を採用した。すなわち、請求項１記載の半導体集積
回路装置は、トランジスタを構成要素として含むＥＳＤ
保護回路を備え、前記トランジスタのドレイン部が外部
端子に接続されている半導体集積回路装置において、前
記ドレイン部となる拡散層上に、前記トランジスタのゲ
ート電極と同時に形成された複数のダミーゲート電極が
互いに近接して設けられ、これらの近接するダミーゲー
ト電極間の一部の領域を除いて、前記拡散層上にチタン
シリサイドが形成されたことを特徴とする。
【００２５】請求項２記載の半導体集積回路装置は、前
記ダミーゲート電極各々の幅を一部広げることにより、
これらのダミーゲート電極間の一部の間隔を狭くしたこ
とを特徴とする。
記ダミーゲート電極各々の幅を一部広げることにより、
これらのダミーゲート電極間の一部の間隔を狭くしたこ
とを特徴とする。
【００２６】
【００２７】
【００２８】請求項３記載の半導体集積回路装置の製造
方法は、トランジスタを構成要素として含むＥＳＤ保護
回路を備え、前記トランジスタのドレイン部が外部端子
に接続されている半導体集積回路装置の製造方法におい
て、前記ドレイン部となる領域上に、前記トランジスタ
のゲート電極と同時に、複数のダミーゲート電極を互い
に近接するように形成し、これら近接するダミーゲート
電極間の一部の領域を除いて、前記ドレイン部となる拡
散層上にチタンシリサイドを形成することを特徴とす
る。
方法は、トランジスタを構成要素として含むＥＳＤ保護
回路を備え、前記トランジスタのドレイン部が外部端子
に接続されている半導体集積回路装置の製造方法におい
て、前記ドレイン部となる領域上に、前記トランジスタ
のゲート電極と同時に、複数のダミーゲート電極を互い
に近接するように形成し、これら近接するダミーゲート
電極間の一部の領域を除いて、前記ドレイン部となる拡
散層上にチタンシリサイドを形成することを特徴とす
る。
【００２９】
【００３０】本発明の半導体集積回路装置では、ＥＳＤ
回路保護のために、トランジスタと外部端子との間に挿
入される抵抗は、このゲ−ト電極間の拡散層を抵抗とし
て用いる。拡散層上のチタンシリサイドはドレイン部と
なる拡散層とチタンとの熱処理により形成されるが、ゲ
ート電極の両側にはシリコン酸化膜からなるサイドウォ
ールが形成されているために、ゲ−ト電極間の間隔を縮
めると拡散層の面積が狭くなってしまい、チタンと拡散
層の熱処理がうまくできなくなるために、ゲ−ト電極間
の拡散層はチタンシリサイド化され難くなり、高抵抗化
する。
回路保護のために、トランジスタと外部端子との間に挿
入される抵抗は、このゲ−ト電極間の拡散層を抵抗とし
て用いる。拡散層上のチタンシリサイドはドレイン部と
なる拡散層とチタンとの熱処理により形成されるが、ゲ
ート電極の両側にはシリコン酸化膜からなるサイドウォ
ールが形成されているために、ゲ−ト電極間の間隔を縮
めると拡散層の面積が狭くなってしまい、チタンと拡散
層の熱処理がうまくできなくなるために、ゲ−ト電極間
の拡散層はチタンシリサイド化され難くなり、高抵抗化
する。
【００３１】したがって、前記ドレイン部となる拡散層
上に、前記トランジスタのゲート電極と同時に形成され
る複数のダミーゲート電極を互いに近接するように設
け、これらの近接するダミーゲート電極間の一部の領域
を除いて、前記拡散層上にチタンシリサイドを形成した
ことにより、この拡散層の幅やチタンシリサイドが形成
されない前記一部の領域の大きさを調整することによ
り、外部端子とＥＳＤ保護回路との間に挿入する高抵抗
の抵抗値を調整することが可能になる。更に、使用する
ゲ−ト電極の数及びダミーゲート電極間の距離を変える
ことによリ、抵抗値の調整が容易になる。
上に、前記トランジスタのゲート電極と同時に形成され
る複数のダミーゲート電極を互いに近接するように設
け、これらの近接するダミーゲート電極間の一部の領域
を除いて、前記拡散層上にチタンシリサイドを形成した
ことにより、この拡散層の幅やチタンシリサイドが形成
されない前記一部の領域の大きさを調整することによ
り、外部端子とＥＳＤ保護回路との間に挿入する高抵抗
の抵抗値を調整することが可能になる。更に、使用する
ゲ−ト電極の数及びダミーゲート電極間の距離を変える
ことによリ、抵抗値の調整が容易になる。
【００３２】また、トランジスタのゲート電極と同時に
形成される複数のダミーゲート電極を互いに近接して設
けることにより、抵抗素子を形成するために必要な面積
が小さくなり、これにより、高集積化、小型化を図るこ
とが可能になる。また、チタンシリサイドの抵抗値は、
拡散層やゲ−ト電極の抵抗値に対して小さいため、トラ
ンジスタの単位面積当たリの電流供給能カの低下が抑制
される。
形成される複数のダミーゲート電極を互いに近接して設
けることにより、抵抗素子を形成するために必要な面積
が小さくなり、これにより、高集積化、小型化を図るこ
とが可能になる。また、チタンシリサイドの抵抗値は、
拡散層やゲ−ト電極の抵抗値に対して小さいため、トラ
ンジスタの単位面積当たリの電流供給能カの低下が抑制
される。
【００３３】本発明の半導体集積回路装置の製造方法で
は、ドレイン部となる領域上に、トランジスタのゲート
電極と同時に、複数のダミーゲート電極を互いに近接す
るように形成し、これら近接するダミーゲート電極間の
一部の領域を除いて、前記ドレイン部となる拡散層上に
チタンシリサイドを形成することにより、ダミーゲート
電極間の一部の領域がチタンシリサイド化されない高抵
抗となる。これにより、ダミーゲート電極間に高抵抗の
拡散層を有する半導体集積回路装置を製造することが可
能になる。
は、ドレイン部となる領域上に、トランジスタのゲート
電極と同時に、複数のダミーゲート電極を互いに近接す
るように形成し、これら近接するダミーゲート電極間の
一部の領域を除いて、前記ドレイン部となる拡散層上に
チタンシリサイドを形成することにより、ダミーゲート
電極間の一部の領域がチタンシリサイド化されない高抵
抗となる。これにより、ダミーゲート電極間に高抵抗の
拡散層を有する半導体集積回路装置を製造することが可
能になる。
【００３４】
【発明の実施の形態】以下、本発明の半導体集積回路装
置及びその製造方法の一実施形態について図面に基づき
説明する。図１は本発明の一実施形態の半導体集積回路
装置を示す平面図、図２は図１のＥ−Ｅ線に沿う断面
図、図３は図１のＦ−Ｆ線に沿う断面図、図４は図１の
Ｇ−Ｇ線に沿う断面図である。
置及びその製造方法の一実施形態について図面に基づき
説明する。図１は本発明の一実施形態の半導体集積回路
装置を示す平面図、図２は図１のＥ−Ｅ線に沿う断面
図、図３は図１のＦ−Ｆ線に沿う断面図、図４は図１の
Ｇ−Ｇ線に沿う断面図である。
【００３５】ゲ−ト電極１及びソ−ス側のＮ＋拡散層２
２は、コンタクト６１を介してアルミ配線１１０に接続
され、また、ゲ−ト電極１４及びソ−ス側のＮ＋拡散層
２３は、コンタクト６３を介してアルミ配線１１２に接
続され、これらアルミ配線１１０、１１２は接地１００
されている。
２は、コンタクト６１を介してアルミ配線１１０に接続
され、また、ゲ−ト電極１４及びソ−ス側のＮ＋拡散層
２３は、コンタクト６３を介してアルミ配線１１２に接
続され、これらアルミ配線１１０、１１２は接地１００
されている。
【００３６】ドレイン側のＮ＋拡散層２１は、第１のゲ
−ト電極１１〜第３のゲート電極１３間の間隔を縮める
ことによリ形成される抵抗を介してＮ＋拡散層２１上の
コンタクト６２に接続され、コンタクト６２はアルミ配
線１１１に接続され、アルミ配線１１１は外部端子４に
接続されることにより、ドレイン部となるＮ＋拡散層２
１は外部端子４と抵抗を介して接続され、ゲート及びソ
−スが接地されたＮｃｈ保護トランジスタが構成されて
いる。
−ト電極１１〜第３のゲート電極１３間の間隔を縮める
ことによリ形成される抵抗を介してＮ＋拡散層２１上の
コンタクト６２に接続され、コンタクト６２はアルミ配
線１１１に接続され、アルミ配線１１１は外部端子４に
接続されることにより、ドレイン部となるＮ＋拡散層２
１は外部端子４と抵抗を介して接続され、ゲート及びソ
−スが接地されたＮｃｈ保護トランジスタが構成されて
いる。
【００３７】この時、ドレインのＮ＋拡散層２１の下に
は、Ｎ−拡散層３が配置され、Ｎ＋拡散層２１と接続さ
れている。また、第１のゲ−ト電極１１〜第３のゲート
電極１３は、コンタクト６４を介してアルミ配線１１１
と接続されている。前記抵抗は、第１のゲ−ト電極１１
と第２のゲ−ト電極１２によりコンタクト６２を囲む様
にＮ＋拡散層２１上に配置され、第１のゲ−ト電極１１
と第２のゲ−ト電極１２に挟まれた領域の−部（図１
中、破線で囲まれた領域Ｃ、Ｄ）の間隔を狭くして、Ｎ
＋拡散層２１によリコンタクト６２とゲ−ト電極１、１
４間を接続することで、ゲ−ト電極１１、１２間を縮め
るとＮ＋拡散層２１上にチタンシリサイド膜８が形成さ
れないことを利用している。
は、Ｎ−拡散層３が配置され、Ｎ＋拡散層２１と接続さ
れている。また、第１のゲ−ト電極１１〜第３のゲート
電極１３は、コンタクト６４を介してアルミ配線１１１
と接続されている。前記抵抗は、第１のゲ−ト電極１１
と第２のゲ−ト電極１２によりコンタクト６２を囲む様
にＮ＋拡散層２１上に配置され、第１のゲ−ト電極１１
と第２のゲ−ト電極１２に挟まれた領域の−部（図１
中、破線で囲まれた領域Ｃ、Ｄ）の間隔を狭くして、Ｎ
＋拡散層２１によリコンタクト６２とゲ−ト電極１、１
４間を接続することで、ゲ−ト電極１１、１２間を縮め
るとＮ＋拡散層２１上にチタンシリサイド膜８が形成さ
れないことを利用している。
【００３８】ゲ−ト電極間の間隔を狭くする箇所を複数
個にしても抵抗を形成することができる。ゲ−ト電極間
の間隔を狭くする箇所の個数を増やすことで、抵抗の数
を増やし抵抗値を調整することが可能である。また、抵
抗を形成するためのゲ−ト電極は第３のゲート電極１３
に加え、第４のゲ−ト電極以降、任意の個数のゲ−ト電
極を追加することによリ抵抗値の調整が可能である。
個にしても抵抗を形成することができる。ゲ−ト電極間
の間隔を狭くする箇所の個数を増やすことで、抵抗の数
を増やし抵抗値を調整することが可能である。また、抵
抗を形成するためのゲ−ト電極は第３のゲート電極１３
に加え、第４のゲ−ト電極以降、任意の個数のゲ−ト電
極を追加することによリ抵抗値の調整が可能である。
【００３９】更に、抵抗を形成するためのゲ−ト電極１
１〜１３はＮ＋拡数層２１とアルミ配線１１１を接続す
るコンタクト６４を囲んでおリ、ゲ−ト電極１１、１２
間及びゲ−ト電極１２、１３間の間隔がチタンシリサイ
ド膜が形成されない間隔であれば、ドレインとなるＮ＋
拡数層２１上に任意の位置・方向にゲ−ト電極及びコン
タクトを配置しても同様の効果が得られる。また、２ケ
のＮｃｈ保護トランジスタで構成されているが、１ケも
しくは複数のトランジスタで構成しても同様の効果が得
られることは言うまでもない。
１〜１３はＮ＋拡数層２１とアルミ配線１１１を接続す
るコンタクト６４を囲んでおリ、ゲ−ト電極１１、１２
間及びゲ−ト電極１２、１３間の間隔がチタンシリサイ
ド膜が形成されない間隔であれば、ドレインとなるＮ＋
拡数層２１上に任意の位置・方向にゲ−ト電極及びコン
タクトを配置しても同様の効果が得られる。また、２ケ
のＮｃｈ保護トランジスタで構成されているが、１ケも
しくは複数のトランジスタで構成しても同様の効果が得
られることは言うまでもない。
【００４０】次に、図２を用いて抵抗を形成するための
ゲート電極について説明する。シリコン基板５上には、
Ｎｃｈ保護トランジスタのゲ−ト電極１とゲ−ト電極１
４間のドレイン側となるＮ＋拡散層２１には、抵抗を形
成するためのゲ−ト電極１１が配置され、Ｎｃｈ保護ト
ランジスタのソース側及びドレイン側の拡散層２１〜２
３上にはチタンシリサイド膜８が形成されることによ
り、チタンシリサイド化されている。
ゲート電極について説明する。シリコン基板５上には、
Ｎｃｈ保護トランジスタのゲ−ト電極１とゲ−ト電極１
４間のドレイン側となるＮ＋拡散層２１には、抵抗を形
成するためのゲ−ト電極１１が配置され、Ｎｃｈ保護ト
ランジスタのソース側及びドレイン側の拡散層２１〜２
３上にはチタンシリサイド膜８が形成されることによ
り、チタンシリサイド化されている。
【００４１】それぞれのゲ−ト電極１、１１、１４の両
側にはサイドウォ−ル７が形成されており、Ｎｃｈ保護
トランジスタの端にはフィ−ルド絶縁膜９が配置されて
いる。一方、ゲート電極１はコンタクト６１を介してア
ルミ配線１１０に接続され、ゲート電極１４はコンタク
ト６３を介してアルミ配線１１２に接続され、ゲ−ト電
極１１は外部端子４に接続されるアルミ配線１１１にコ
ンタクト６４を介して接続されている。
側にはサイドウォ−ル７が形成されており、Ｎｃｈ保護
トランジスタの端にはフィ−ルド絶縁膜９が配置されて
いる。一方、ゲート電極１はコンタクト６１を介してア
ルミ配線１１０に接続され、ゲート電極１４はコンタク
ト６３を介してアルミ配線１１２に接続され、ゲ−ト電
極１１は外部端子４に接続されるアルミ配線１１１にコ
ンタクト６４を介して接続されている。
【００４２】さらに、Ｎｃｈ保護トランジスタのドレイ
ン側であるＮ＋拡散層２１の電位を安定させるために、
Ｎｃｈ保護トランジスタのドレイン側全体にＮ−拡散層
３が配置され、Ｎ＋拡散層２１と接続することによりＮ
ｃｈ保護トランジスタのドレイン側にある全てのＮ＋拡
散層２１間を電気的に接続している。
ン側であるＮ＋拡散層２１の電位を安定させるために、
Ｎｃｈ保護トランジスタのドレイン側全体にＮ−拡散層
３が配置され、Ｎ＋拡散層２１と接続することによりＮ
ｃｈ保護トランジスタのドレイン側にある全てのＮ＋拡
散層２１間を電気的に接続している。
【００４３】例えば、Ｎ−拡散層３の面積抵抗は約２２
００Ω／□と大きく、ゲ−ト電極１１〜１３間を縮める
ことによリ形成される抵抗の抵抗値には影響を与えな
い。また、抵抗を形成するためのゲート電極１１〜１３
は狭い間隔で配置されているので、ゲート電極１１〜１
３間がチタンシリサイド化されていなければ、特に電位
が与えられていなくても同様の効果が得られる。
００Ω／□と大きく、ゲ−ト電極１１〜１３間を縮める
ことによリ形成される抵抗の抵抗値には影響を与えな
い。また、抵抗を形成するためのゲート電極１１〜１３
は狭い間隔で配置されているので、ゲート電極１１〜１
３間がチタンシリサイド化されていなければ、特に電位
が与えられていなくても同様の効果が得られる。
【００４４】次に、図３を用いて抵抗の挿入方法につい
て説明する。シリコン基板５上のＮｃｈ保護トランジス
タのゲート電極１及びソ−ス側のＮ＋拡散層２２を、接
地１００されるアルミ配線１１０にコンタクト６１を介
して接続する。また、ゲート電極１４及びソ−ス側のＮ
＋拡散層２３を、接地１００されるアルミ配線１１２に
コンタクト６３を介して接続する。そして、ゲート電極
１、１４の両側にサイドウォール７を形成し、Ｎｃｈ保
護トランジスタの端にフィ−ルド絶縁膜９を配置する。
て説明する。シリコン基板５上のＮｃｈ保護トランジス
タのゲート電極１及びソ−ス側のＮ＋拡散層２２を、接
地１００されるアルミ配線１１０にコンタクト６１を介
して接続する。また、ゲート電極１４及びソ−ス側のＮ
＋拡散層２３を、接地１００されるアルミ配線１１２に
コンタクト６３を介して接続する。そして、ゲート電極
１、１４の両側にサイドウォール７を形成し、Ｎｃｈ保
護トランジスタの端にフィ−ルド絶縁膜９を配置する。
【００４５】Ｎｃｈ保護トランジスタのドレイン側のＮ
＋拡散層２１をＮ−拡散層３と接続し、前記ゲ−ト電極
１１、１２間の間隔を狭くすることによリ、チタンシリ
サイド膜８に覆われている領域と、チタンシリサイド膜
８に覆われていない領域Ｃ、Ｄを形成する。Ｎｃｈ保護
トランジスタのドレインは、このチタンシリサイド膜８
に覆われていない領域Ｃ、Ｄを介してコンタクト６２に
接続し、アルミ配線１１１を介して外部端子４に接続す
る。
＋拡散層２１をＮ−拡散層３と接続し、前記ゲ−ト電極
１１、１２間の間隔を狭くすることによリ、チタンシリ
サイド膜８に覆われている領域と、チタンシリサイド膜
８に覆われていない領域Ｃ、Ｄを形成する。Ｎｃｈ保護
トランジスタのドレインは、このチタンシリサイド膜８
に覆われていない領域Ｃ、Ｄを介してコンタクト６２に
接続し、アルミ配線１１１を介して外部端子４に接続す
る。
【００４６】従って、Ｎｃｈ保護トランジスタと外部端
子４との間は、チタンシリサイド膜８に覆われていない
領域Ｃ、Ｄを介して接続されるために、チタンシリサイ
ド膜８がある場合の数Ωである低抵抗ではなく、Ｎ＋拡
散層２１の約１００Ω／□の面積抵抗を有する高抵抗値
の抵抗が外部端子４とＮｃｈ保護トランジスタとの間に
挿入されることになる。
子４との間は、チタンシリサイド膜８に覆われていない
領域Ｃ、Ｄを介して接続されるために、チタンシリサイ
ド膜８がある場合の数Ωである低抵抗ではなく、Ｎ＋拡
散層２１の約１００Ω／□の面積抵抗を有する高抵抗値
の抵抗が外部端子４とＮｃｈ保護トランジスタとの間に
挿入されることになる。
【００４７】次に、図４を用いて抵抗の形成方法につい
て説明する。シリコン基板５上のＮｃｈ保護トランジス
タのドレイン側のＮ＋拡散層２１にゲート電極１１、１
２を配置し、ゲート電極１１、１２をコンタクト６４を
介してアルミ配線１１１に接続する。この際、ゲ−ト電
極１１、１２の両側にサイドウォ−ル７をそれぞれ形成
する。チタンシリサイド膜８はチタンとＮ＋拡散層２１
の熱処理により形成されるが、ゲート電極１１、１２間
の間隔が狭いと、ゲ−ト電極１１、１２間のＮ＋拡散層
２１上はサイドウォ−ル７で覆われてしまい、チタンと
Ｎ＋拡散層２１の熱処理ができないために、Ｎ＋拡散層
２１上にチタンシリサイド膜８が形成されない。
て説明する。シリコン基板５上のＮｃｈ保護トランジス
タのドレイン側のＮ＋拡散層２１にゲート電極１１、１
２を配置し、ゲート電極１１、１２をコンタクト６４を
介してアルミ配線１１１に接続する。この際、ゲ−ト電
極１１、１２の両側にサイドウォ−ル７をそれぞれ形成
する。チタンシリサイド膜８はチタンとＮ＋拡散層２１
の熱処理により形成されるが、ゲート電極１１、１２間
の間隔が狭いと、ゲ−ト電極１１、１２間のＮ＋拡散層
２１上はサイドウォ−ル７で覆われてしまい、チタンと
Ｎ＋拡散層２１の熱処理ができないために、Ｎ＋拡散層
２１上にチタンシリサイド膜８が形成されない。
【００４８】Ｎ＋拡散層２１の面積抵抗は約１００Ω／
□と大きいことを利用し、この抵抗をＮｃｈ保護トラン
ジスタと外部端子４間に挿入する。この時、Ｎ＋拡散層
２１はＮ−拡散層３とそれぞれ接続している。一例を挙
げると、サイドウォール７の幅を約０．１μｍとした場
合、サイドウォール７の２ケ分の０・２μｍの距離まで
ゲ−ト電極１１、１２間を縮めると、Ｎ＋拡散層２１上
はチタンシリサイド化されない。
□と大きいことを利用し、この抵抗をＮｃｈ保護トラン
ジスタと外部端子４間に挿入する。この時、Ｎ＋拡散層
２１はＮ−拡散層３とそれぞれ接続している。一例を挙
げると、サイドウォール７の幅を約０．１μｍとした場
合、サイドウォール７の２ケ分の０・２μｍの距離まで
ゲ−ト電極１１、１２間を縮めると、Ｎ＋拡散層２１上
はチタンシリサイド化されない。
【００４９】また、抵抗値はゲ−ト電極１１、１２間の
間隔を変えてチタンシリサイド化される領域を変化させ
ることにより、任意の抵抗値に調整することができる。
更に、図１中の領域Ｃ、Ｄに示される様なゲート電極１
１、１２間の間隔の大きさを調整する事によリ、抵抗値
の調整をすることが可能である。
間隔を変えてチタンシリサイド化される領域を変化させ
ることにより、任意の抵抗値に調整することができる。
更に、図１中の領域Ｃ、Ｄに示される様なゲート電極１
１、１２間の間隔の大きさを調整する事によリ、抵抗値
の調整をすることが可能である。
【００５０】例えば、ゲ−ト電極１、１２間の距離を
０．２μｍ、長さを２μｍとし、Ｎ＋拡散層２１の面積
抵抗を１００Ω／□とすると、抵抗値は１０００Ωとな
り、また、長さを１μｍとすると抵抗値は５００Ωとな
る。従って、外部端子４からＥＳＤパルスが印加された
場合には、ＥＳＤパルスはゲート電極１１とゲート電極
１２の間を縮めることでチタンシリサイド膜８の無いＮ
＋拡散層２１の高抵抗を介して保護トランジスタのドレ
インにＥＳＤパルスが印加されることとなる。
０．２μｍ、長さを２μｍとし、Ｎ＋拡散層２１の面積
抵抗を１００Ω／□とすると、抵抗値は１０００Ωとな
り、また、長さを１μｍとすると抵抗値は５００Ωとな
る。従って、外部端子４からＥＳＤパルスが印加された
場合には、ＥＳＤパルスはゲート電極１１とゲート電極
１２の間を縮めることでチタンシリサイド膜８の無いＮ
＋拡散層２１の高抵抗を介して保護トランジスタのドレ
インにＥＳＤパルスが印加されることとなる。
【００５１】この高抵抗の抵抗値は、ゲ−ト電極１１、
１２間の間隔、ゲ−ト電極１１、１２間の間隔を狭くす
る部分の長さ、ゲート電極１１、１２及びコンタクト６
４の数により容易に抵抗値の調整が可能である。また、
抵抗を形成するためのゲート電極１１〜１３はドレイン
となるＮ＋拡散層２１上であれば、任意の位置・方向に
配置可能である。
１２間の間隔、ゲ−ト電極１１、１２間の間隔を狭くす
る部分の長さ、ゲート電極１１、１２及びコンタクト６
４の数により容易に抵抗値の調整が可能である。また、
抵抗を形成するためのゲート電極１１〜１３はドレイン
となるＮ＋拡散層２１上であれば、任意の位置・方向に
配置可能である。
【００５２】また、Ｎｃｈ保護トランジスタが出力用の
Ｎｃｈ駆動トランジスタである場合、インバ−タタイプ
の出力用の駆動トランジスタは、Ｐｃｈ駆動トランジス
タのドレインとＮｃｈ駆勧トランジスタのドレインを接
続して出カ側とし、一方、Ｐｃｈ駆動トランジスタのゲ
ート電極とＮｃｈ駆動トランジスタのゲ−ト電極を接続
して入カ側とし、Ｐｃｈ駆動トランジスタのソ−スを電
源に接続し、Ｎｃｈ駆動トランジスタのソ−スを接地に
接続することで構成され、内部信号を前記入カ側から前
記出カ側に伝達する。
Ｎｃｈ駆動トランジスタである場合、インバ−タタイプ
の出力用の駆動トランジスタは、Ｐｃｈ駆動トランジス
タのドレインとＮｃｈ駆勧トランジスタのドレインを接
続して出カ側とし、一方、Ｐｃｈ駆動トランジスタのゲ
ート電極とＮｃｈ駆動トランジスタのゲ−ト電極を接続
して入カ側とし、Ｐｃｈ駆動トランジスタのソ−スを電
源に接続し、Ｎｃｈ駆動トランジスタのソ−スを接地に
接続することで構成され、内部信号を前記入カ側から前
記出カ側に伝達する。
【００５３】Ｎｃｈ保護トランジスタとＮｃｈ駆動トラ
ンジスタの違いは、ゲート電極を接地しているか内部信
号に接続されているかの違いのみであり、Ｎｃｈ保護ト
ランジスタのゲ−ト電極が内部信号に接続されることで
Ｎｃｈ保護トランジスタを駆動トランジスタとして動作
させ、前記駆動トランジスタのドレインと外部端子との
間に抵抗の挿入が可能である。更にＮｃｈ保護トランジ
スタではなく、Ｐｃｈ保護トランジスタであっても同様
の効果が得られることは言うまでもない。
ンジスタの違いは、ゲート電極を接地しているか内部信
号に接続されているかの違いのみであり、Ｎｃｈ保護ト
ランジスタのゲ−ト電極が内部信号に接続されることで
Ｎｃｈ保護トランジスタを駆動トランジスタとして動作
させ、前記駆動トランジスタのドレインと外部端子との
間に抵抗の挿入が可能である。更にＮｃｈ保護トランジ
スタではなく、Ｐｃｈ保護トランジスタであっても同様
の効果が得られることは言うまでもない。
【００５４】本実施形態によれば、Ｎｃｈ保護トランジ
スタと外部端子との間に挿入する抵抗値を小さくするこ
とができ、しかも抵抗値の調整が容易であるから、ＥＳ
Ｄ保護回路の縮小を図ることができる。また、ゲ−ト電
極により高抵抗を形成することができるため、半導体集
積回路装置の製造工程数を増やさないで済むという効果
もある。
スタと外部端子との間に挿入する抵抗値を小さくするこ
とができ、しかも抵抗値の調整が容易であるから、ＥＳ
Ｄ保護回路の縮小を図ることができる。また、ゲ−ト電
極により高抵抗を形成することができるため、半導体集
積回路装置の製造工程数を増やさないで済むという効果
もある。
【００５５】ＥＳＤ耐量はＮｃｈ保護トランジスタと外
部端子との間に挿入する抵抗値を大きくすると向上する
が、抵抗値が大きいとトランジスタの単位面積当たりの
電流供給能カが低下するので、ＥＳＤ保護回路を縮小す
るためには、抵抗値は必要なＥＳＤ耐量を確保しつつ、
電流供給能カを確保することのできる値が必要となる
が、本発明では抵抗値が小さく、しかも抵抗値の調整が
容易であるから、ＥＳＤ保護回路の縮小が可能になった
ものである。
部端子との間に挿入する抵抗値を大きくすると向上する
が、抵抗値が大きいとトランジスタの単位面積当たりの
電流供給能カが低下するので、ＥＳＤ保護回路を縮小す
るためには、抵抗値は必要なＥＳＤ耐量を確保しつつ、
電流供給能カを確保することのできる値が必要となる
が、本発明では抵抗値が小さく、しかも抵抗値の調整が
容易であるから、ＥＳＤ保護回路の縮小が可能になった
ものである。
【００５６】
【発明の効果】以上説明した様に、本発明の半導体集積
回路装置によれば、ドレイン部となる拡散層上に、トラ
ンジスタのゲート電極と同時に形成される複数のダミー
ゲート電極を互いに近接するように設け、これらの近接
するダミーゲート電極間の一部の領域を除いて、前記拡
散層上にチタンシリサイドを形成したので、この拡散層
の幅やチタンシリサイドが形成されない前記一部の領域
の大きさを調整することにより、外部端子とＥＳＤ保護
回路との間に挿入する高抵抗の抵抗値を調整することが
できる。更に、使用するゲ−ト電極の数及びダミーゲー
ト電極間の間隔を変えることによリ、抵抗値の調整を容
易に行なうことができる。
回路装置によれば、ドレイン部となる拡散層上に、トラ
ンジスタのゲート電極と同時に形成される複数のダミー
ゲート電極を互いに近接するように設け、これらの近接
するダミーゲート電極間の一部の領域を除いて、前記拡
散層上にチタンシリサイドを形成したので、この拡散層
の幅やチタンシリサイドが形成されない前記一部の領域
の大きさを調整することにより、外部端子とＥＳＤ保護
回路との間に挿入する高抵抗の抵抗値を調整することが
できる。更に、使用するゲ−ト電極の数及びダミーゲー
ト電極間の間隔を変えることによリ、抵抗値の調整を容
易に行なうことができる。
【００５７】また、トランジスタのゲート電極と同時に
形成される複数のダミーゲート電極を互いに近接するよ
うに設けることができるので、抵抗素子を形成するため
に必要な面積を小さくすることができ、したがって、高
集積化、小型化を図ることができる。また、チタンシリ
サイドの抵抗値は、拡散層やゲ−ト電極の抵抗値に対し
て小さいので、トランジスタの単位面積当たリの電流供
給能カの低下を抑制することができる。
形成される複数のダミーゲート電極を互いに近接するよ
うに設けることができるので、抵抗素子を形成するため
に必要な面積を小さくすることができ、したがって、高
集積化、小型化を図ることができる。また、チタンシリ
サイドの抵抗値は、拡散層やゲ−ト電極の抵抗値に対し
て小さいので、トランジスタの単位面積当たリの電流供
給能カの低下を抑制することができる。
【００５８】本発明の半導体集積回路装置の製造方法に
よれば、ドレイン部となる領域上に、トランジスタのゲ
ート電極と同時に、複数のダミーゲート電極を互いに近
接するように形成し、これら近接するダミーゲート電極
間の一部の領域を除いて、前記ドレイン部となる拡散層
上にチタンシリサイドを形成するので、ダミーゲート電
極間の一部の領域の拡散層をチタンシリサイド化されな
い高抵抗の抵抗とすることができる。したがって、高抵
抗の拡散層を有する半導体集積回路装置を製造すること
ができる。また、製造工程を新たに設ける必要が無いの
で、製造ラインの工程数が増加する虞もない。
よれば、ドレイン部となる領域上に、トランジスタのゲ
ート電極と同時に、複数のダミーゲート電極を互いに近
接するように形成し、これら近接するダミーゲート電極
間の一部の領域を除いて、前記ドレイン部となる拡散層
上にチタンシリサイドを形成するので、ダミーゲート電
極間の一部の領域の拡散層をチタンシリサイド化されな
い高抵抗の抵抗とすることができる。したがって、高抵
抗の拡散層を有する半導体集積回路装置を製造すること
ができる。また、製造工程を新たに設ける必要が無いの
で、製造ラインの工程数が増加する虞もない。
【図１】 本発明の一実施形態の半導体集積回路装置を
示す平面図である。
示す平面図である。
【図２】 図１のＥ−Ｅ線に沿う断面図である。
【図３】 図１のＦ−Ｆ線に沿う断面図である。
【図４】 図１のＧ−Ｇ線に沿う断面図である。
【図５】 従来の第１の例の半導体集積回路装置を示す
平面図である。
平面図である。
【図６】 図５のＡ−Ａ線に沿う断面図である。
【図７】 従来の第２の例の半導体集積回路装置を示す
平面図である。
平面図である。
【図８】 図７のＢ−Ｂ線に沿う断面図である。
【図９】 従来の第３の例の半導体集積回路装置を示す
平面図である。
平面図である。
【図１０】 図９のＣ−Ｃ線に沿う断面図である。
【図１１】 従来の第４の例の半導体集積回路装置を示
す平面図である。
す平面図である。
【図１２】 図１１のＤ−Ｄ線に沿う断面図である。
１、１１〜１４ ゲート電極 ２１〜２３ Ｎ＋拡散層 ２１ａ、２１ｂ Ｎ＋拡散層 ２１ｃ チタンシリサイド膜に覆われている領域 ２１ｄ チタンシリサイド膜に覆われていない領域 ３ Ｎー拡散層 ４ 外部端子 ５ シリコン基板 ６１〜６４ コンタクト ７ サイドウォ−ル ８ チタンシリサイド膜 ９ フィ−ルド酸化膜 １０ ＴｉＮ １００ 接地 １１０〜１１２ アルミ配線 Ｃ、Ｄ チタンシリサイド膜に覆われていない領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8234 - 21/8238 H01L 27/04 H01L 27/06 H01L 27/08 - 27/092
Claims (3)
- 【請求項１】 トランジスタを構成要素として含むＥＳ
Ｄ保護回路を備え、前記トランジスタのドレイン部が外
部端子に接続されている半導体集積回路装置において、 前記ドレイン部となる拡散層上に、前記トランジスタの
ゲート電極と同時に形成された複数のダミーゲート電極
が互いに近接して設けられ、これらの近接するダミーゲ
ート電極間の一部の領域を除いて、前記拡散層上にチタ
ンシリサイドが形成されていることを特徴とする半導体
集積回路装置。 - 【請求項２】 前記ダミーゲート電極各々の幅を一部広
げることにより、これらのダミーゲート電極間の一部の
間隔を狭くしたことを特徴とする請求項１記載の半導体
集積回路装置。 - 【請求項３】 トランジスタを構成要素として含むＥＳ
Ｄ保護回路を備え、前記トランジスタのドレイン部が外
部端子に接続されている半導体集積回路装置の製造方法
において、 前記ドレイン部となる領域上に、前記トランジスタのゲ
ート電極と同時に、複数のダミーゲート電極を互いに近
接するように形成し、これら近接するダミーゲート電極
間の一部の領域を除いて、前記ドレイン部となる拡散層
上にチタンシリサイドを形成することを特徴とする半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19014997A JP3204376B2 (ja) | 1997-07-15 | 1997-07-15 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19014997A JP3204376B2 (ja) | 1997-07-15 | 1997-07-15 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140678A JPH1140678A (ja) | 1999-02-12 |
| JP3204376B2 true JP3204376B2 (ja) | 2001-09-04 |
Family
ID=16253239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19014997A Expired - Fee Related JP3204376B2 (ja) | 1997-07-15 | 1997-07-15 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204376B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3430080B2 (ja) | 1999-10-08 | 2003-07-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP5787666B2 (ja) * | 2011-08-22 | 2015-09-30 | シチズンホールディングス株式会社 | 半導体装置の製造方法および半導体装置 |
-
1997
- 1997-07-15 JP JP19014997A patent/JP3204376B2/ja not_active Expired - Fee Related
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|---|---|
| JPH1140678A (ja) | 1999-02-12 |
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