JP3041931B2 - Ｍｉｓトランジスタを備えた半導体集積回路 - Google Patents
Ｍｉｓトランジスタを備えた半導体集積回路Info
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲート電極を保護抵抗を介して電源電位に
接続したMISトランジスタを備えた半導体集積回路に関
し、特に、サリサイド・プロセスによるMISトランジス
タにおいて好適な保護抵抗の構造に関するものである。
接続したMISトランジスタを備えた半導体集積回路に関
し、特に、サリサイド・プロセスによるMISトランジス
タにおいて好適な保護抵抗の構造に関するものである。
従来のサリサイド（self−aligned silicideセルフ・
アライド・シリサイド）プロセスを用いたＣ−MOS（相
補型絶縁ゲート電界効果トランジスタ）半導体集積回路
は、第５図に示すように、ｎ型半導体基板１の表面（主
平面）側に形成されたｐ型ウェル２と、半導体基板１及
びｐ型ウェル２上にゲート絶縁膜と介して形成された多
結晶シリコン膜及びTiSi2（チタン・ジ・シリサイド）
等の高融点金属ジ・シリサイド膜のポリサイド構造たる
ゲート電極Gp,Gnと、このゲート電極Gp,Gnをマスクとし
てセルフアラインで形成されたｐ型ソース・ドレイン領
域3p及びｎ型ソース・ドレイン領域3nと、寄生MOS及び
ラッチアップを防止するためにｐ型ウェル２内に形成さ
れたｐ型不純物高濃度のチャネルストッパ4p及び半導体
基板１に形成されたｎ型不純物高濃度のチャネルストッ
パ4nとを有しており、ｎチャネルMOSトランジスタTnは
ｐ型ウェル２上のゲート電極Gnとｎ型ソース・ドレイン
領域3nとから構成され、ｐチャネルMOSトランジスタTp
はｎ型半導体基板１上のゲート電極Gpとｐ型ソース・ド
レイン領域3pとから構成されている。サリサイド法は、
ゲート抵抗の低減とコンタクト抵抗，拡散抵抗の低減を
図るために、セルフアラインによりゲートの多結晶シリ
コン，ソース・ドレイン領域3p,3n及びチャネルストッ
パ4n,4pの上にチタン等の高融点金属を載せて、熱処理
により高融点金属・ジ・シリサイド膜10を自己整合的に
形成するものである。
アライド・シリサイド）プロセスを用いたＣ−MOS（相
補型絶縁ゲート電界効果トランジスタ）半導体集積回路
は、第５図に示すように、ｎ型半導体基板１の表面（主
平面）側に形成されたｐ型ウェル２と、半導体基板１及
びｐ型ウェル２上にゲート絶縁膜と介して形成された多
結晶シリコン膜及びTiSi2（チタン・ジ・シリサイド）
等の高融点金属ジ・シリサイド膜のポリサイド構造たる
ゲート電極Gp,Gnと、このゲート電極Gp,Gnをマスクとし
てセルフアラインで形成されたｐ型ソース・ドレイン領
域3p及びｎ型ソース・ドレイン領域3nと、寄生MOS及び
ラッチアップを防止するためにｐ型ウェル２内に形成さ
れたｐ型不純物高濃度のチャネルストッパ4p及び半導体
基板１に形成されたｎ型不純物高濃度のチャネルストッ
パ4nとを有しており、ｎチャネルMOSトランジスタTnは
ｐ型ウェル２上のゲート電極Gnとｎ型ソース・ドレイン
領域3nとから構成され、ｐチャネルMOSトランジスタTp
はｎ型半導体基板１上のゲート電極Gpとｐ型ソース・ド
レイン領域3pとから構成されている。サリサイド法は、
ゲート抵抗の低減とコンタクト抵抗，拡散抵抗の低減を
図るために、セルフアラインによりゲートの多結晶シリ
コン，ソース・ドレイン領域3p,3n及びチャネルストッ
パ4n,4pの上にチタン等の高融点金属を載せて、熱処理
により高融点金属・ジ・シリサイド膜10を自己整合的に
形成するものである。
ところで、各種の回路構成を持つ半導体集積回路にお
いては、例えば入力保護ダイオードやプルアップ抵抗
（又はプルダウン抵抗）のような機能を実現するため、
その用途に応じてMOS（MIS）トランジスタのゲート電極
をしばしば電源電位（高電位VDD,低電VSS）にプルアッ
プ又はプルダウン接続する場合がある。その場合、電源
投入やサージ電圧などのノイズからゲート絶縁膜破壊を
防止するため、一般的に、ゲート電極は比較的高抵抗の
保護抵抗を介して電源電位に接続されている。
いては、例えば入力保護ダイオードやプルアップ抵抗
（又はプルダウン抵抗）のような機能を実現するため、
その用途に応じてMOS（MIS）トランジスタのゲート電極
をしばしば電源電位（高電位VDD,低電VSS）にプルアッ
プ又はプルダウン接続する場合がある。その場合、電源
投入やサージ電圧などのノイズからゲート絶縁膜破壊を
防止するため、一般的に、ゲート電極は比較的高抵抗の
保護抵抗を介して電源電位に接続されている。
第５図に示すＣ−MOS半導体集積路において、ｐチャ
ネルMOSトランジスタTp側の保護抵抗の構造としては、
ｐチャネルMOSトランジスタTpのゲート電極Gpに電気的
に接続しフィールド酸化膜６のコンタクト孔6aを介して
チャネルストッパ4nに導電接触するAl配線５と、このコ
ンタクト孔6aに対する隔離位置のコンタクト孔6bを介し
てチャネルストッパ4nに導電接触し高電圧VDDに接続し
たAl配線７とを有し、第５図（ｂ）に示すように、チャ
ネルストッパ4nのうち両コンタクト孔6a,6bの間に介在
する拡散領域が実質的な保護抵抗r1である。またｎチャ
ネルMOSトランジスタTnの保護抵抗の構造としては、ｎ
チャネルMOSトランジスタTnのゲート電極Gnに電気的に
接続しフィールド酸化膜のコンタクト孔6cを介してチャ
ネルストッパ4pに導電接触するAl配線８と、このコンタ
クト孔6cに対する隔離位置のコンタクト孔6dを介してチ
ャネルストッパ4pに導電接触し接地電位（低電位）VSS
に接続したAl配線９とを有し、チャネルストッパ4pのう
ち両コンタクト孔6c,6dの間に介在する拡散領域が実質
的な保護抵抗r2である。
ネルMOSトランジスタTp側の保護抵抗の構造としては、
ｐチャネルMOSトランジスタTpのゲート電極Gpに電気的
に接続しフィールド酸化膜６のコンタクト孔6aを介して
チャネルストッパ4nに導電接触するAl配線５と、このコ
ンタクト孔6aに対する隔離位置のコンタクト孔6bを介し
てチャネルストッパ4nに導電接触し高電圧VDDに接続し
たAl配線７とを有し、第５図（ｂ）に示すように、チャ
ネルストッパ4nのうち両コンタクト孔6a,6bの間に介在
する拡散領域が実質的な保護抵抗r1である。またｎチャ
ネルMOSトランジスタTnの保護抵抗の構造としては、ｎ
チャネルMOSトランジスタTnのゲート電極Gnに電気的に
接続しフィールド酸化膜のコンタクト孔6cを介してチャ
ネルストッパ4pに導電接触するAl配線８と、このコンタ
クト孔6cに対する隔離位置のコンタクト孔6dを介してチ
ャネルストッパ4pに導電接触し接地電位（低電位）VSS
に接続したAl配線９とを有し、チャネルストッパ4pのう
ち両コンタクト孔6c,6dの間に介在する拡散領域が実質
的な保護抵抗r2である。
上述のように、ｐチャネルMOSトランジスタTpのゲー
ト電極Gpは保護抵抗r1を介して高電位VDDにプルアップ
接続され、ｎチャネルMOSトランジスタTnのゲート電極G
nは保護抵抗r2を介して接地電圧VSSにプルダウン接続さ
れているので、電源ノイズ等が発生しても保護抵抗r1,r
2がこれを緩和する。
ト電極Gpは保護抵抗r1を介して高電位VDDにプルアップ
接続され、ｎチャネルMOSトランジスタTnのゲート電極G
nは保護抵抗r2を介して接地電圧VSSにプルダウン接続さ
れているので、電源ノイズ等が発生しても保護抵抗r1,r
2がこれを緩和する。
しかしながら、サリサイド法を適用したプロセスより
なる上記半導体集積回路のチャネルストッパ4p,4n、は
第５図（ｂ）に示すように、その表面に高融点金属ジ・
シリサイド膜10を有しており、またソース・ドレイン領
域の濃度と同程度の高濃度拡散領域で比抵抗が低い。保
護抵抗r1,r2の抵抗値は大きい方が望ましいが、拡散抵
抗の比抵抗が低いので、保護抵抗r1,r2の抵抗値も非常
に低く、電源ノイズ等の発生によってゲート絶縁膜破壊
を招く虞がある。特に、サリサイド法によるゲート電極
のゲート耐圧は非常に低いので、保護抵抗r1,r2の抵抗
値を大きく設定する必要がある。
なる上記半導体集積回路のチャネルストッパ4p,4n、は
第５図（ｂ）に示すように、その表面に高融点金属ジ・
シリサイド膜10を有しており、またソース・ドレイン領
域の濃度と同程度の高濃度拡散領域で比抵抗が低い。保
護抵抗r1,r2の抵抗値は大きい方が望ましいが、拡散抵
抗の比抵抗が低いので、保護抵抗r1,r2の抵抗値も非常
に低く、電源ノイズ等の発生によってゲート絶縁膜破壊
を招く虞がある。特に、サリサイド法によるゲート電極
のゲート耐圧は非常に低いので、保護抵抗r1,r2の抵抗
値を大きく設定する必要がある。
ところで、拡散抵抗の長さを大きくすると（コンタク
ト孔6aと6b,コンタクト孔6cと6dの距離を長くする
と）、保護抵抗r1,r2の抵抗値を大きくすることができ
るが、保護抵抗r1,r2の規模拡大を招き、却って微細化
・高集積化を損なう。
ト孔6aと6b,コンタクト孔6cと6dの距離を長くする
と）、保護抵抗r1,r2の抵抗値を大きくすることができ
るが、保護抵抗r1,r2の規模拡大を招き、却って微細化
・高集積化を損なう。
そこで、本発明は上記問題点を解決するものであり、
その課題は、サリサイド法などを適用して低い比抵抗率
のチャネルストッパなどの拡散領域が存在する場合であ
っても、比較的大きな抵抗値の拡散抵抗からなる保護抵
抗を実現し、ゲート電極を電源電位に接続してもゲート
絶縁膜破壊を防止できるMISトランジスタを備えたを半
導体集積回路を提供することにある。
その課題は、サリサイド法などを適用して低い比抵抗率
のチャネルストッパなどの拡散領域が存在する場合であ
っても、比較的大きな抵抗値の拡散抵抗からなる保護抵
抗を実現し、ゲート電極を電源電位に接続してもゲート
絶縁膜破壊を防止できるMISトランジスタを備えたを半
導体集積回路を提供することにある。
本発明は、ゲート電極が保護抵抗を介して電源電位に
電気的に接続されたMISトランジスタを備えた半導体集
積回路であって、半導体基板又はその中のウェルに前記
MISトランジスタを形成し、前記MISトランジスタが設け
られた前記半導体基板又は前記ウェルに、電源電位に接
続された配線と電気的に接続された第１のコンタクト拡
散領域を形成し、前記半導体基板又は前記ウェル内で前
記第１のコンタクト拡散領域とは隔離された位置に、前
記ゲート電極と電気的に接続された第２のコンタクト拡
散領域を形成し、前記保護抵抗は前記半導体基板又は前
記ウェルのうち前記第１のコンタクト拡散領域と前記第
２のコンタクト拡散領域との間に介在する領域で実質的
に構成されてなることを特徴とする。
電気的に接続されたMISトランジスタを備えた半導体集
積回路であって、半導体基板又はその中のウェルに前記
MISトランジスタを形成し、前記MISトランジスタが設け
られた前記半導体基板又は前記ウェルに、電源電位に接
続された配線と電気的に接続された第１のコンタクト拡
散領域を形成し、前記半導体基板又は前記ウェル内で前
記第１のコンタクト拡散領域とは隔離された位置に、前
記ゲート電極と電気的に接続された第２のコンタクト拡
散領域を形成し、前記保護抵抗は前記半導体基板又は前
記ウェルのうち前記第１のコンタクト拡散領域と前記第
２のコンタクト拡散領域との間に介在する領域で実質的
に構成されてなることを特徴とする。
一般に、半導体基板又はその中のウェルの不純物濃度
は低く、高い比抵抗率を有している。例えば、サリサイ
ド・プロセスを適用した半導体集積回路にあっては、第
１及び第２のコンタクト拡散領域の表面にもサリサイド
・プロセスにより高融点金属・ジ・シリサイド膜が形成
され、両コンタクト拡散領域の比抵抗率は低くなってい
る。しかし、半導体基板又はその中のウェルの表面上に
は高融点金属・ジ・シリサイド膜が形成されておらず、
しかも不純物濃度は低く、高い比抵抗率を有している。
は低く、高い比抵抗率を有している。例えば、サリサイ
ド・プロセスを適用した半導体集積回路にあっては、第
１及び第２のコンタクト拡散領域の表面にもサリサイド
・プロセスにより高融点金属・ジ・シリサイド膜が形成
され、両コンタクト拡散領域の比抵抗率は低くなってい
る。しかし、半導体基板又はその中のウェルの表面上に
は高融点金属・ジ・シリサイド膜が形成されておらず、
しかも不純物濃度は低く、高い比抵抗率を有している。
第１のコンタクト拡散領域としては、専用のオーミッ
クコンタクトを図る拡散領域を形成しても良いが、従前
通りチャネルストッパをそのまま兼用しても良い。
クコンタクトを図る拡散領域を形成しても良いが、従前
通りチャネルストッパをそのまま兼用しても良い。
保護抵抗の抵抗領域はチャネル・ストッパ領域ではな
く、比較的低濃度の半導体基板又はこの中のウェルの領
域で構成されているため、保護抵抗の値は大きい。サリ
サイド法を適用した半導体集積回路にあっては、高融点
金属・ジ・シリサイド膜の存在によりチャネル・ストッ
パ領域の比抵抗率が大幅に低下するが、半導体基板又は
ウェルの表面には高融点金属・ジ・シリサイド膜は存在
せず、その不純物濃度は比較的低濃度であることから、
保護抵抗の抵抗値の低下を招かずに済む。この結果、ゲ
ート電極膜破壊を有効的に防止することができ、半導体
装置の信頼性向上に寄与する。
く、比較的低濃度の半導体基板又はこの中のウェルの領
域で構成されているため、保護抵抗の値は大きい。サリ
サイド法を適用した半導体集積回路にあっては、高融点
金属・ジ・シリサイド膜の存在によりチャネル・ストッ
パ領域の比抵抗率が大幅に低下するが、半導体基板又は
ウェルの表面には高融点金属・ジ・シリサイド膜は存在
せず、その不純物濃度は比較的低濃度であることから、
保護抵抗の抵抗値の低下を招かずに済む。この結果、ゲ
ート電極膜破壊を有効的に防止することができ、半導体
装置の信頼性向上に寄与する。
保護抵抗の抵抗領域は、それ自身のために作り込みさ
れた島状の拡散領域ではなく、半導体基板又はウェルの
無境界の部分領域に実質上形成されている。この部分領
域は半導体基板又はウェル内において比較的自由に設定
することができる。実質的な部分領域の幅が小さいとき
は抵抗値が大きくなることから、むしろ保護抵抗の抵抗
領域は拡散領域で挟まれた狭い空きスペースで構成でき
る。要は両端のコンタクト領域の設定スペースを確保で
きれば良い。
れた島状の拡散領域ではなく、半導体基板又はウェルの
無境界の部分領域に実質上形成されている。この部分領
域は半導体基板又はウェル内において比較的自由に設定
することができる。実質的な部分領域の幅が小さいとき
は抵抗値が大きくなることから、むしろ保護抵抗の抵抗
領域は拡散領域で挟まれた狭い空きスペースで構成でき
る。要は両端のコンタクト領域の設定スペースを確保で
きれば良い。
第１のコンタクト拡散領域をチャネルストッパとした
場合には、従前の構成において、ゲート電極に電気的に
接続する第２のコンタクト領域だけを半導体基板又はウ
ェル内に形成すれば良い。第１のコンタクト拡散領域と
チャネルストッパとが兼用されているので、第２のコン
タクト拡散領域の形成の自由度が増す。
場合には、従前の構成において、ゲート電極に電気的に
接続する第２のコンタクト領域だけを半導体基板又はウ
ェル内に形成すれば良い。第１のコンタクト拡散領域と
チャネルストッパとが兼用されているので、第２のコン
タクト拡散領域の形成の自由度が増す。
このような抵抗構造の形成はコンタクト拡散領域の形
成が主となるが、追加されるコンタクト拡散領域の形成
はマスクパターンの変更を強いるだけで、工数の追加を
招かない。
成が主となるが、追加されるコンタクト拡散領域の形成
はマスクパターンの変更を強いるだけで、工数の追加を
招かない。
次に本発明の実施例を添付図面に基づいて説明する。
第１実施例 第１図は本発明の第１実施例に係るゲート入力保護抵
抗を備えたＣ−MOS半導体集積回路の平面構造を示す平
面図、第２図（ａ）は第１図中のII a−II a′線に沿っ
て切断した切断矢視図、第２図（ｂ）は第１図中のII b
−II b′線に沿って切断した切断矢視図、第２図（ｃ）
は第１図中のII c−II c′線に沿って切断した切断矢視
図及び第２図（ｄ）は第１図の中II d−II d′線に沿っ
て切断した切断矢視図である。
抗を備えたＣ−MOS半導体集積回路の平面構造を示す平
面図、第２図（ａ）は第１図中のII a−II a′線に沿っ
て切断した切断矢視図、第２図（ｂ）は第１図中のII b
−II b′線に沿って切断した切断矢視図、第２図（ｃ）
は第１図中のII c−II c′線に沿って切断した切断矢視
図及び第２図（ｄ）は第１図の中II d−II d′線に沿っ
て切断した切断矢視図である。
この半導体集積回路の製造プロセスにもサリサイド法
が採用されている。まず、この半導体集積回路の概略的
な構造は、ｎ型半導体基板１の表面（主平面）側に拡散
形成されたｐ型ウェル２と、半導体基板１及びｐ型ウェ
ル２上にゲート絶縁膜21を介して形成されたゲート電極
Gp,Gnと、このゲート電極Gp,Gnをマスクとしてセルフア
ラインで形成されたｐ型ソース・ドレイン領域3p及びｎ
型ソース・ドレイン領域3nと、寄生MOS及びラッチアッ
プを防止するためにｐ型ウェル２内に形成されたｐ型不
純物高濃度のチャネルストッパ4p及び半導体基板１に形
成されたｎ型不純物高濃度のチャネルストッパ4nとを有
する。サリサイド法によるゲート電極Gp,Gnは多結晶シ
リコン膜22及びTiSi2（チタン・ジ・シリサイド）等の
高融点金属ジ・シリサイド膜23のポリサイド構造で、ソ
ース・ドレイン領域3p,3n,チャネルストッパ4p,4n及び
その他の拡散領域の表面にはTiSi2（チタン・ジ・シリ
サイド）等の高融点金属ジ・シリサイド膜10が形成され
ている。
が採用されている。まず、この半導体集積回路の概略的
な構造は、ｎ型半導体基板１の表面（主平面）側に拡散
形成されたｐ型ウェル２と、半導体基板１及びｐ型ウェ
ル２上にゲート絶縁膜21を介して形成されたゲート電極
Gp,Gnと、このゲート電極Gp,Gnをマスクとしてセルフア
ラインで形成されたｐ型ソース・ドレイン領域3p及びｎ
型ソース・ドレイン領域3nと、寄生MOS及びラッチアッ
プを防止するためにｐ型ウェル２内に形成されたｐ型不
純物高濃度のチャネルストッパ4p及び半導体基板１に形
成されたｎ型不純物高濃度のチャネルストッパ4nとを有
する。サリサイド法によるゲート電極Gp,Gnは多結晶シ
リコン膜22及びTiSi2（チタン・ジ・シリサイド）等の
高融点金属ジ・シリサイド膜23のポリサイド構造で、ソ
ース・ドレイン領域3p,3n,チャネルストッパ4p,4n及び
その他の拡散領域の表面にはTiSi2（チタン・ジ・シリ
サイド）等の高融点金属ジ・シリサイド膜10が形成され
ている。
ｐチャネルMOSトランジスタTpの保護抵抗R1の構造
は、コンタクト孔24aを介してチャネルストッパ4nに導
電接触し電源電位VDDに接続するAl配線24と、半導体基
板１内でそのコンタクト孔24aの隔離位置に形成された
ｎ型高濃度のコンタクト領域25と、コンタクト孔26aを
介してコンタクト領域25に導電接触しゲート電極Gpに電
気的に接続したAl配線26とを有する。そして、保護抵抗
R1の抵抗領域は、実質上、半導体基板１のうちチャネル
ストッパ4nとコンタクト領域25とに挟まれた無境界の局
部領域である。
は、コンタクト孔24aを介してチャネルストッパ4nに導
電接触し電源電位VDDに接続するAl配線24と、半導体基
板１内でそのコンタクト孔24aの隔離位置に形成された
ｎ型高濃度のコンタクト領域25と、コンタクト孔26aを
介してコンタクト領域25に導電接触しゲート電極Gpに電
気的に接続したAl配線26とを有する。そして、保護抵抗
R1の抵抗領域は、実質上、半導体基板１のうちチャネル
ストッパ4nとコンタクト領域25とに挟まれた無境界の局
部領域である。
一方、ｎチャネルMOSトランジスタTnの保護抵抗R2の
構造は、コンタクト孔27aを介してチャネルストッパ4p
に導電接触し接地電位VSSに接続するAl配線27と、ｐ型
ウェル２内でそのコンタクト孔27aの隔離位置に形成さ
れたｐ型高濃度のコンタクト領域28と、コンタクト孔29
aを介してコンタクト領域28に導電接触しゲート電極Gn
に電気的に接続したAl配線29とを有する。そして、保護
抵抗R2の抵抗領域は、実質上、ｐ型ウェル２のうちチャ
ネルストッパ4pとコンタクト領域28とに挟まれた無境界
の局部領域である。
構造は、コンタクト孔27aを介してチャネルストッパ4p
に導電接触し接地電位VSSに接続するAl配線27と、ｐ型
ウェル２内でそのコンタクト孔27aの隔離位置に形成さ
れたｐ型高濃度のコンタクト領域28と、コンタクト孔29
aを介してコンタクト領域28に導電接触しゲート電極Gn
に電気的に接続したAl配線29とを有する。そして、保護
抵抗R2の抵抗領域は、実質上、ｐ型ウェル２のうちチャ
ネルストッパ4pとコンタクト領域28とに挟まれた無境界
の局部領域である。
サリサイド法を用いた拡散領域の表面には高融点金属
ジ・シリサイド膜10が形成されているが、半導体基板１
及びｐ型ウェル２の表面には高融点金属ジ・シリサイド
膜は形成されない。また半導体基板１及びｐ型ウェル２
の不純物濃度はチャネルストッパ4n,4pのそれに比して
低い。このため、保護抵抗R1,R2の抵抗は、大きな値と
なる。したがって、充分大きな抵抗値を有するので、電
源投入時のノイズ又はサージ電圧によりゲート絶縁膜21
の破壊を防止することができる。コンタクト領域25,28
の形成位置は比較的自由に設定できる。コンタクト領域
25,28自身が小規模で済むことと、抵抗領域自身が半導
体基板１及びｐ型ウェル２の局部領域で、空きスペース
を活用できるからである。
ジ・シリサイド膜10が形成されているが、半導体基板１
及びｐ型ウェル２の表面には高融点金属ジ・シリサイド
膜は形成されない。また半導体基板１及びｐ型ウェル２
の不純物濃度はチャネルストッパ4n,4pのそれに比して
低い。このため、保護抵抗R1,R2の抵抗は、大きな値と
なる。したがって、充分大きな抵抗値を有するので、電
源投入時のノイズ又はサージ電圧によりゲート絶縁膜21
の破壊を防止することができる。コンタクト領域25,28
の形成位置は比較的自由に設定できる。コンタクト領域
25,28自身が小規模で済むことと、抵抗領域自身が半導
体基板１及びｐ型ウェル２の局部領域で、空きスペース
を活用できるからである。
かかる保護抵抗を有する半導体集積回路の製造プロセ
スにおいては、コンタクト領域25,28及びチャネルスト
ッパ4p,4nの形成はソース・ドレイン3p,3nの形成と同時
に行うことができる。したがって、マスクパターンの変
更だけで済む。
スにおいては、コンタクト領域25,28及びチャネルスト
ッパ4p,4nの形成はソース・ドレイン3p,3nの形成と同時
に行うことができる。したがって、マスクパターンの変
更だけで済む。
第２実施例 第３図は本発明の第１実施例に係るゲート入力保護抵
抗を備えたＣ−MOS半導体集積回路の平面構造を示す平
面図、第４図（ａ）は第３図中のIV a−IV a′線に沿っ
て切断した切断矢視図、第４図（ｂ）は第１図中のIV b
−IV b′線に沿って切断した切断矢視図である、なお、
第３図において第１図に示す部分と同一部分には同一符
号を付し、その説明は省略する。
抗を備えたＣ−MOS半導体集積回路の平面構造を示す平
面図、第４図（ａ）は第３図中のIV a−IV a′線に沿っ
て切断した切断矢視図、第４図（ｂ）は第１図中のIV b
−IV b′線に沿って切断した切断矢視図である、なお、
第３図において第１図に示す部分と同一部分には同一符
号を付し、その説明は省略する。
この実施例においては、ｐチャネルMOSトランジスタT
pのゲート電極Gpは保護抵抗孔R1′を介して接地電圧VSS
にルダウン接続されており、またｎチャネルMOSトラン
ジスタTnのゲート電極Gnは保護抵抗R2′を介して電源電
位VDDにプルアップ接続されている。
pのゲート電極Gpは保護抵抗孔R1′を介して接地電圧VSS
にルダウン接続されており、またｎチャネルMOSトラン
ジスタTnのゲート電極Gnは保護抵抗R2′を介して電源電
位VDDにプルアップ接続されている。
ｐチャネルMOSトランジスタTpの保護抵抗R1′の構造
は、コンタクト孔34aを介してチャネルストッパ4pに導
電接触し接地電圧VSSに接続するAl配線34と、ｐ型ウェ
ル２内でそのコンタクト孔34aの隔離位置に形成された
ｐ型高濃度のコンタクト領域35と、コンタクト孔36aを
介してコンタクト領域35に導電接触しゲート電極Gpに電
気的に接続したAl配線36とを有する。そして、保護抵抗
R1′の抵抗領域は、実質上、ｐ型ウェル２のうちチャネ
ルストッパ4pとコンタクト領域35とに挟まれた無境界の
局部領域である。
は、コンタクト孔34aを介してチャネルストッパ4pに導
電接触し接地電圧VSSに接続するAl配線34と、ｐ型ウェ
ル２内でそのコンタクト孔34aの隔離位置に形成された
ｐ型高濃度のコンタクト領域35と、コンタクト孔36aを
介してコンタクト領域35に導電接触しゲート電極Gpに電
気的に接続したAl配線36とを有する。そして、保護抵抗
R1′の抵抗領域は、実質上、ｐ型ウェル２のうちチャネ
ルストッパ4pとコンタクト領域35とに挟まれた無境界の
局部領域である。
一方、ｎチャネルMOSトランジスタTnの保護抵抗R2′
の構造は、コンタクト孔37aを介してチャネルストッパ4
nに導電接触し電気的に電源電位VDDに接続するAl配線37
と、半導体基板１内でそのコンタクト孔37aの隔離位置
に形成されたｎ型高濃度のコンタクト領域38と、コンタ
クト孔39aを介してコンタクト領域38に導電接触しゲー
ト電極Gnに電気的に接続したAl配線39とを有する。そし
て、保護抵抗R2′の抵抗領域は、実質上、半導体基板１
のうちチャネルストッパ4nとコンタクト領域38とに挟ま
れた無境界の局部領域である。
の構造は、コンタクト孔37aを介してチャネルストッパ4
nに導電接触し電気的に電源電位VDDに接続するAl配線37
と、半導体基板１内でそのコンタクト孔37aの隔離位置
に形成されたｎ型高濃度のコンタクト領域38と、コンタ
クト孔39aを介してコンタクト領域38に導電接触しゲー
ト電極Gnに電気的に接続したAl配線39とを有する。そし
て、保護抵抗R2′の抵抗領域は、実質上、半導体基板１
のうちチャネルストッパ4nとコンタクト領域38とに挟ま
れた無境界の局部領域である。
このようなゲート入力保護抵抗R1′,R2′の構造にお
いては、第１実施例と同様に、半導体基板１やｐ型ウェ
ル２の不純物濃度はサイサイド・プロセスに拘わらず低
濃度である。したがって保護抵抗R1′,R2′の抵抗値を
大きく設定できるので、ゲート絶縁膜破壊が有効的に防
止できる。
いては、第１実施例と同様に、半導体基板１やｐ型ウェ
ル２の不純物濃度はサイサイド・プロセスに拘わらず低
濃度である。したがって保護抵抗R1′,R2′の抵抗値を
大きく設定できるので、ゲート絶縁膜破壊が有効的に防
止できる。
以上説明したように、本発明は、MISトランジスタの
ゲート電極を保護抵抗を介して電源電位に接続した回路
構成を有する半導体集積回路において、半導体基板又は
ウェル内に形成された島状の拡散領域を拡散抵抗たる保
護抵抗とするのではなく、半導体基板又はウェル内の無
境界の局部領域を実質的な保護抵抗とする点に特徴を有
するものであるから、次の効果を奏する。
ゲート電極を保護抵抗を介して電源電位に接続した回路
構成を有する半導体集積回路において、半導体基板又は
ウェル内に形成された島状の拡散領域を拡散抵抗たる保
護抵抗とするのではなく、半導体基板又はウェル内の無
境界の局部領域を実質的な保護抵抗とする点に特徴を有
するものであるから、次の効果を奏する。
比抵抗率の低い半導体基板又はウェルの局部領域が
保護抵抗を構成しているので、保護抵抗の抵抗値を大に
設定することが可能である。殊に、サリサイド法などの
拡散領域の抵抗値が低くなるプロセスを使用した半導体
集積回路においても、保護抵抗の抵抗値を低下させずに
済む。したがって、充分な抵抗値を有する保護抵抗が実
現するので、電源ノイズ等の発生によるゲート絶縁膜の
破壊を防止することができる。サリサイド法によるゲー
ト電極のゲート耐圧は非常に低く、ゲート破壊が起こり
易いが、上記構成によればゲート破壊を起こさせないだ
けの抵抗値を得ることができる。
保護抵抗を構成しているので、保護抵抗の抵抗値を大に
設定することが可能である。殊に、サリサイド法などの
拡散領域の抵抗値が低くなるプロセスを使用した半導体
集積回路においても、保護抵抗の抵抗値を低下させずに
済む。したがって、充分な抵抗値を有する保護抵抗が実
現するので、電源ノイズ等の発生によるゲート絶縁膜の
破壊を防止することができる。サリサイド法によるゲー
ト電極のゲート耐圧は非常に低く、ゲート破壊が起こり
易いが、上記構成によればゲート破壊を起こさせないだ
けの抵抗値を得ることができる。
第１のコンタクト領域としてチャネルストッパを兼
用した場合には、保護抵抗の一方の電極の占有面積を節
約でき、微細化・高集積化に寄与する。第２のコンタク
ト領域は１つのコンタクト孔の形成領域が確保できれば
充分であり、その位置も第１のコンタクト孔に隔離した
所にあれば良いので、従来に比して空きスペースを活用
した所に比較的自由に設定できる。
用した場合には、保護抵抗の一方の電極の占有面積を節
約でき、微細化・高集積化に寄与する。第２のコンタク
ト領域は１つのコンタクト孔の形成領域が確保できれば
充分であり、その位置も第１のコンタクト孔に隔離した
所にあれば良いので、従来に比して空きスペースを活用
した所に比較的自由に設定できる。
また半導体集積回路の製造プロセスにおいては、第
１及び第２のコンタクト部の形成がソース・ドレインの
形成工程を援用して同時実現できるので、工程数の増大
を招かずに済む。
１及び第２のコンタクト部の形成がソース・ドレインの
形成工程を援用して同時実現できるので、工程数の増大
を招かずに済む。
年々半導体集積回路においては、素子の微細化によ
る高密度集積化の要求が強くなってきているが、素子が
微細化されれば、素子の電流伝達能力は低下し、動作速
度が低下するという弊害が生じる。サリサイド法による
プロセスで形成された半導体集積回路では、コンタクト
抵抗，拡散抵抗が下がるため、素子が微細化されても高
速動作が可能であるので、従来の半導体集積回路として
有望視されている。ところが、このような半導体集積回
路においてゲート電極を電源電位に接続した構成を採用
すると、微細化とサリサイド法によりプルアップ又はプ
ルダウン抵抗の値が低下する分、素子の破壊が起こり易
くなってしまう。しかしながら，本発明の構成によれ
ば、微細化による高密度集積化と高速動作を維持しなが
ら，ノイズやサージ電圧に対して破壊耐圧の高い半導体
集積回路を実現できる。この効果はマイクロプロセッサ
やメモリ等に提供した場合には極めて有効である。
る高密度集積化の要求が強くなってきているが、素子が
微細化されれば、素子の電流伝達能力は低下し、動作速
度が低下するという弊害が生じる。サリサイド法による
プロセスで形成された半導体集積回路では、コンタクト
抵抗，拡散抵抗が下がるため、素子が微細化されても高
速動作が可能であるので、従来の半導体集積回路として
有望視されている。ところが、このような半導体集積回
路においてゲート電極を電源電位に接続した構成を採用
すると、微細化とサリサイド法によりプルアップ又はプ
ルダウン抵抗の値が低下する分、素子の破壊が起こり易
くなってしまう。しかしながら，本発明の構成によれ
ば、微細化による高密度集積化と高速動作を維持しなが
ら，ノイズやサージ電圧に対して破壊耐圧の高い半導体
集積回路を実現できる。この効果はマイクロプロセッサ
やメモリ等に提供した場合には極めて有効である。
第１図は本発明の第１実施例に係るMISトランジスタを
備えたＣ−MOS半導体集積回路の平面構造を示す平面図
である。 第２図（ａ）は第１図中のII a−II a′線に沿って切断
した切断矢視図、第２図（ｂ）は第１図中のII b−II
b′線に沿って切断した切断矢視図、第２図（ｃ）は第
１図中のII c−II c′線に沿って切断した切断矢視図及
び第２図（ｄ）は第１図の中II d−II d′線に沿って切
断した切断矢視図である。 第３図は本発明の第２実施例に係るMISトランジスタを
備えたＣ−MOS半導体集積回路の平面構造を示す平面図
である。 第４図（ａ）は第３図中のIV a−IV a′線に沿って切断
した切断矢視図、及び第４図（ｂ）は第１図中のIV b−
IV b′線に沿って切断した切断矢視図である。 第５図（ａ）は従来のMISトランジスタを備えたＣ−MOS
半導体集積回路の平面構造を示す平面図で、第５図
（ｂ）は同図（ａ）中のV b−V b′線で切断した切断矢
視図である。 〔符号の説明〕 １……ｎ型半導体基板 ２……ｐ型ウェル 3n……ｎ型不純物高濃度ソース・ドレイン領域 3p……ｐ型不純物高濃度ソース・ドレイン領域 4n……ｎ型不純物高濃度のチャネルストッパ 4p……ｐ型不純物高濃度のチャネルストッパ Gn,Gp……ゲート電極 Tn……ｎチャネルMISトランジスタ Tp……ｐチャネルMISトランジスタ 10……高融点金属・ジ・シリサイド膜 24,26,27,29,34,36,37,39……Al配線 24a,26a,27a,29a,34a,36a,37a,39a……コンタクト孔 25,38……ｎ型不純物高濃度のコンタクト領域 28,35……ｐ型不純物高濃度のコンタクト領域 R1,R2,R1′,R2′……保護抵抗 VDD……電源電位（高電位） VSS……接地電位（低電位）
備えたＣ−MOS半導体集積回路の平面構造を示す平面図
である。 第２図（ａ）は第１図中のII a−II a′線に沿って切断
した切断矢視図、第２図（ｂ）は第１図中のII b−II
b′線に沿って切断した切断矢視図、第２図（ｃ）は第
１図中のII c−II c′線に沿って切断した切断矢視図及
び第２図（ｄ）は第１図の中II d−II d′線に沿って切
断した切断矢視図である。 第３図は本発明の第２実施例に係るMISトランジスタを
備えたＣ−MOS半導体集積回路の平面構造を示す平面図
である。 第４図（ａ）は第３図中のIV a−IV a′線に沿って切断
した切断矢視図、及び第４図（ｂ）は第１図中のIV b−
IV b′線に沿って切断した切断矢視図である。 第５図（ａ）は従来のMISトランジスタを備えたＣ−MOS
半導体集積回路の平面構造を示す平面図で、第５図
（ｂ）は同図（ａ）中のV b−V b′線で切断した切断矢
視図である。 〔符号の説明〕 １……ｎ型半導体基板 ２……ｐ型ウェル 3n……ｎ型不純物高濃度ソース・ドレイン領域 3p……ｐ型不純物高濃度ソース・ドレイン領域 4n……ｎ型不純物高濃度のチャネルストッパ 4p……ｐ型不純物高濃度のチャネルストッパ Gn,Gp……ゲート電極 Tn……ｎチャネルMISトランジスタ Tp……ｐチャネルMISトランジスタ 10……高融点金属・ジ・シリサイド膜 24,26,27,29,34,36,37,39……Al配線 24a,26a,27a,29a,34a,36a,37a,39a……コンタクト孔 25,38……ｎ型不純物高濃度のコンタクト領域 28,35……ｐ型不純物高濃度のコンタクト領域 R1,R2,R1′,R2′……保護抵抗 VDD……電源電位（高電位） VSS……接地電位（低電位）
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/06 H01L 27/088 - 27/092
Claims (7)
- 【請求項１】ゲート電極が保護抵抗を介して電源電位に
電気的に接続されたMISトランジスタを備えた半導体集
積回路であって、 半導体基板又はその中のウェルに前記MISトランジスタ
を形成し、 前記MISトランジスタが設けられた前記半導体基板又は
前記ウェルに、電源電位に接続された配線と電気的に接
続された第１のコンタクト拡散領域を形成し、 前記半導体基板又は前記ウェル内で前記第１のコンタク
ト拡散領域とは隔離された位置に、前記ゲート電極と電
気的に接続された第２のコンタクト拡散領域を形成し、 前記保護抵抗は、前記半導体基板又は前記ウェルのうち
前記第１のコンタクト拡散領域と前記第２のコンタクト
拡散領域との間に介在する領域で実質的に構成されてな
ることを特徴とするMISトランジスタを備えた半導体集
積回路。 - 【請求項２】請求項第１項記載において、前記第１及び
第２のコンタクト拡散領域の表面には前記MISトランジ
スタのサリサイド・プロセスにより形成された金属シリ
サイド膜を有することを特徴とするMISトランジスタを
備えた半導体集積回路。 - 【請求項３】請求項第１項又は第２項記載において、前
記第１のコンタクト拡散領域はチャネルストッパである
ことを特徴とするMISトランジスタを備えた半導体集積
回路。 - 【請求項４】第１導電型MISトランジスタと第２導電型M
ISトランジスタとを有し、それらのMISトランジスタの
ゲート電極が保護抵抗を介して電源電位に電気的に接続
されてなるMISトランジスタを備えた半導体集積回路で
あって、 第１導電型半導体基板に前記第２導電型MISトランジス
タを形成すると共に、前記第１導電型半導体基板の中の
第２導電型ウェルに前記第１導電型MISトランジスタを
形成し、 前記第２導電型MISトランジスタが設けられた前記第１
導電型半導体基板に第１の電源電位に接続された配線と
電気的に接続された第１導電型の第１コンタクト拡散領
域を形成すると共に、前記第１導電型MISトランジスタ
が設けられた前記第２導電型ウェルに第２の電源電位に
接続された配線と電気的に接続された第２導電型の第１
コンタクト拡散領域を形成し、 前記第２導電型MISトランジスタが設けられた前記第１
導電型半導体基板内で前記第１導電型の第１コンタクト
拡散領域とは隔離した位置に前記第２導電型MISトラン
ジスタの前記ゲート電極に電気的に接続された第１導電
型の第２コンタクト拡散領域を形成すると共に、前記第
１導電型MISトランジスタが設けられた前記第２導電型
ウェル内で前記第２導電型の第１のコンタクト拡散領域
とは隔離した位置に前記第１導電型MISトランジスタの
前記ゲート電極に電気的に接続された第２導電型の第２
コンタクト拡散領域を形成し、 前記第１導電型MISトランジスタの前記ゲート電極に接
続する前記保護抵抗は、前記ウェルのうち前記第２導電
型の第１及び第２コンタクト拡散領域の間に介在する領
域で実質的に構成されると共に、前記第２導電型MISト
ランジスタの前記ゲート電極に接続する前記保護抵抗
は、前記半導体基板のうち前記第１導電型の第１及び第
２コンタクト拡散領域の間に介在する領域で実質的に構
成されてなることを特徴とするMISトランジスタを備え
た半導体集積回路。 - 【請求項５】第１導電型MISトランジスタと第２導電型M
ISトランジスタとを有し、それらのMISトランジスタの
ゲート電極が保護抵抗を介して電源電位に電気的に接続
されてなるMISトランジスタを備えた半導体集積回路で
あって、 第１導電型半導体基板に前記第２導電型MISトランジス
タを形成すると共に、前記第１導電型半導体基板の中の
第２導電型ウェルに前記第１導電型MISトランジスタを
形成し、 前記第２導電型MISトランジスタが設けられた前記第１
導電型半導体基板に第１の電源電位に接続された配線と
電気的に接続された第１導電型の第１コンタクト拡散領
域を形成すると共に、前記第１導電型MISトランジスタ
が設けられた前記第２導電型ウェルに第２の電源電位に
接続された配線と電気的に接続された第２導電型の第１
コンタクト拡散領域を形成し、 前記第２導電型MISトランジスタが設けられた前記第１
導電型半導体基板内で前記第１導電型の第１コンタクト
拡散領域とは隔離した位置に前記第１導電型MISトラン
ジスタの前記ゲート電極に電気的にされた第１導電型の
第２のコンタクト拡散領域を形成すると共に、前記第１
導電型MISトランジスタが設けられた前記第２導電型ウ
ェル内で前記第２導電型の第１のコンタクト拡散領域と
は隔離した位置に前記第２導電型MISトランジスタの前
記ゲート電極に電気的に接続された第２導電型の第２コ
ンタクト拡散領域を形成し、 前記第１導電型MISトランジスタの前記ゲート電極に接
続する前記保護抵抗は、前記第１導電型半導体基板のう
ち前記第１導電型の第１及び第２コンタクト拡散領域の
間に介在する領域で実質的に構成されると共に、前記第
２導電型MISトランジスタの前記ゲート電極に接続する
前記保護抵抗は、前記ウェルのうち前記第２導電型の第
１及び第２コンタクト拡散領域の間に介在する領域で実
質的に構成されてなることを特徴とするMISトランジス
タを備えた半導体集積回路。 - 【請求項６】請求項第４項又は第５項記載において、前
記第１及び第２のコンタクト拡散領域の表面には前記MI
Sトランジスタのサリサイド・プロセスにより形成され
た金属シリサイド膜を有することを特徴とするMISトラ
ンジスタを備えた半導体集積回路。 - 【請求項７】請求項第４項乃至第６項記載の何れか１項
において、前記第１及び第２のコンタクト拡散領域はチ
ャネルストッパであることを特徴とするMISトランジス
タを備えた半導体集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/610,620 US5121179A (en) | 1990-10-08 | 1990-11-08 | Higher impedance pull-up and pull-down input protection resistors for MIS transistor integrated circuits |
| EP19900312287 EP0427565A3 (en) | 1989-11-10 | 1990-11-09 | Integrated circuit having mis transistor |
| KR1019900018159A KR0164591B1 (ko) | 1989-11-10 | 1990-11-10 | 집적회로 |
| TW081107077A TW230831B (ja) | 1989-11-10 | 1990-11-16 | |
| TW081107078A TW273041B (ja) | 1989-11-10 | 1990-11-16 | |
| US07/819,253 US5227327A (en) | 1989-11-10 | 1992-01-10 | Method for making high impedance pull-up and pull-down input protection resistors for active integrated circuits |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-292627 | 1989-11-10 | ||
| JP29262789 | 1989-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03224270A JPH03224270A (ja) | 1991-10-03 |
| JP3041931B2 true JP3041931B2 (ja) | 2000-05-15 |
Family
ID=17784249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02271555A Expired - Lifetime JP3041931B2 (ja) | 1989-11-10 | 1990-10-08 | Ｍｉｓトランジスタを備えた半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3041931B2 (ja) |
| KR (1) | KR0164591B1 (ja) |
| TW (2) | TW273041B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685160A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | 半導体集積回路装置 |
| WO2023223501A1 (ja) * | 2022-05-19 | 2023-11-23 | 株式会社ソシオネクスト | 半導体装置 |
-
1990
- 1990-10-08 JP JP02271555A patent/JP3041931B2/ja not_active Expired - Lifetime
- 1990-11-10 KR KR1019900018159A patent/KR0164591B1/ko not_active IP Right Cessation
- 1990-11-16 TW TW081107078A patent/TW273041B/zh active
- 1990-11-16 TW TW081107077A patent/TW230831B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW230831B (ja) | 1994-09-21 |
| KR910010704A (ko) | 1991-06-29 |
| KR0164591B1 (ko) | 1999-01-15 |
| TW273041B (ja) | 1996-03-21 |
| JPH03224270A (ja) | 1991-10-03 |
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