KR910010704A - 집적 회로 - Google Patents

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KR910010704A
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사사끼 미노루
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원본미기재
세이꼬 엡슨 가부시끼가이샤
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Abstract

내용 없음

Description

집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따라 MIS트랜지스터를 가지는 C-MOS집적 회로의 평면도.
제2A도는 제1도에 표시된 Ⅱa-Ⅱa'에 따라 자른 단면도.
제2B도는 제1도에 표시된 Ⅱb-Ⅱb'에 따라 자른 단면도.
제2C도는 제1도에 표시된 Ⅱc-Ⅱc'에 따라 자른 단면도.
제2D도는 제1도에 표시된 Ⅱd-Ⅱd'에 따라 자른 단면도.

Claims (7)

  1. 게이트 전극이 보호 저항을 통해 전원 전위에 접속되어 있는 적어도 하나의 MIS트랜지스터를 집적회로로서, 반도체 기판 도는 반도체 기판의 웰에 형성되어 전원 전위에 접촉되는 제1접촉 분산 영역과 상기 제1접촉 분산 영역에서 격리된 위치에 있는 반도체 기판 또는 웰에 형성되어 게이트 전극에 전기적으로 접촉되는 제2접촉 분산 영역을 포함하며, 실제로 상기 제1및 제2접촉 분산 영역사이의 반도체 기판 또는 웰은 보호 저항의 저항영역을 구성하는 집적 회로.
  2. 제1항에 있어서, 상기 제1및 제2접촉 분산 영역의 면은 MIS트랜지스터에 대한 자동 정렬 실리사이드 처리에의 해 금속실리사이드막으로 형성되는 집적회로.
  3. 제1항 또는 제2항에 있어서, 상기 제1접촉 분산 영역은 채널 스토퍼인 집적 회로.
  4. MIS트랜지스터중 하나는 제1전도형이고 다른 것은 제2전도형 MIS트랜지스터이며, 상기 2개의 MIS트랜지스터의 게이트 전극은 보호 저항을 통해 전원 전위에 전기적으로 접속되는 MIS트랜지스터를 갖는 집적 회로로서, 제1전도형 반도체 기판에 형성되어 전원 전위에 접촉되는 제1전도형 제1접촉 분산 영역과, 상기 반도체 기판의 제2전도형 웰 형성되어 전원 전위에 접촉되는 제2전도형 제1접촉 분산 영역과, 상기 제1접촉 분산 영역에서 격리된 위치에 있는 반도체 기판에 형성되어 상기 제2전도형 MIS트랜지스터의 게이트 전극에 전기적으로 접촉되는 제1전도형 제2접촉 분산 영역과 상기 제1접촉 분산 영역에서 격리된 위치에 있는 웰에 형성되어 상기 제1전도형 MIS트랜지스터의 게이트 전극에 전기적으로 접촉되는 제2전도형 제2커넥터 분산 영역을 포함하며, 상기 제2전도형 제1및 제2접촉 분산 영역사이의 웰 영역은 실제로 상기 제1전도형 MIS트랜지스터의 게이트 전극에 접속된 보호 저항의 저항 영역을 구성하며 상기 제1전도형 제1및 제2접촉 분산 영역사이의 반도체기판 영역은 실제로 상기 제2전도형 MIS트랜지스터의 게이트 전극에 접속된 보호 저항의 저항 영역을 구성하는 집적회로.
  5. MIS트랜지스터중 하나는 제1전도형이며 다른 하나는 제2전도형 MIS트랜지스터이고, 상기 2개의 MIS트랜지스터의 게이트 전극은 보호 저항을 통해 전원 전위에 전기적으로 접속되는 MIS트랜지스터를 갖는 집적 회로로서, 제1전도형 반도체 기판에 형성되어 전원 전위에 접촉되는 제1전도형 제1접촉 분산 영역과, 반도체 기판의 제2전도형 웰에 형성되어 전원 전위에 접촉되어 제2전도형 제1접촉 영역과, 상기 제1접촉 분산 영역에서 격리된 위치에 있는 반도체 기판내에 형성되어 상기 제1전도형 MIS트랜지스터 게이트 전극에 전기적으로 접속되는 제1전도형 제2접촉 분산 영역과 상기 제1접촉 분산 영역에서 격리된 위치에 있는 웰에 형성되어 상기 제2전도형 MIS트랜지스터 게이트 전극에 전기적으로 접촉되는 제2전도형 제2커넥터 분산 영역을 포함하며, 상기 제1전도형 제1및 제2접촉 분산 영역 사이의 웰 영역은 실제로 상기 제1전도형 MIS트랜지스터 게이트 전극에 접속된 보호 저항의 저항 영역을 구성하며 상지 제2전도형 제1및 제2접촉 분산 영역사이의 반도체 기판 영역은 상기 제2전도형 MIS트랜지스터 게이트 전극에 접속된 보호 저항의 저항 영역을 구성하는 집적 회로.
  6. 제4항 또는 제5항에 있어서, 상기 제1 및 제2접촉 분산 영역면은 MIS트랜지스터에 대해 자동 정렬 실리사이드 처리에 의해 금속 실리사이드 막으로 형성되는 집적 회로.
  7. 제4항 내지 제6항에 있어서, 상기 제1및 제2접촉 분산 영역은 채널 스토퍼인 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900018159A 1989-11-10 1990-11-10 집적회로 KR0164591B1 (ko)

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JP271555 1990-10-08

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