JP3001441B2 - 半導体装置のレイアウト構造およびその形成方法 - Google Patents
半導体装置のレイアウト構造およびその形成方法Info
- Publication number
- JP3001441B2 JP3001441B2 JP8326931A JP32693196A JP3001441B2 JP 3001441 B2 JP3001441 B2 JP 3001441B2 JP 8326931 A JP8326931 A JP 8326931A JP 32693196 A JP32693196 A JP 32693196A JP 3001441 B2 JP3001441 B2 JP 3001441B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- resistance
- source
- regions
- drain diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のレイア
ウト構造およびその形成方法に係わり、特にトランジス
タの駆動能力の調整をコンタクト形成工程以降の配線パ
ターン形成工程において行なう半導体装置のレイアウト
構造およびその形成方法に関する。
ウト構造およびその形成方法に係わり、特にトランジス
タの駆動能力の調整をコンタクト形成工程以降の配線パ
ターン形成工程において行なう半導体装置のレイアウト
構造およびその形成方法に関する。
【０００２】
【従来の技術】例えばゲートアレイに代表されるよう
に、短納期が要求される半導体装置においては、あらか
じめ製造工程のうち金属配線工程まで素子形成済みの半
導体基板を用い、金属配線工程において所望の回路を形
成するように配線パターンを形成することで所望の機能
を有する半導体装置を実現する。
に、短納期が要求される半導体装置においては、あらか
じめ製造工程のうち金属配線工程まで素子形成済みの半
導体基板を用い、金属配線工程において所望の回路を形
成するように配線パターンを形成することで所望の機能
を有する半導体装置を実現する。
【０００３】上述した金属配線工程においては、さらに
所望の回路を構成するトランジスタの駆動能力をも併せ
て調整するといった手段が一般的に行われている。
所望の回路を構成するトランジスタの駆動能力をも併せ
て調整するといった手段が一般的に行われている。
【０００４】また、ゲートアレイ以外の特殊用途向けの
ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ
ＩＣ）でも調整用の余分な素子を形成しておき、期待す
る特性が得られない場合、金属配線パターンのみを変更
し、調整用素子の接続を変えることで所望の機能を得る
ことが行われている。この種の金属配線パターンを変え
ることで、トランジスタの駆動能力を調整する従来技術
の一例を平面図で示した図６（ａ），（ｂ），（ｃ）お
よび（ｄ）を参照すると、トランジスタを複数個に分割
して形成しておき、トランジスタの駆動能力を大きくす
る場合は、図６（ａ）に示すように、縦方向にゲート電
極３を共通にする多数個のトランジスタ群を並列に並
べ、それぞれのソースおよびドレイン電極を形成する拡
散層１と金属配線層である第１配線層とをコンタクト６
で接続している。また図６（ｃ）を参照すると、ゲート
電極を縦方向に複数分岐させることによってトランジス
タを横方向に並べて配置して同様な効果を得ている。ト
ランジスタの駆動能力を小さくする場合は、図６
（ａ）、（ｂ）に示すように、１個または少数個のトラ
ンジスタのみ接続する。このように、接続するトランジ
スタの個数を変えることでトランジスタの駆動能力を調
整する技術が示されている。
ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ
ＩＣ）でも調整用の余分な素子を形成しておき、期待す
る特性が得られない場合、金属配線パターンのみを変更
し、調整用素子の接続を変えることで所望の機能を得る
ことが行われている。この種の金属配線パターンを変え
ることで、トランジスタの駆動能力を調整する従来技術
の一例を平面図で示した図６（ａ），（ｂ），（ｃ）お
よび（ｄ）を参照すると、トランジスタを複数個に分割
して形成しておき、トランジスタの駆動能力を大きくす
る場合は、図６（ａ）に示すように、縦方向にゲート電
極３を共通にする多数個のトランジスタ群を並列に並
べ、それぞれのソースおよびドレイン電極を形成する拡
散層１と金属配線層である第１配線層とをコンタクト６
で接続している。また図６（ｃ）を参照すると、ゲート
電極を縦方向に複数分岐させることによってトランジス
タを横方向に並べて配置して同様な効果を得ている。ト
ランジスタの駆動能力を小さくする場合は、図６
（ａ）、（ｂ）に示すように、１個または少数個のトラ
ンジスタのみ接続する。このように、接続するトランジ
スタの個数を変えることでトランジスタの駆動能力を調
整する技術が示されている。
【０００５】他の従来例が特開平５−３６９５０号公報
に記載されている。同公報記載のゲートアレイ型半導体
集積回路装置を平面図で示した図７を参照すると、ゲー
ト電極３とソースおよびドレイン電極の拡散層１，２と
で形成するトランジスタまたは回路ブロック（不図示）
に近接して拡散抵抗素子８とこれら双方をスルーホール
７で接続する第１層配線４ａ，４ｂ，４ｃおよび第２層
配線５ａ，５ｂ，５ｃが形成される。トランジスタの駆
動能力を大きくする場合は、拡散抵抗素子８の両端のコ
ンタクト６の間隔を広く接続し、トランジスタの駆動能
力を小さくする場合は、拡散抵抗素子８の両端のコンタ
クト間隔を狭く接続する。すなわち接続する抵抗素子の
両端のコンタクト間隔を変えることでトランジスタの駆
動能力を調整している。
に記載されている。同公報記載のゲートアレイ型半導体
集積回路装置を平面図で示した図７を参照すると、ゲー
ト電極３とソースおよびドレイン電極の拡散層１，２と
で形成するトランジスタまたは回路ブロック（不図示）
に近接して拡散抵抗素子８とこれら双方をスルーホール
７で接続する第１層配線４ａ，４ｂ，４ｃおよび第２層
配線５ａ，５ｂ，５ｃが形成される。トランジスタの駆
動能力を大きくする場合は、拡散抵抗素子８の両端のコ
ンタクト６の間隔を広く接続し、トランジスタの駆動能
力を小さくする場合は、拡散抵抗素子８の両端のコンタ
クト間隔を狭く接続する。すなわち接続する抵抗素子の
両端のコンタクト間隔を変えることでトランジスタの駆
動能力を調整している。
【０００６】さらに他の従来例が特開平４−１３７７６
１号公報に記載されている。同公報記載のゲートアレイ
方式の集積回路の平面図を示した図８を参照すると、ト
ランジスタの駆動能力を大きくする場合は、ソース電極
およびドレイン電極を形成する拡散層１と電源配線およ
び接地配線を形成する第１拡散層４とをそれぞれ多数の
コンタクト６で接続し、またはコンタクト面積を広くと
って接続する。トランジスタの駆動能力を小さくする場
合は、ソース電極およびドレイン電極の拡散層１のコン
タクト数を少なく、またはコンタクト面積を小さくして
接続する。すなわち、コンタクトの個数または面積を変
えることで調整している。
１号公報に記載されている。同公報記載のゲートアレイ
方式の集積回路の平面図を示した図８を参照すると、ト
ランジスタの駆動能力を大きくする場合は、ソース電極
およびドレイン電極を形成する拡散層１と電源配線およ
び接地配線を形成する第１拡散層４とをそれぞれ多数の
コンタクト６で接続し、またはコンタクト面積を広くと
って接続する。トランジスタの駆動能力を小さくする場
合は、ソース電極およびドレイン電極の拡散層１のコン
タクト数を少なく、またはコンタクト面積を小さくして
接続する。すなわち、コンタクトの個数または面積を変
えることで調整している。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置において、図６で説明した従来例は、図６
（ａ）に示すように、トランジスタの駆動能力調整のス
テップは、分割するトランジスタのサイズによって決ま
るので、ステップを細かくするためにトランジスタサイ
ズを小さくすると、トランジスタ数が多くなる。そのた
めトランジスタ分離（図６（ｂ）３１）または、トラン
ジスタ同士を接続するための配線スペース（図６（ｄ）
３２）が大きくなり、その分離または配線スペース分だ
け、面積が大きくなってしまうのでトランジスタのサイ
ズは小さく出来ない。したがって、トランジスタの駆動
能力の調整ステップを細かく出来ないという欠点があ
る。
集積回路装置において、図６で説明した従来例は、図６
（ａ）に示すように、トランジスタの駆動能力調整のス
テップは、分割するトランジスタのサイズによって決ま
るので、ステップを細かくするためにトランジスタサイ
ズを小さくすると、トランジスタ数が多くなる。そのた
めトランジスタ分離（図６（ｂ）３１）または、トラン
ジスタ同士を接続するための配線スペース（図６（ｄ）
３２）が大きくなり、その分離または配線スペース分だ
け、面積が大きくなってしまうのでトランジスタのサイ
ズは小さく出来ない。したがって、トランジスタの駆動
能力の調整ステップを細かく出来ないという欠点があ
る。
【０００８】また、図７で説明した従来例では、トラン
ジスタの外側に拡散抵抗素子の形成領域を設けているた
め、独立した拡散抵抗領域、およびその抵抗領域とトラ
ンジスタ領域＝の分離または、拡散抵抗素子とトランジ
スタとを接続する配線スペース分の面積がそれぞれ余分
に必要になる。したがって、トランジスタの配置面積が
大きくなってしまうという欠点がある。
ジスタの外側に拡散抵抗素子の形成領域を設けているた
め、独立した拡散抵抗領域、およびその抵抗領域とトラ
ンジスタ領域＝の分離または、拡散抵抗素子とトランジ
スタとを接続する配線スペース分の面積がそれぞれ余分
に必要になる。したがって、トランジスタの配置面積が
大きくなってしまうという欠点がある。
【０００９】さらに、図８で説明した従来例では、ソー
ス電極およびドレイン電極の拡散層抵抗および、コンタ
クト抵抗をそのまま使用しているが、これらの抵抗値は
トランジスタ自身のオン抵抗に比べて小さいため、トラ
ンジスタのオン抵抗値、コンタクト抵抗値および配線抵
抗値を加えた全体的な抵抗値は大きくは変わらない。
ス電極およびドレイン電極の拡散層抵抗および、コンタ
クト抵抗をそのまま使用しているが、これらの抵抗値は
トランジスタ自身のオン抵抗に比べて小さいため、トラ
ンジスタのオン抵抗値、コンタクト抵抗値および配線抵
抗値を加えた全体的な抵抗値は大きくは変わらない。
【００１０】したがって、図８（ｃ）に示すように、ト
ランジスタの最小駆動能力が最大駆動能力の９０％程度
しかなく、調整範囲が狭いという欠点がある。
ランジスタの最小駆動能力が最大駆動能力の９０％程度
しかなく、調整範囲が狭いという欠点がある。
【００１１】さらに、通常の駆動能力をもつトランジス
タに対して、駆動能力を最大限引き出せるようにしたコ
ンタクト抵抗および拡散抵抗等は低くするのが一般的で
ある。その場合、この方法によるトランジスタの駆動能
力調整はほとんど期待できない。
タに対して、駆動能力を最大限引き出せるようにしたコ
ンタクト抵抗および拡散抵抗等は低くするのが一般的で
ある。その場合、この方法によるトランジスタの駆動能
力調整はほとんど期待できない。
【００１２】上述したように、いずれの従来例において
も、トランジスタの駆動能力の調整範囲を広く、かつ調
整ステップを細かくすると同時に、トランジスタの配置
面積増を抑えることは出来ない。
も、トランジスタの駆動能力の調整範囲を広く、かつ調
整ステップを細かくすると同時に、トランジスタの配置
面積増を抑えることは出来ない。
【００１３】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、レイアウト面積を増やすことな
く、コンタクト以降の配線工程において高抵抗領域と低
抵抗領域のコンタクト接続位置、個数を変えることによ
り、トランジスタのソース電極およびドレイン電極に形
成される寄生抵抗値を変え、トランジスタの駆動能力調
整範囲を広く、かつ、その調整間隔を細かくできる半導
体装置を提供することにある。
みなされたものであり、レイアウト面積を増やすことな
く、コンタクト以降の配線工程において高抵抗領域と低
抵抗領域のコンタクト接続位置、個数を変えることによ
り、トランジスタのソース電極およびドレイン電極に形
成される寄生抵抗値を変え、トランジスタの駆動能力調
整範囲を広く、かつ、その調整間隔を細かくできる半導
体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置のレ
イアウト構造は、半導体基板上にゲート電極を挟んで形
成されたソースおよびドレイン拡散層と、前記ソースお
よびドレイン拡散層をその上層の配線層にそれぞれ接続
するコンタクトとから形成される半導体装置のレイアウ
ト構造において、低抵抗領域である前記ソースおよびド
レイン拡散層領域内にこの拡散層とは異なる層抵抗をも
つ高抵抗領域を島状に配置し、この島状に配置した複数
の高抵抗領域に対して選択的に前記コンタクトを形成す
ることを特徴とする。
イアウト構造は、半導体基板上にゲート電極を挟んで形
成されたソースおよびドレイン拡散層と、前記ソースお
よびドレイン拡散層をその上層の配線層にそれぞれ接続
するコンタクトとから形成される半導体装置のレイアウ
ト構造において、低抵抗領域である前記ソースおよびド
レイン拡散層領域内にこの拡散層とは異なる層抵抗をも
つ高抵抗領域を島状に配置し、この島状に配置した複数
の高抵抗領域に対して選択的に前記コンタクトを形成す
ることを特徴とする。
【００１５】また、前記ソースおよびドレイン拡散層領
域およびこの拡散層領域内に形成した前記島状の複数の
前記高抵抗領域のそれぞれに選択的に形成した前記コン
タクトを、予め定める所定の個数に設定することによ
り、前記ソースおよびドレイン拡散層の寄生抵抗値を変
えて駆動能力を調整することができる。
域およびこの拡散層領域内に形成した前記島状の複数の
前記高抵抗領域のそれぞれに選択的に形成した前記コン
タクトを、予め定める所定の個数に設定することによ
り、前記ソースおよびドレイン拡散層の寄生抵抗値を変
えて駆動能力を調整することができる。
【００１６】さらに、前記コンタクトの個数および配置
位置は、前記低抵抗領域および前記島状の複数の高抵抗
領域の各々の領域に、前記コンタクトを形成するか否か
によって前記上層の配線層に接続されて決まるソースお
よびドレイン拡散層領域上の前記寄生抵抗値が所望の抵
抗値になるように設定することもできるい。
位置は、前記低抵抗領域および前記島状の複数の高抵抗
領域の各々の領域に、前記コンタクトを形成するか否か
によって前記上層の配線層に接続されて決まるソースお
よびドレイン拡散層領域上の前記寄生抵抗値が所望の抵
抗値になるように設定することもできるい。
【００１７】さらにまた、前記半導体基板上に形成され
たＭＯＳトランジスタのソースおよびドレイン拡散領域
の一方または両方の拡散層領域内の一部を任意の形状で
分離し、この任意の形状の領域と前記ソースおよびドレ
イン拡散層領域とは、予め定める細長い形状の高抵抗値
をもたせた拡散領域で接続され、前記任意の形状および
前記細長い形状の拡散領域を少なくとも１個備えるても
よい。
たＭＯＳトランジスタのソースおよびドレイン拡散領域
の一方または両方の拡散層領域内の一部を任意の形状で
分離し、この任意の形状の領域と前記ソースおよびドレ
イン拡散層領域とは、予め定める細長い形状の高抵抗値
をもたせた拡散領域で接続され、前記任意の形状および
前記細長い形状の拡散領域を少なくとも１個備えるても
よい。
【００１８】本発明の半導体装置の形成方法は、半導体
基板上にゲート電極を挟んで形成されたソースおよびド
レイン拡散層と、前記ソースおよびドレイン拡散層をそ
の上層の配線層にそれぞれ接続するコンタクトとを有
し、前記低抵抗領域である前記ソースおよびドレイン拡
散層領域内にこの拡散層とは異なる層抵抗をもつ高抵抗
領域を島状に配置し、この島状に配置した複数の前記高
抵抗領域に対して選択的に前記コンタクトを形成するレ
イアウト構造を有する半導体装置であって、前記半導体
基板上の高抵抗領域とする部分は、Ｎウェル工程にて第
１のマスクパタンを用いて予め低濃度の反転層を形成し
ておき、その後、ゲート電極を形成後、第２のマスクパ
タンを用いて前記低抵抗領域とする部分にソースおよび
ドレイン電極形成で行なっている選択イオン注入を行
い、高濃度の反転領域を形成することを特徴とする。
基板上にゲート電極を挟んで形成されたソースおよびド
レイン拡散層と、前記ソースおよびドレイン拡散層をそ
の上層の配線層にそれぞれ接続するコンタクトとを有
し、前記低抵抗領域である前記ソースおよびドレイン拡
散層領域内にこの拡散層とは異なる層抵抗をもつ高抵抗
領域を島状に配置し、この島状に配置した複数の前記高
抵抗領域に対して選択的に前記コンタクトを形成するレ
イアウト構造を有する半導体装置であって、前記半導体
基板上の高抵抗領域とする部分は、Ｎウェル工程にて第
１のマスクパタンを用いて予め低濃度の反転層を形成し
ておき、その後、ゲート電極を形成後、第２のマスクパ
タンを用いて前記低抵抗領域とする部分にソースおよび
ドレイン電極形成で行なっている選択イオン注入を行
い、高濃度の反転領域を形成することを特徴とする。
【００１９】また、前記半導体基板上の前記高抵抗領域
とする部分に、前記第１のマスクパタンを用いてＰウェ
ル工程で同型の不純物を追加イオン注入し、基板不純物
濃度を部分的に高くしておき、その後、所定の第３のマ
スクパタンを用いてソースおよびドレイン拡散領域全体
にイオン注入による高濃度ドープを行い、前記基板不純
物濃度の低い部分は高濃度の反転領域に、前記基板不純
物濃度の高い部分は低濃度の反転領域を形成することも
できる。
とする部分に、前記第１のマスクパタンを用いてＰウェ
ル工程で同型の不純物を追加イオン注入し、基板不純物
濃度を部分的に高くしておき、その後、所定の第３のマ
スクパタンを用いてソースおよびドレイン拡散領域全体
にイオン注入による高濃度ドープを行い、前記基板不純
物濃度の低い部分は高濃度の反転領域に、前記基板不純
物濃度の高い部分は低濃度の反転領域を形成することも
できる。
【００２０】所定の第３のマスクパタンを用いて、ソー
スおよびドレイン拡散領域全体に対しソースおよびドレ
イン電極形成で行なっている選択イオン注入を行い、高
濃度の反転領域を形成し、その後、前記第１のマスクパ
タンを用い前記高抵抗領域となる部分に逆導伝型の不純
物をイオン注入し、その濃度を中和し、高濃度の反転領
域内に低濃度の反転領域を形成することもできる。
スおよびドレイン拡散領域全体に対しソースおよびドレ
イン電極形成で行なっている選択イオン注入を行い、高
濃度の反転領域を形成し、その後、前記第１のマスクパ
タンを用い前記高抵抗領域となる部分に逆導伝型の不純
物をイオン注入し、その濃度を中和し、高濃度の反転領
域内に低濃度の反転領域を形成することもできる。
【００２１】シリサイド有りのプロセスにおける、前記
低抵抗領域の拡散層表面のみをシリサイド化することに
より形成する方法であって、選択的にシリサイド化する
ためのマスクパタンとして、静電破壊対策で入出力部の
シリサイドを除去するために用いるマスクを適用するこ
ともできる。
低抵抗領域の拡散層表面のみをシリサイド化することに
より形成する方法であって、選択的にシリサイド化する
ためのマスクパタンとして、静電破壊対策で入出力部の
シリサイドを除去するために用いるマスクを適用するこ
ともできる。
【００２２】また、前記半導体基板上に形成されたＭＯ
Ｓトランジスタのソースおよびドレイン拡散領域の一方
または両方の拡散層領域内の一部を任意の形状で分離
し、この任意の形状の領域と前記ソースおよびドレイン
拡散層領域とは、予め定める細長い形状の高抵抗値をも
たせた拡散領域で接続され、前記任意の形状および前記
細長い形状の拡散領域をゲート酸化膜あるいはフィール
ド酸化膜により分離し前記ソースおよびドレイン拡散領
域との接続を断たれた拡散層領域が少なくとも１個形成
することもできる。
Ｓトランジスタのソースおよびドレイン拡散領域の一方
または両方の拡散層領域内の一部を任意の形状で分離
し、この任意の形状の領域と前記ソースおよびドレイン
拡散層領域とは、予め定める細長い形状の高抵抗値をも
たせた拡散領域で接続され、前記任意の形状および前記
細長い形状の拡散領域をゲート酸化膜あるいはフィール
ド酸化膜により分離し前記ソースおよびドレイン拡散領
域との接続を断たれた拡散層領域が少なくとも１個形成
することもできる。
【００２３】
【発明の実施の形態】本発明の半導体装置の概要は、半
導体基板上に形成されたゲート電極と、このゲート電極
を挟んで形成される拡散層と、拡散層および上層の配線
層を接続するコンタクトとから形成されるＭＯＳトラン
ジスタからなる半導体装置において、拡散層領域内にこ
の拡散層とは異なる層抵抗の領域を島状に配置し、この
島状に配置した複数の異なる層抵抗領域に対して選択的
にコンタクトを形成する。
導体基板上に形成されたゲート電極と、このゲート電極
を挟んで形成される拡散層と、拡散層および上層の配線
層を接続するコンタクトとから形成されるＭＯＳトラン
ジスタからなる半導体装置において、拡散層領域内にこ
の拡散層とは異なる層抵抗の領域を島状に配置し、この
島状に配置した複数の異なる層抵抗領域に対して選択的
にコンタクトを形成する。
【００２４】また、半導体基板上に形成されたＭＯＳト
ランジスタのソース電極およびドレイン電極の拡散領域
の一方または両方の拡散領域内に、一部の狭い領域以外
は、ゲート電極あるいはフィールド分離によりつながり
の断たれた拡散領域が１つあるいは複数個形成される。
ランジスタのソース電極およびドレイン電極の拡散領域
の一方または両方の拡散領域内に、一部の狭い領域以外
は、ゲート電極あるいはフィールド分離によりつながり
の断たれた拡散領域が１つあるいは複数個形成される。
【００２５】次に、本発明の実施の形態を図面を参照し
ながら説明する。
ながら説明する。
【００２６】図１（ａ）は本発明の第１の実施の形態に
おける第１のコンタクト配置状態を示すレイアウト図、
図１（ｂ）は第２のコンタクト配置状態を示すレイアウ
ト図、図１（ｃ）は第３のコンタクト配置状態を示すレ
イアウト図、図１（ｄ）は第４のコンタクト配置状態を
示すレイアウト図を示すレイアウト図である。
おける第１のコンタクト配置状態を示すレイアウト図、
図１（ｂ）は第２のコンタクト配置状態を示すレイアウ
ト図、図１（ｃ）は第３のコンタクト配置状態を示すレ
イアウト図、図１（ｄ）は第４のコンタクト配置状態を
示すレイアウト図を示すレイアウト図である。
【００２７】図１（ａ）の第１のコンタクト配置状態を
参照すると、第１層配線４がコンタクト６で接続された
ゲート電極３と、このゲート電極を挟んで形成されたソ
ースおよびドレイン拡散領域１と、ゲート電極とソース
およびドレイン拡散領域１とに形成され第１配線層４を
それぞれ接続するコンタクト６、これらソースおよびド
レイン拡散領域１上のコンタクト６のうち１つおきのコ
ンタクト６を囲んで形成された高抵抗領域１０と、これ
らのソースまたはドレイン拡散領域１内の高抵抗領域１
０以外の領域である低抵抗領域１１とからなり、図中の
ゲート電極３の左側の拡散領域をソース電極、右側の拡
散領域をドレイン電極とする。
参照すると、第１層配線４がコンタクト６で接続された
ゲート電極３と、このゲート電極を挟んで形成されたソ
ースおよびドレイン拡散領域１と、ゲート電極とソース
およびドレイン拡散領域１とに形成され第１配線層４を
それぞれ接続するコンタクト６、これらソースおよびド
レイン拡散領域１上のコンタクト６のうち１つおきのコ
ンタクト６を囲んで形成された高抵抗領域１０と、これ
らのソースまたはドレイン拡散領域１内の高抵抗領域１
０以外の領域である低抵抗領域１１とからなり、図中の
ゲート電極３の左側の拡散領域をソース電極、右側の拡
散領域をドレイン電極とする。
【００２８】高抵抗領域１０は、その領域内部にコンタ
クト６を１個配置出来る大きさで、隣接する高抵抗領域
１０との間の低抵抗領域１１にコンタクト６を１個配置
出来る間隔で、ソースおよびドレイン拡散領域４内に形
成されている。この配置状態におけるドレイン電極側の
寄生抵抗接続を等価回路図を示した図５を参照すると、
ドレイン電極には低抵抗２２を介して他の低抵抗２２お
よび図１（ａ）に対応する高抵抗２１が互いに並列状態
で接続され、それぞれの抵抗の他端はコンタクト２３に
接続された状態にあることが理解できる。
クト６を１個配置出来る大きさで、隣接する高抵抗領域
１０との間の低抵抗領域１１にコンタクト６を１個配置
出来る間隔で、ソースおよびドレイン拡散領域４内に形
成されている。この配置状態におけるドレイン電極側の
寄生抵抗接続を等価回路図を示した図５を参照すると、
ドレイン電極には低抵抗２２を介して他の低抵抗２２お
よび図１（ａ）に対応する高抵抗２１が互いに並列状態
で接続され、それぞれの抵抗の他端はコンタクト２３に
接続された状態にあることが理解できる。
【００２９】この図１（ａ）に示すトランジスタは、ト
ランジスタの駆動能力が最大となるようにコンタクトお
よび抵抗素子が接続されたレイアウト図であり、ソース
およびドレイン電極とも低抵抗領域１１、高抵抗領域１
０の全ての領域にコンタクト６を配置している。
ランジスタの駆動能力が最大となるようにコンタクトお
よび抵抗素子が接続されたレイアウト図であり、ソース
およびドレイン電極とも低抵抗領域１１、高抵抗領域１
０の全ての領域にコンタクト６を配置している。
【００３０】図１（ｂ）の第２のコンタクト配置状態を
参照すると、図１（ｂ）の配置状態は、図１（ａ）より
もトランジスタの駆動能力を小さくする場合のレイアウ
ト図であり、ソース電極側は低抵抗領域１１、高抵抗領
域１０の全ての領域にコンタクト６を配置し、ドレイン
電極側は低抵抗領域１１にコンタクト６を配置せず、高
抵抗領域１０の全てにコンタクト６を配置してある。
参照すると、図１（ｂ）の配置状態は、図１（ａ）より
もトランジスタの駆動能力を小さくする場合のレイアウ
ト図であり、ソース電極側は低抵抗領域１１、高抵抗領
域１０の全ての領域にコンタクト６を配置し、ドレイン
電極側は低抵抗領域１１にコンタクト６を配置せず、高
抵抗領域１０の全てにコンタクト６を配置してある。
【００３１】したがって、この例におけるドレイン電極
側の寄生抵抗接続の回路図は図示しないが、前述した図
５の回路において、低抵抗２２の他端に接続されていた
コンタクト２３がないので低抵抗２２は機能せず、並列
接続されているのは高抵抗２１のみである。ソース電極
側の抵抗値とドレイン電極側の抵抗値とは非対称であ
り、ドレイン電極側の抵抗値が大きくなる。
側の寄生抵抗接続の回路図は図示しないが、前述した図
５の回路において、低抵抗２２の他端に接続されていた
コンタクト２３がないので低抵抗２２は機能せず、並列
接続されているのは高抵抗２１のみである。ソース電極
側の抵抗値とドレイン電極側の抵抗値とは非対称であ
り、ドレイン電極側の抵抗値が大きくなる。
【００３２】図１（ｃ）の第３のコンタクト配置状態を
参照すると、図１（ｃ）の配置状態は、図１（ｂ）より
もトランジスタの駆動能力を小さくする場合のレイアウ
ト図であり、ソースおよびドレイン電極とも低抵抗領域
１１にコンタクト６を配置せず、高抵抗領域１０の全て
の領域にコンタクト６を配置してある。
参照すると、図１（ｃ）の配置状態は、図１（ｂ）より
もトランジスタの駆動能力を小さくする場合のレイアウ
ト図であり、ソースおよびドレイン電極とも低抵抗領域
１１にコンタクト６を配置せず、高抵抗領域１０の全て
の領域にコンタクト６を配置してある。
【００３３】この例におけるドレイン電極側の寄生抵抗
接続の回路は、並列接続されているのは高抵抗２１のみ
である。ソース電極側の抵抗値とドレイン電極側の抵抗
値とは対称であり、ソース電極およびドレイン電極側の
抵抗値とも等しい。
接続の回路は、並列接続されているのは高抵抗２１のみ
である。ソース電極側の抵抗値とドレイン電極側の抵抗
値とは対称であり、ソース電極およびドレイン電極側の
抵抗値とも等しい。
【００３４】図１（ｄ）はトランジスタの駆動能力を最
小とする場合のレイアウト図で、ソースおよびドレイン
電極とも低抵抗領域１１にコンタクト６を配置せず、高
抵抗領域１０の１つにのみコンタクト６を配置してい
る。
小とする場合のレイアウト図で、ソースおよびドレイン
電極とも低抵抗領域１１にコンタクト６を配置せず、高
抵抗領域１０の１つにのみコンタクト６を配置してい
る。
【００３５】上述した図１（ａ）〜（ｄ）におけるトラ
ンジスタの駆動能力の違いは、低抵抗領域＝１３０Ω／
□、高抵抗領域＝６８０Ω／□、コンタクト＝３０Ω／
個、トランジスタのオン抵抗（Ｉｏｎ抵抗）＝１５１５
Ω／１０ｕｍで、高抵抗領域の実効抵抗が７０Ω（高抵
抗領域半径をコンタクト半径の２倍として概算）になる
と仮定し、図１（ａ）を１００％とすると、Ｗが２５ｕ
ｍのとき、（ｂ）は９６％、（ｃ）は９４％、（ｄ）は
７６％であった。
ンジスタの駆動能力の違いは、低抵抗領域＝１３０Ω／
□、高抵抗領域＝６８０Ω／□、コンタクト＝３０Ω／
個、トランジスタのオン抵抗（Ｉｏｎ抵抗）＝１５１５
Ω／１０ｕｍで、高抵抗領域の実効抵抗が７０Ω（高抵
抗領域半径をコンタクト半径の２倍として概算）になる
と仮定し、図１（ａ）を１００％とすると、Ｗが２５ｕ
ｍのとき、（ｂ）は９６％、（ｃ）は９４％、（ｄ）は
７６％であった。
【００３６】一方、Ｗが５０ｕｍのとき、（ｂ）は９４
％、（ｃ）は８１％、（ｄ）は４７％となる。
％、（ｃ）は８１％、（ｄ）は４７％となる。
【００３７】高抵抗領域１０が無い場合を同様に計算す
ると、コンタクト数が最小であるから、コンタクト数が
最大の時の９０％および８３％になり、２．４〜３．３
倍に調整範囲が広がったことになる。
ると、コンタクト数が最小であるから、コンタクト数が
最大の時の９０％および８３％になり、２．４〜３．３
倍に調整範囲が広がったことになる。
【００３８】また、調整範囲内であれば、コンタクト配
置パターンを変えることにより、上記以外のトランジス
タの駆動能力とすることが出来、その間隔は、使用でき
る高抵抗領域数と、各部の抵抗値との組み合わせで決ま
る。上記計算例ではトランジスタのＷが大きくなった場
合、調整間隔が荒くなったように見えるが、トランジス
タのＷが大きくなると、ソースおよびドレイン電極内に
形成できる高抵抗領域数が増え、組み合わせ条件も増え
るので、調整間隔は殆ど変わらない。
置パターンを変えることにより、上記以外のトランジス
タの駆動能力とすることが出来、その間隔は、使用でき
る高抵抗領域数と、各部の抵抗値との組み合わせで決ま
る。上記計算例ではトランジスタのＷが大きくなった場
合、調整間隔が荒くなったように見えるが、トランジス
タのＷが大きくなると、ソースおよびドレイン電極内に
形成できる高抵抗領域数が増え、組み合わせ条件も増え
るので、調整間隔は殆ど変わらない。
【００３９】図２（ａ）〜（ｆ）は他の高抵抗領域の形
成例を示したレイアウト図である。図２（ａ）を参照す
ると、ドレイン電極の拡散領域１内に図１に示した抵抗
と同様な大きさの高抵抗領域１０ａとこの高抵抗領域１
０ａよりもさらに大きな高抵抗領域１０ｂが形成されて
いる。
成例を示したレイアウト図である。図２（ａ）を参照す
ると、ドレイン電極の拡散領域１内に図１に示した抵抗
と同様な大きさの高抵抗領域１０ａとこの高抵抗領域１
０ａよりもさらに大きな高抵抗領域１０ｂが形成されて
いる。
【００４０】図２（ｂ）の配置状態は、それぞれ大きさ
の異なる高抵抗領域１０ａ，１０ｃ，１０ｄが形成され
ている。
の異なる高抵抗領域１０ａ，１０ｃ，１０ｄが形成され
ている。
【００４１】図２（ｃ）の配置状態は、図１に示した抵
抗と同様な大きさの高抵抗領域１０ａが１個と、この高
抵抗領域１０ａよりもさらに大きな高抵抗領域１０ｂが
２個形成されている。
抗と同様な大きさの高抵抗領域１０ａが１個と、この高
抵抗領域１０ａよりもさらに大きな高抵抗領域１０ｂが
２個形成されている。
【００４２】図２（ｄ）の配置状態は、図２（ｂ）に示
した抵抗と同様な大きさの高抵抗領域１０ｄが１個のみ
である。
した抵抗と同様な大きさの高抵抗領域１０ｄが１個のみ
である。
【００４３】図２（ｅ）の配置状態は、ドレイン電極の
拡散領域１を２倍程度に広くとり、ゲート電極３との間
をすべて低抵抗領域１１とし、この低抵抗領域１１を挟
んで低抵抗領域１１と同じ大きさの面積をもつ高抵抗領
域１０ｅが形成されている。
拡散領域１を２倍程度に広くとり、ゲート電極３との間
をすべて低抵抗領域１１とし、この低抵抗領域１１を挟
んで低抵抗領域１１と同じ大きさの面積をもつ高抵抗領
域１０ｅが形成されている。
【００４４】図２（ｆ）の配置状態は、図２（ｅ）の高
抵抗領域１０ｅをさらに長くとり低抵抗領域１１と平行
に折り曲げて配置し、低抵抗領域１１と折り曲げた長方
形の高抵抗領域１０ｅとの間に所定の隙間を設けてあ
る。
抵抗領域１０ｅをさらに長くとり低抵抗領域１１と平行
に折り曲げて配置し、低抵抗領域１１と折り曲げた長方
形の高抵抗領域１０ｅとの間に所定の隙間を設けてあ
る。
【００４５】すなわち、上述したレイアウトから理解で
きるように、図１（ａ）〜（ｄ）においては、ソースお
よびドレイン拡散領域上の高抵抗領域は同じ形状、間隔
で複数並べているが、他の高抵抗領域の形成例を示した
図２（ａ）〜（ｆ）のように、異なる形状、間隔でも良
い。また、ゲート電極に対し左右対称である必要もな
く、異なるパターンを組み合わせても良い。
きるように、図１（ａ）〜（ｄ）においては、ソースお
よびドレイン拡散領域上の高抵抗領域は同じ形状、間隔
で複数並べているが、他の高抵抗領域の形成例を示した
図２（ａ）〜（ｆ）のように、異なる形状、間隔でも良
い。また、ゲート電極に対し左右対称である必要もな
く、異なるパターンを組み合わせても良い。
【００４６】次にソースおよびドレイン拡散領域内に高
抵抗領域１０と低抵抗領域１１の両方を形成する方法
を、イオン注入を示す工程断面図を示した図３（ａ）〜
（ｉ）を参照しながら、Ｐ型基板上に形成されたＮチャ
ネル型ＭＯＳトランジスタの場合について説明する。
抵抗領域１０と低抵抗領域１１の両方を形成する方法
を、イオン注入を示す工程断面図を示した図３（ａ）〜
（ｉ）を参照しながら、Ｐ型基板上に形成されたＮチャ
ネル型ＭＯＳトランジスタの場合について説明する。
【００４７】第１の形成方法としては、Ｐ型基板１２上
にゲート電極３とこのゲート電極３を挟んでソースおよ
びドレイン電極を形成するための拡散領域１を形成し
（図３（ａ））、この拡散領域１に反転層形成のイオン
注入を行って低抵抗領域１１をおよび高抵抗領域１０を
形成する。
にゲート電極３とこのゲート電極３を挟んでソースおよ
びドレイン電極を形成するための拡散領域１を形成し
（図３（ａ））、この拡散領域１に反転層形成のイオン
注入を行って低抵抗領域１１をおよび高抵抗領域１０を
形成する。
【００４８】例えば、Ｐ型基板１２上の高抵抗領域１０
とする部分は、Ｎウェル工程にてマスクパタン１３ａを
用いて予め低濃度の反転層を形成しておき（図３
（ｂ））、その後、ゲート電極を形成後、マスクパタン
１３ｂを用いて低抵抗領域１１とする部分に従来ソース
およびドレイン電極形成で行なっていた選択イオン注入
を行い、高濃度の反転領域を形成する（図３（ｃ））。
とする部分は、Ｎウェル工程にてマスクパタン１３ａを
用いて予め低濃度の反転層を形成しておき（図３
（ｂ））、その後、ゲート電極を形成後、マスクパタン
１３ｂを用いて低抵抗領域１１とする部分に従来ソース
およびドレイン電極形成で行なっていた選択イオン注入
を行い、高濃度の反転領域を形成する（図３（ｃ））。
【００４９】第２の形成方法としては、高抵抗領域１０
の基板不純物濃度を予め高くしておき（図３（ｄ））、
その後、反転層形成のイオン注入を低抵抗領域１１、高
抵抗領域１０とも同条件で行うことにより形成する（図
３（ｅ））。
の基板不純物濃度を予め高くしておき（図３（ｄ））、
その後、反転層形成のイオン注入を低抵抗領域１１、高
抵抗領域１０とも同条件で行うことにより形成する（図
３（ｅ））。
【００５０】例えば、Ｐ型基板上の高抵抗領域１０とす
る部分に、図３（ｂ）の時と同様にマスクパタン１３ａ
を用いてＰウェル工程で同型の不純物を追加イオン注入
し、基板不純物濃度を部分的に高くしておき（図３
（ｄ））、その後、マスクパタン１３ｃを用いてソース
およびドレイン拡散領域全体にイオン注入による高濃度
ドープを行い、基板不純物濃度の低い部分は高濃度の反
転領域に、基板不純物濃度の高い部分は低濃度の反転領
域を形成する（図３（ｅ））。
る部分に、図３（ｂ）の時と同様にマスクパタン１３ａ
を用いてＰウェル工程で同型の不純物を追加イオン注入
し、基板不純物濃度を部分的に高くしておき（図３
（ｄ））、その後、マスクパタン１３ｃを用いてソース
およびドレイン拡散領域全体にイオン注入による高濃度
ドープを行い、基板不純物濃度の低い部分は高濃度の反
転領域に、基板不純物濃度の高い部分は低濃度の反転領
域を形成する（図３（ｅ））。
【００５１】第３の形成方法としては、反転層形成のイ
オン注入を低抵抗領域１１、高抵抗領域１０とも同条件
で行なった後、高抵抗領域１０にのみ逆導伝型のイオン
注入を行うことにより形成する。
オン注入を低抵抗領域１１、高抵抗領域１０とも同条件
で行なった後、高抵抗領域１０にのみ逆導伝型のイオン
注入を行うことにより形成する。
【００５２】例えば、マスクパタン１３ｃを用いてソー
スおよびドレイン拡散領域全体に従来ソースおよびドレ
イン電極形成で行なっていた選択イオン注入を行い、高
濃度の反転領域を形成する（図３（ｆ））。その後、マ
スクパタン１３ａを用い高抵抗領域１０となる部分に逆
導伝型の不純物をイオン注入し、その濃度を中和し、高
濃度の反転領域内に低濃度の反転領域を形成する（図３
（ｇ））。
スおよびドレイン拡散領域全体に従来ソースおよびドレ
イン電極形成で行なっていた選択イオン注入を行い、高
濃度の反転領域を形成する（図３（ｆ））。その後、マ
スクパタン１３ａを用い高抵抗領域１０となる部分に逆
導伝型の不純物をイオン注入し、その濃度を中和し、高
濃度の反転領域内に低濃度の反転領域を形成する（図３
（ｇ））。
【００５３】第４の形成方法としては、シリサイド有り
のプロセスにおいては、低抵抗領域１１の拡散層表面の
みをシリサイド化する（図３（ｉ））ことにより形成す
る方法がある。この場合、選択的にシリサイド化するた
めのマスクパタンが必要であるが、静電破壊（ＥＳＤ）
対策で入出力部のシリサイドを除去するために、同様な
マスクを使用していることが多いので、新たに工程を追
加することはない。
のプロセスにおいては、低抵抗領域１１の拡散層表面の
みをシリサイド化する（図３（ｉ））ことにより形成す
る方法がある。この場合、選択的にシリサイド化するた
めのマスクパタンが必要であるが、静電破壊（ＥＳＤ）
対策で入出力部のシリサイドを除去するために、同様な
マスクを使用していることが多いので、新たに工程を追
加することはない。
【００５４】第５の形成方法としては、高抵抗領域１０
の他の形状例を示した図４を参照すると、出力バッファ
のように拡散領域が十分に広くとれる場合は、ソースお
よびドレイン電極形成のための拡散層領域１１のうち、
高抵抗にしたい拡散層領域の一部分の周囲を一部がソー
スおよびドレイン電極側に接続されたまま残るように任
意の形に切り取り、ソースおよびドレイン電極側に接続
されて残った部分（図中点線１０で囲まれた部分）の拡
散層幅を狭く、長くして両端（電極側および高抵抗にし
たい拡散領域側）の抵抗値を大きくすることで、高抵抗
領域１０を得ることができる。すなわち、予め定める狭
い領域１０を形成して高抵抗値をもたせ、この高抵抗値
をもつ狭い領域１０以外は、ゲート酸化膜あるいはフィ
ールド酸化膜により分離しソースおよびドレイン拡散領
域との接続を一部を残して断たれた拡散層領域が少なく
とも１個形成される。
の他の形状例を示した図４を参照すると、出力バッファ
のように拡散領域が十分に広くとれる場合は、ソースお
よびドレイン電極形成のための拡散層領域１１のうち、
高抵抗にしたい拡散層領域の一部分の周囲を一部がソー
スおよびドレイン電極側に接続されたまま残るように任
意の形に切り取り、ソースおよびドレイン電極側に接続
されて残った部分（図中点線１０で囲まれた部分）の拡
散層幅を狭く、長くして両端（電極側および高抵抗にし
たい拡散領域側）の抵抗値を大きくすることで、高抵抗
領域１０を得ることができる。すなわち、予め定める狭
い領域１０を形成して高抵抗値をもたせ、この高抵抗値
をもつ狭い領域１０以外は、ゲート酸化膜あるいはフィ
ールド酸化膜により分離しソースおよびドレイン拡散領
域との接続を一部を残して断たれた拡散層領域が少なく
とも１個形成される。
【００５５】上述の各方法は、工程を増やさずに形成す
る方法であるが、それぞれのマスクに対応した固有のマ
スクを追加（工程を追加）すれば、容易に形成できるこ
とは明らかである。
る方法であるが、それぞれのマスクに対応した固有のマ
スクを追加（工程を追加）すれば、容易に形成できるこ
とは明らかである。
【００５６】
【発明の効果】上述したように本発明の半導体装置は、
半導体基板上に形成されたＭＯＳトランジスタのソース
およびドレイン拡散領域の一方または両方の拡散領域内
に、より層抵抗の大きい高抵抗領域を１つあるいは複数
個形成し、一つの拡散領域内に低抵抗領域と、高抵抗領
域を形成し、高抵抗領域と低抵抗領域のコンタクト接続
位置、およびコンタクトの個数により、ＭＯＳトランジ
スタの駆動能力を調整するようにしたので、第１の効果
は、トランジスタの駆動能力の調整範囲を広く、かつ調
整ステップを細かくできることである。
半導体基板上に形成されたＭＯＳトランジスタのソース
およびドレイン拡散領域の一方または両方の拡散領域内
に、より層抵抗の大きい高抵抗領域を１つあるいは複数
個形成し、一つの拡散領域内に低抵抗領域と、高抵抗領
域を形成し、高抵抗領域と低抵抗領域のコンタクト接続
位置、およびコンタクトの個数により、ＭＯＳトランジ
スタの駆動能力を調整するようにしたので、第１の効果
は、トランジスタの駆動能力の調整範囲を広く、かつ調
整ステップを細かくできることである。
【００５７】その理由は、高抵抗領域と低抵抗領域をＭ
ＯＳトランジスタの同じソースおよびドレイン電極内に
形成することにより、高抵抗領域のみを介して接続した
場合と低抵抗領域を介して接続した場合とで、ソースお
よびドレイン電極の寄生抵抗値を大きく変更することが
でき、さらにその寄生抵抗値は、高抵抗領域のサイズ、
形状、配置、数およびその高抵抗領域の接続のそれぞれ
の組み合わせを変えることにより、細かく調整出来、ト
ランジスタの駆動能力はその寄生抵抗値に連動して変わ
るからである。前述した実施の形態における、Ｗ＝２５
μｍの場合では、調整範囲最大駆動能力の７６％とな
り、本発明を適用しない場合の２.４倍に拡大され、調
整ステップは、図１（ｂ），（ｃ）間の駆動能力差では
２％と小さい。
ＯＳトランジスタの同じソースおよびドレイン電極内に
形成することにより、高抵抗領域のみを介して接続した
場合と低抵抗領域を介して接続した場合とで、ソースお
よびドレイン電極の寄生抵抗値を大きく変更することが
でき、さらにその寄生抵抗値は、高抵抗領域のサイズ、
形状、配置、数およびその高抵抗領域の接続のそれぞれ
の組み合わせを変えることにより、細かく調整出来、ト
ランジスタの駆動能力はその寄生抵抗値に連動して変わ
るからである。前述した実施の形態における、Ｗ＝２５
μｍの場合では、調整範囲最大駆動能力の７６％とな
り、本発明を適用しない場合の２.４倍に拡大され、調
整ステップは、図１（ｂ），（ｃ）間の駆動能力差では
２％と小さい。
【００５８】第２の効果は、面積増加を全く、あるいは
殆ど必要としないことである。
殆ど必要としないことである。
【００５９】その理由は、同じソースおよびドレイン拡
散領域内に高抵抗領域と低抵抗領域を設けることによ
り、素子分離領域を必要とせず、また、高抵抗領域とト
ランジスタ間を接続する配線も必要としないためであ
る。
散領域内に高抵抗領域と低抵抗領域を設けることによ
り、素子分離領域を必要とせず、また、高抵抗領域とト
ランジスタ間を接続する配線も必要としないためであ
る。
【図１】（ａ）本発明の第１の実施の形態における第１
のコンタクト配置状態を示すレイアウト図である。 （ｂ）第１の実施の形態における第２のコンタクト配置
状態を示すレイアウト図である。 （ｃ）第１の実施形態における第３のコンタクト配置状
態を示すレイアウト図である。 （ｄ）第１の実施形態における第４のコンタクト配置状
態を示すレイアウト図である。
のコンタクト配置状態を示すレイアウト図である。 （ｂ）第１の実施の形態における第２のコンタクト配置
状態を示すレイアウト図である。 （ｃ）第１の実施形態における第３のコンタクト配置状
態を示すレイアウト図である。 （ｄ）第１の実施形態における第４のコンタクト配置状
態を示すレイアウト図である。
【図２】本発明の第１の実施の形態における高抵抗領域
形状の他の例を示すレイアウト図である。
形状の他の例を示すレイアウト図である。
【図３】ソースおよびドレイン拡散領域内にイオン注入
を行う工程断面図を示した図である。
を行う工程断面図を示した図である。
【図４】高抵抗領域１０の他の形状例を示したレイアウ
ト図である。
ト図である。
【図５】本発明の第１の実施例のドレイン電極側の寄生
抵抗接続を等価回路で示した図である。
抵抗接続を等価回路で示した図である。
【図６】従来例におけるトランジスタの駆動能力を調整
できるようにしたレイアウト図である。
できるようにしたレイアウト図である。
【図７】他の従来例におけるトランジスタの駆動能力を
調整できるようにしたレイアウト図である。
調整できるようにしたレイアウト図である。
【図８】（ａ）さらに他の従来例におけるトランジスタ
の駆動能力を調整できるようにしたレイアウト図であ
る。 （ｂ）他のレイアウト図である。 （ｃ）コンタクト数と動作速度の関係をグラフで示した
図である。
の駆動能力を調整できるようにしたレイアウト図であ
る。 （ｂ）他のレイアウト図である。 （ｃ）コンタクト数と動作速度の関係をグラフで示した
図である。
１，２ ソースおよびドレイン拡散領域 ３ ゲート電極 ４，４ａ〜４ｄ 第１層配線 ５ａ〜５ｃ 第２層配線 ６，２３ コンタクト ７ スルーホール ８ 拡散抵抗領域 １０ 高抵抗領域 １１ 低抵抗領域 １２ Ｐ型半導体基板 １３ａ，１３ｂ，１３ｃ マスクパターン １４ 高濃度Ｐ型基板領域 ２０ ＭＯＳトランジスタ ２１高抵抗素子 ２２ 低抵抗素子 ３１ 素子分離領域 ３２ 配線領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/088 - 27/092 H01L 29/78
Claims (9)
- 【請求項１】 半導体基板上にゲート電極を挟んで形成
されたソースおよびドレイン拡散層と、前記ソースおよ
びドレイン拡散層をその上層の配線層にそれぞれ接続す
るコンタクトとから形成される半導体装置のレイアウト
構造において、低抵抗領域である前記ソースおよびドレ
イン拡散層領域内にこの拡散層とは異なる層抵抗をもつ
高抵抗領域を島状に配置し、この島状に配置した複数の
高抵抗領域に対して選択的に前記コンタクトを形成する
ことを特徴とする半導体装置のレイアウト構造。 - 【請求項２】 前記ソースおよびドレイン拡散層領域お
よびこの拡散層領域内に形成した前記島状の複数の前記
高抵抗領域のそれぞれに選択的に形成した前記コンタク
トを、予め定める所定の個数に設定することにより、前
記ソースおよびドレイン拡散層の寄生抵抗値を変えて駆
動能力を調整する請求項１記載の半導体装置のレイアウ
ト構造。 - 【請求項３】 前記コンタクトの個数および配置位置
は、前記低抵抗領域および前記島状の複数の高抵抗領域
の各々の領域に、前記コンタクトを形成するか否かによ
って前記上層の配線層に接続されて決まるソースおよび
ドレイン拡散層領域上の前記寄生抵抗値が所望の抵抗値
になるように設定される請求項１記載の半導体装置のレ
イアウト構造。 - 【請求項４】 前記半導体基板上に形成されたＭＯＳト
ランジスタのソースおよびドレイン拡散領域の一方また
は両方の拡散層領域内の一部を任意の形状で分離し、こ
の任意の形状の領域と前記ソースおよびドレイン拡散層
領域とは、予め定める細長い形状の高抵抗値をもたせた
拡散領域で接続され、前記任意の形状および前記細長い
形状の拡散領域を少なくとも１個備える請求項１記載の
半導体装置のレイアウト構造。 - 【請求項５】 半導体基板上にゲート電極を挟んで形成
されたソースおよびドレイン拡散層と、前記ソースおよ
びドレイン拡散層をその上層の配線層にそれぞれ接続す
るコンタクトとを有し、前記低抵抗領域である前記ソー
スおよびドレイン拡散層領域内にこの拡散層とは異なる
層抵抗をもつ高抵抗領域を島状に配置し、この島状に配
置した複数の前記高抵抗領域に対して選択的に前記コン
タクトを形成するレイアウト構造を有する半導体装置で
あって、前記半導体基板上の高抵抗領域とする部分は、
Ｎウェル工程にて第１のマスクパタンを用いて予め低濃
度の反転層を形成しておき、その後、ゲート電極を形成
後、第２のマスクパタンを用いて前記低抵抗領域とする
部分にソースおよびドレイン電極形成で行なっている選
択イオン注入を行い、高濃度の反転領域を形成すること
を特徴とする半導体装置の形成方法。 - 【請求項６】 前記半導体基板上の前記高抵抗領域とす
る部分に、前記第１のマスクパタンを用いてＰウェル工
程で同型の不純物を追加イオン注入し、基板不純物濃度
を部分的に高くしておき、その後、所定の第３のマスク
パタンを用いてソースおよびドレイン拡散領域全体にイ
オン注入による高濃度ドープを行い、前記基板不純物濃
度の低い部分は高濃度の反転領域に、前記基板不純物濃
度の高い部分は低濃度の反転領域を形成する請求項５記
載の半導体装置の形成方法。 - 【請求項７】 所定の第３のマスクパタンを用いて、ソ
ースおよびドレイン拡散領域全体に対しソースおよびド
レイン電極形成で行なっている選択イオン注入を行い、
高濃度の反転領域を形成し、その後、前記第１のマスク
パタンを用い前記高抵抗領域となる部分に逆導伝型の不
純物をイオン注入し、その濃度を中和し、高濃度の反転
領域内に低濃度の反転領域を形成する請求項５記載の半
導体装置の形成方法。 - 【請求項８】 シリサイド有りのプロセスにおける、前
記低抵抗領域の拡散層表面のみをシリサイド化すること
により形成する方法であって、選択的にシリサイド化す
るためのマスクパタンとして、静電破壊対策で入出力部
のシリサイドを除去するために用いるマスクを適用する
請求項５記載の半導体装置の形成方法。 - 【請求項９】 前記半導体基板上に形成されたＭＯＳト
ランジスタのソースおよびドレイン拡散領域の一方また
は両方の拡散層領域内の一部を任意の形状で分離し、こ
の任意の形状の領域と前記ソースおよびドレイン拡散層
領域とは、予め定める細長い形状の高抵抗値をもたせた
拡散領域で接続され、前記任意の形状および前記細長い
形状の拡散領域をゲート酸化膜あるいはフィールド酸化
膜により分離し前記ソースおよびドレイン拡散領域との
接続を断たれた拡散層領域が少なくとも１個形成される
請求項５記載の半導体装置の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8326931A JP3001441B2 (ja) | 1996-12-06 | 1996-12-06 | 半導体装置のレイアウト構造およびその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8326931A JP3001441B2 (ja) | 1996-12-06 | 1996-12-06 | 半導体装置のレイアウト構造およびその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173065A JPH10173065A (ja) | 1998-06-26 |
| JP3001441B2 true JP3001441B2 (ja) | 2000-01-24 |
Family
ID=18193373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8326931A Expired - Fee Related JP3001441B2 (ja) | 1996-12-06 | 1996-12-06 | 半導体装置のレイアウト構造およびその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001441B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4833544B2 (ja) * | 2004-12-17 | 2011-12-07 | パナソニック株式会社 | 半導体装置 |
| KR101096220B1 (ko) * | 2008-10-31 | 2011-12-22 | 주식회사 하이닉스반도체 | 차동 증폭기 및 그의 레이아웃 방법 |
| US8410579B2 (en) * | 2010-12-07 | 2013-04-02 | Xilinx, Inc. | Power distribution network |
| JP5923046B2 (ja) * | 2013-01-11 | 2016-05-24 | 株式会社東芝 | 半導体装置の製造方法 |
| US9449986B1 (en) | 2015-10-13 | 2016-09-20 | Samsung Electronics Co., Ltd. | 3-dimensional memory device having peripheral circuit devices having source/drain contacts with different spacings |
-
1996
- 1996-12-06 JP JP8326931A patent/JP3001441B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10173065A (ja) | 1998-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2913158B2 (ja) | 静電破壊防止回路を有するｍｏｓトランジスタ構造体 | |
| US5744839A (en) | ESD protection using selective siliciding techniques | |
| KR100261646B1 (ko) | 반도체 장치의 제조 방법 | |
| KR101022867B1 (ko) | 파워 ｍｏｓｆｅｔ | |
| US6140682A (en) | Self protected stacked NMOS with non-silicided region to protect mixed-voltage I/O pad from ESD damage | |
| KR100681966B1 (ko) | 박막 트랜지스터 및 그 제조 방법과 이것을 이용한 액정표시 장치 | |
| JPH1070266A (ja) | 半導体装置およびその製造方法 | |
| US20060180865A1 (en) | Semiconductor device | |
| US5946575A (en) | Method for manufacturing low breakdown voltage MOS and high breakdown voltage MOS | |
| US6060362A (en) | Methods of fabricating field effect transistors including side branch grooves | |
| KR100550173B1 (ko) | Ｅｓｄ 방지 디바이스 및 그 제조 방법 | |
| US6204536B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP3001441B2 (ja) | 半導体装置のレイアウト構造およびその形成方法 | |
| JP3232335B2 (ja) | 半導体チップにおけるｅｓｄ保護用構造 | |
| JP4390465B2 (ja) | 抵抗素子、半導体装置及びそれらの製造方法 | |
| JPH04241452A (ja) | 半導体集積回路装置 | |
| JP3307481B2 (ja) | 半導体装置 | |
| US6597043B1 (en) | Narrow high performance MOSFET device design | |
| US6777758B2 (en) | Semiconductor device | |
| JP2001185738A (ja) | 半導体装置とその製造方法 | |
| US20030042552A1 (en) | Semiconductor device having metal silicide layer and method of manufacturing the same | |
| JP3204376B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH07161984A (ja) | 半導体集積回路装置 | |
| KR100401495B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR0182005B1 (ko) | 정전기 방전 보호소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991019 |
|
| LAPS | Cancellation because of no payment of annual fees |