KR101096220B1 - 차동 증폭기 및 그의 레이아웃 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 61
- 239000002184 metal Substances 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 32
- 150000002739 metals Chemical class 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims 1
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
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- H03F2203/45371—Indexing scheme relating to differential amplifiers the AAC comprising parallel coupled multiple transistors at their source and gate and drain or at their base and emitter and collector, e.g. in a cascode dif amp, only those forming the composite common source transistor or the composite common emitter transistor respectively
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- Ceramic Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 로드 저항의 저항값에 따라 출력 특성이 달라지는 차동 증폭기 및 그의 레이아웃 방법에 관한 것으로서, 본 발명에 따른 차동 증폭기는 전원 전압 라인에 연결되고, 복수의 콘택이 형성된 저항 물질을 다수 포함하며, 상기 각 저항 물질에 형성된 어느 하나의 콘택을 통해 상기 저항 물질들 간이 전기적으로 연결되어 저항값이 결정되는 로드 저항; 및 제 1 및 제 2 입력 신호의 전위차를 감지하여 상기 로드 저항을 통해 전달되는 전위와 접지 전위로 차동 증폭된 제 1 및 제 2 출력 신호를 출력하는 감지 증폭부;를 포함함을 특징으로 한다.
Description
본 발명은 차동 증폭기에 관한 것으로서, 더욱 상세하게는 로드 저항의 저항값에 따라 출력 특성이 달라지는 차동 증폭기에 관한 것이다.
일반적으로, 반도체 장치에는 두 입력 신호의 전위차를 차동 증폭하는 차동 증폭기가 널리 이용된다.
반도체 장치에 이용되는 차동 증폭기에는 전류 모드 논리(Current Mode Logic:CML) 회로가 포함되며, 전류 모드 논리 회로의 출력 특성은 저항의 크기에 크게 영향을 받는다.
일반적인 전류 모드 논리 회로는 도 1에 도시된 바와 같이, 입력 신호 VIN1, VIN2를 각각 입력받는 입력 트랜지스터들(N0,N1), 인에이블 신호 EN에 의해 전류 모드 논리 회로의 온/오프를 제어하는 트랜지스터(N2), 바이어스 신호 NBIAS에 의해 턴 온되는 커런트 싱크(current sink) 트랜지스터(N3), 및 로드(load)인 저항(RL)으로 구성될 수 있다.
상기 구성의 전류 모드 논리 회로는 입력 신호 VIN1, VIN2의 논리 레벨 차에 따라 스몰 스윙(small swing)하는 출력 신호들 VOUT1, VOUT2를 출력한다. 특히, 출력 신호들 VOUT1, VOUT2는 전원 전압 VDD에서 저항(RL)에 걸리는 전압{저항(RL)에 흐르는 전류와 저항(RL)의 곱}만큼 낮은 전압을 최대값으로 갖는다. 또한, 저항(RL)은 출력 신호들 VOUT1, VOUT2의 라이징 타임을 결정한다.
도 1의 전류 모드 논리 회로는 종래에 도 2와 같은 레이아웃 구조를 갖는다. 도 2에서, 도 1과 동일한 참조부호는 도 1과 동일한 부재를 가리킨다.
도 2를 참조하면, 저항(RL)은 공정에 의한 변수(저항값 변화)가 적은 물질로 구성된다. 일 예로, 저항(RL)은 바(bar) 형상의 복수의 게이트 물질(GM)로 구성될 수 있다.
그리고, 게이트 물질들(GM)은 그보다 상위 레이어의 메탈들(M0)을 통해 서로 전기적으로 연결되고, 메탈들(M0) 중 어느 둘은 그보다 상위 레이어의 메탈들(M1)을 통해 두 엔모스 트랜지스터(N0,N1)에 전기적으로 연결된다.
하지만, 게이트 물질(GM)은 공정 변화, 예를 들어, 웨이퍼 가공 라인(fabrication)의 변경에 따라 서로 다른 값을 가질 수 있으므로, 웨이퍼 가공 라인을 변경하는 경우 저항(RL)의 레이아웃이 변경되어야 한다.
특히, 게이트 물질(GM)은 최하위 레이어에 형성되므로, 저항(RL)의 레이아웃 변경시 게이트 물질(GM)보다 상위 레이어의 메탈 레이아웃도 모두 변경되어야 하며, 그에 따라, 많은 비용과 시간이 소모되는 문제점이 있다.
본 발명은 로드 저항의 레이아웃 구조 변경이 용이한 차동 증폭기를 제공한다.
본 발명은 로드 저항의 레이아웃 구조 변경이 용이한 차동 증폭기의 레이아웃 방법을 제공한다.
본 발명의 실시 예에 따른 차동 증폭기는, 전원 전압 라인에 연결되고, 복수의 콘택이 형성된 저항 물질을 다수 포함하며, 상기 각 저항 물질에 형성된 어느 하나의 콘택을 통해 상기 저항 물질들 간이 전기적으로 연결되어 저항값이 결정되는 로드 저항; 및 제 1 및 제 2 입력 신호의 전위차를 감지하여 상기 로드 저항을 통해 전달되는 전위와 접지 전위로 차동 증폭된 제 1 및 제 2 출력 신호를 출력하는 감지 증폭부;를 포함함을 특징으로 한다.
상기 로드 저항은 서로 이격되어 나란히 형성되는 바(bar) 형상의 상기 저항 물질들을 포함하며, 상기 각 저항 물질에 형성된 어느 하나의 콘택 간이 서로 전기적으로 연결됨이 바람직하다.
상기 각 저항 물질에 형성된 어느 하나의 콘택은 상기 저항 물질보다 상위 레이어에 형성되는 메탈을 통해 서로 전기적으로 연결됨이 바람직하다.
상기 콘택들은 상기 각 저항 물질 상에 길이 방향으로 서로 이격되어 나란히 형성됨이 바람직하다.
상기 각 저항 물질은 게이트 물질에 대응됨이 바람직하다.
상기 감지 증폭부는, 일단이 상기 로드 저항에 연결되고, 게이트로 상기 제 1 입력 신호를 입력받는 제 1 모스 트랜지스터; 일단이 상기 로드 저항에 연결되고, 게이트로 상기 제 2 입력 신호를 입력받는 제 2 모스 트랜지스터; 및 일단이 상기 제 1 및 제 2 모스 트랜지스터의 타단에 공통으로 연결되고, 타단이 접지 전압 라인에 연결되며, 게이트로 바이어스 신호를 입력받는 제 3 모스 트랜지스터;를 포함함이 바람직하다.
상기 감지 증폭부는 상기 제 1 및 제 2 모스 트랜지스터의 타단과 상기 제 3 모스 트랜지스터의 일단 사이에 연결되고, 게이트로 인에이블 신호를 입력받는 제 4 모스 트랜지스터를 더 포함함이 바람직하다.
본 발명의 실시 예에 따른 감지 증폭기의 레이아웃 방법은, 전원 전압 라인에 전기적으로 연결되는 복수의 저항 물질을 형성하고, 상기 각 저항 물질의 상부에 복수의 콘택을 형성하며, 상기 각 저항 물질에 형성된 어느 하나의 콘택 간을 전기적으로 연결하는 제 1 메탈들을 형성하고, 상기 제 1 메탈들 중 최소한 하나와 전기적으로 연결되는 제 2 메탈을 형성하며, 상기 제 2 메탈과 접지 전압 라인 사이에 전기적으로 연결되고, 제 1 및 제 2 입력 신호의 전위차를 감지하여 상기 제 2 메탈로 전달되는 전위와 접지 전위로 차동 증폭된 제 1 및 제 2 출력 신호를 출력하는 복수의 모스 트랜지스터를 형성하는 단계를 포함함을 특징으로 한다.
상기 저항 물질들은 서로 이격되어 나란히 형성되는 바(bar) 형상의 게이트 물질들에 대응됨이 바람직하다.
상기 콘택들은 상기 각 저항 물질 상에 길이 방향으로 서로 이격되어 나란히 형성됨이 바람직하다.
상기 복수의 모스 트랜지스터는, 일단이 상기 제 2 메탈에 전기적으로 연결되고, 게이트로 상기 제 1 입력 신호를 입력받는 제 1 모스 트랜지스터; 일단이 상기 제 2 메탈에 전기적으로 연결되고, 게이트로 상기 제 2 입력 신호를 입력받는 제 2 모스 트랜지스터; 및 일단이 상기 제 1 및 제 2 모스 트랜지스터의 타단에 공통으로 전기적으로 연결되고, 타단이 접지 전압 라인에 전기적으로 연결되며, 게이트로 바이어스 신호를 입력받는 제 3 모스 트랜지스터;를 포함함이 바람직하다.
상기 복수의 모스 트랜지스터는 상기 제 1 및 제 2 모스 트랜지스터의 타단과 상기 제 3 모스 트랜지스터의 일단 사이에 전기적으로 연결되고, 게이트로 인에이블 신호를 입력받는 제 4 모스 트랜지스터를 더 포함함이 바람직하다.
본 발명은 로드 저항을 구성하는 저항 물질들 각각에 복수의 콘택을 형성된 차동 증폭기를 제공함으로써, 각 저항 물질의 콘택 간의 연결 위치 변경에 의해 로드 저항의 저항값이 쉽게 변경될 수 있는 효과가 있다.
본 발명은 로드 저항을 구성하는 저항 물질들 각각에 복수의 콘택을 형성하는 차동 증폭기의 레이아웃 방법을 제공함으로써, 각 저항 물질의 콘택 간의 연결 위치 변경에 의해 로드 저항의 저항값이 쉽게 변경될 수 있는 효과가 있다.
본 발명은 로드 저항을 구성하는 게이트 물질에 복수의 콘택을 형성하여 저 항값을 쉽게 변경할 수 있는 차동 증폭기를 제공한다. 특히, 본 발명은 전류 모드 논리 회로와 같이 로드 저항의 크기에 따라 출력 특성이 달라지는 회로에 모두 적용될 수 있다.
구체적으로, 본 발명에 따른 차동 증폭기는 도 1의 구조에 대응하여 도 3의 레이아웃 구조를 갖는다. 도 3에서, 도 1과 동일한 참조부호는 도 1과 동일한 부재를 가리킨다.
도 3을 참조하면, 본 발명에 따른 차동 증폭기는 두 입력 신호 VIN1, VIN2의 전위차를 감지하여 차동 증폭된 출력 신호 VOUT1, VOUT2를 출력하는 감지 증폭부와, 출력 신호 VOUT1, VOUT2의 최대 전압 레벨을 결정하는 로드 저항을 포함한다.
여기서, 상기 감지 증폭부는 복수의 엔모스 트랜지스터(N0~N3)를 포함하여 구성될 수 있고, 상기 로드 저항은 저항(RL)을 포함하여 구성될 수 있다.
엔모스 트랜지스터(N0)는 일단이 저항(RL)에 전기적으로 연결되고, 타단이 엔모스 트랜지스터(N2)에 전기적으로 연결되며, 게이트가 입력 신호 VIN1을 전달받는 라인에 전기적으로 연결된 레이아웃 구조를 갖는다.
엔모스 트랜지스터(N1)는 일단이 저항(RL)에 전기적으로 연결되고, 타단이 엔모스 트랜지스터(N2)에 전기적으로 연결되며, 게이트가 입력 신호 VIN2를 전달받는 라인에 전기적으로 연결된 레이아웃 구조를 갖는다.
엔모스 트랜지스터(N2)는 일단이 두 엔모스 트랜지스터(N0,N1)에 전기적으로 연결되고, 타단이 엔모스 트랜지스터(N3)에 전기적으로 연결되며, 게이트가 인에이블 신호 EN을 전달받는 라인에 전기적으로 연결된 레이아웃 구조를 갖는다.
엔모스 트랜지스터(N3)는 일단이 엔모스 트랜지스터(N2)에 전기적으로 연결되고, 타단이 접지 전압 라인(VSS)에 전기적으로 연결되며, 게이트가 바이어스 신호 NBIAS을 전달받는 라인에 전기적으로 연결된 레이아웃 구조를 갖는다.
저항(RL)은 전원 전압 라인(VDD)과 두 엔모스 트랜지스터(N0,N1) 사이에 전기적으로 연결되며, 공정에 의한 변수(저항값 변화)가 적은 바(bar) 형상의 저항 물질, 예를 들어, 게이트 물질(GM)을 다수 포함한 레이아웃 구조를 갖는다.
여기서, 게이트 물질(GM)들은 소정 간격을 두고 나란히 배치되며, 각 게이트 물질(GM)의 상부에는 복수의 콘택(C)이 형성된다. 복수의 콘택(C)은 각 게이트 물질(C) 상에 길이 방향으로 서로 이격되어 나란히 형성됨이 바람직하다.
각 게이트 물질(GM)은 복수의 콘택(C) 중 어느 하나를 통하여 서로 전기적으로 연결될 수 있다. 즉, 제 1 게이트 물질(GM)에 형성된 복수의 콘택(C) 중 어느 하나와 제 2 게이트 물질(GM)에 형성된 복수의 콘택(C) 중 어느 하나는 게이트 물질(GM)보다 상위 레이어에 형성되는 메탈(M0)을 통해 서로 전기적으로 연결될 수 있다. 그리고, 메탈(M0)이 연결되지 않는 콘택(C)은 더미(dummy) 역할을 한다.
또한, 메탈들(M0) 중 어느 둘의 상부에도 콘택(C)이 형성되어 메탈들(M0)보다 상위 레이어에 형성되는 두 메탈(M1)과 각각 전기적으로 연결될 수 있다. 여기서, 메탈들(M1)은 저항(RL)과 엔모스 트랜지스터(N0,N1) 간을 전기적으로 연결하는 라인이다.
이러한 레이아웃 구조를 갖는 본 발명에 따른 차동 증폭기는 인에이블 신호 EN와 바이어스 신호 NBIAS에 의해 엔모스 트랜지스터들(N2,N3)이 턴 온된 상태에 서, 두 입력 신호 VIN1, VIN2의 전위차에 따라 출력 신호 VOUT1, VOUT2의 값을 결정하여 출력한다.
예를 들어, 입력 신호 VIN1이 다른 입력 신호 VIN2보다 높은 레벨일 때, 출력 신호 VOUT2는 접지 전압 VSS 레벨로 하강하고, 출력 신호 VOUT1은 전원 전압 VDD에서 저항(RL)에 걸리는 전압{저항(RL)에 흐르는 전류와 저항(RL)의 곱}만큼 낮은 전압 레벨로 상승한다.
이와 같이 출력 신호 VOUT1, VOUT2의 하이 레벨을 결정하는 저항(RL)은 도 2에 도시된 바와 같이 복수의 바 형상의 게이트 물질(GM)을 포함하여 구성되며, 각 게이트 물질(GM)은 콘택(C)과 메탈(M0)을 통하여 서로 전기적으로 연결된다.
그리고, 각 게이트 물질(GM)에는 복수의 콘택(C)이 형성되어 메탈(M0)을 어느 콘택(C)에 연결하느냐에 따라 저항(RL)의 저항값이 변경될 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 각 게이트 물질(GM)의 양끝에 위치한 콘택(C)을 통해 메탈(M0)이 연결되면, 저항(RL)의 저항값이 도 2의 저항(RL)의 저항값보다 증가한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 차동 증폭기는 저항(RL)을 구성하는 게이트 물질들(GL)에 다수의 콘택(C)이 형성되고, 게이트 물질(GM)보다 상위 레이어에 형성되는 메탈들(M0)이 각 게이트 물질(GL)의 하나의 콘택(C) 간에 연결되는 레이아웃 구조를 가짐으로써, 메탈들(M0)의 콘택(C) 연결 위치에 따라 저항(RL)의 저항값이 변경될 수 있다.
특히, 웨이퍼 가공 라인의 변경이나 기타 공정 변화에 따라 저항(RL)의 저항 값이 변경되는 경우, 본 발명에 따른 차동 증폭기는 콘택(C)의 사용 위치 변경, 즉, 메탈(M0)의 연결 위치 변경을 통해 쉽게 저항(RL)의 저항값을 수정할 수 있으므로, 종래의 게이트 물질(GM)의 레이아웃 변경보다 적은 비용과 짧은 시간 내에 레이아웃 수정이 가능한 효과가 있다.
도 1은 일반적인 전류 모드 논리 회로를 나타내는 회로도.
도 2는 종래의 도 1의 전류 모드 논리 회로의 레이아웃 구조를 나타내는 도면.
도 3은 본 발명에 따른 도 1의 전류 모드 논리 회로의 레이아웃 구조를 나타내는 도면.
도 4는 로드 저항의 저항값 변경을 위해 도 3의 레이아웃 구조를 수정한 도면.
Claims (12)
- 전원 전압 라인에 연결되고, 복수의 콘택이 형성된 저항 물질을 다수 포함하며, 상기 각 저항 물질에 형성된 어느 하나의 콘택을 통해 상기 저항 물질들 간이 전기적으로 연결되어 저항값이 결정되는 로드 저항; 및제 1 및 제 2 입력 신호의 전위차를 감지하여 상기 로드 저항을 통해 전달되는 전위와 접지 전위로 차동 증폭된 제 1 및 제 2 출력 신호를 출력하는 감지 증폭부를 포함하며,상기 로드 저항은 서로 이격되어 나란히 형성되는 바(bar) 형상의 상기 저항 물질들을 포함하며, 상기 각 저항 물질에 형성된 어느 하나의 콘택 간이 서로 전기적으로 연결되고, 상기 각 저항 물질에 형성된 어느 하나의 콘택은 상기 저항 물질보다 상위 레이어에 형성되는 메탈을 통해 서로 전기적으로 연결되는 차동 증폭기.
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- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 콘택들은 상기 각 저항 물질 상에 길이 방향으로 서로 이격되어 나란히 형성되는 차동 증폭기.
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- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 감지 증폭부는,일단이 상기 로드 저항에 연결되고, 게이트로 상기 제 1 입력 신호를 입력받는 제 1 모스 트랜지스터;일단이 상기 로드 저항에 연결되고, 게이트로 상기 제 2 입력 신호를 입력받는 제 2 모스 트랜지스터; 및일단이 상기 제 1 및 제 2 모스 트랜지스터의 타단에 공통으로 연결되고, 타단이 접지 전압 라인에 연결되며, 게이트로 바이어스 신호를 입력받는 제 3 모스 트랜지스터;를 포함하는 차동 증폭기.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 6 항에 있어서,상기 감지 증폭부는 상기 제 1 및 제 2 모스 트랜지스터의 타단과 상기 제 3 모스 트랜지스터의 일단 사이에 연결되고, 게이트로 인에이블 신호를 입력받는 제 4 모스 트랜지스터를 더 포함하는 차동 증폭기.
- 전원 전압 라인에 전기적으로 연결되는 복수의 저항 물질을 형성하고,상기 각 저항 물질의 상부에 복수의 콘택을 형성하며,상기 각 저항 물질에 형성된 어느 하나의 콘택 간을 전기적으로 연결하는 제 1 메탈들을 형성하고,상기 제 1 메탈들 중 최소한 하나와 전기적으로 연결되는 제 2 메탈을 형성하며,상기 제 2 메탈과 접지 전압 라인 사이에 전기적으로 연결되고, 제 1 및 제 2 입력 신호의 전위차를 감지하여 상기 제 2 메탈로 전달되는 전위와 접지 전위로 차동 증폭된 제 1 및 제 2 출력 신호를 출력하는 복수의 모스 트랜지스터를 형성하는 단계를 포함하며,상기 저항 물질들은 서로 이격되어 나란히 형성되는 바(bar) 형상의 게이트 물질들에 대응되는 차동 증폭기의 레이아웃 방법.
- 삭제
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 콘택들은 상기 각 저항 물질 상에 길이 방향으로 서로 이격되어 나란히 형성되는 차동 증폭기의 레이아웃 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,일단이 상기 제 2 메탈에 전기적으로 연결되고, 게이트로 상기 제 1 입력 신호를 입력받는 제 1 모스 트랜지스터;일단이 상기 제 2 메탈에 전기적으로 연결되고, 게이트로 상기 제 2 입력 신호를 입력받는 제 2 모스 트랜지스터; 및일단이 상기 제 1 및 제 2 모스 트랜지스터의 타단에 공통으로 전기적으로 연결되고, 타단이 접지 전압 라인에 전기적으로 연결되며, 게이트로 바이어스 신호를 입력받는 제 3 모스 트랜지스터;를 포함하는 차동 증폭기의 레이아웃 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 복수의 모스 트랜지스터는 상기 제 1 및 제 2 모스 트랜지스터의 타단과 상기 제 3 모스 트랜지스터의 일단 사이에 전기적으로 연결되고, 게이트로 인에이블 신호를 입력받는 제 4 모스 트랜지스터를 더 포함하는 차동 증폭기의 레이아웃 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080108048A KR101096220B1 (ko) | 2008-10-31 | 2008-10-31 | 차동 증폭기 및 그의 레이아웃 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080108048A KR101096220B1 (ko) | 2008-10-31 | 2008-10-31 | 차동 증폭기 및 그의 레이아웃 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100048752A KR20100048752A (ko) | 2010-05-11 |
| KR101096220B1 true KR101096220B1 (ko) | 2011-12-22 |
Family
ID=42275473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080108048A KR101096220B1 (ko) | 2008-10-31 | 2008-10-31 | 차동 증폭기 및 그의 레이아웃 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101096220B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104094403B (zh) * | 2011-12-23 | 2017-03-22 | 英特尔公司 | 具有使用者可选值的工艺可调式电阻器 |
| KR102181766B1 (ko) * | 2014-03-28 | 2020-11-25 | 에스케이하이닉스 주식회사 | 차동 증폭기 레이아웃 |
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| JP2007287899A (ja) | 2006-04-17 | 2007-11-01 | Oki Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100048752A (ko) | 2010-05-11 |
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