JP5024020B2

JP5024020B2 - バイアス回路

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Publication number: JP5024020B2
Application number: JP2007324947A
Authority: JP
Inventors: 知之荒井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-12-17
Filing date: 2007-12-17
Publication date: 2012-09-12
Anticipated expiration: 2027-12-17
Also published as: JP2009147800A; US20090153233A1; US7629835B2

Description

この発明は、増幅回路などのアナログ回路にバイアスを供給するバイアス回路に関する。

増幅回路のゲイン（利得）は、増幅回路を構成するトランジスタの相互コンダクタンスｇｍと、このトランジスタに接続される負荷に依存する。相互コンダクタンスｇｍは、トランジスタの製造過程や、トランジスタの温度によって変化する。従って、増幅回路のゲインを補償するには、増幅回路を構成するトランジスタの相互コンダクタンスｇｍを補償することが重要となる。そこで、従来、相互コンダクタンスｇｍを補償する回路（以下、ｇｍ補償回路とする）が公知である。増幅回路のソース接地トランジスタにゲートバイアス（ゲート−ソース間電圧）を供給するバイアス回路には、カレントミラーにより、ｇｍ補償回路を流れる電流と同じ量の電流が流れる（例えば、非特許文献１参照。）。それによって、増幅回路のトランジスタのゲートバイアスが制御され、相互コンダクタンスｇｍが補償されるので、ゲインが補償される。

ＢｅｈｚａｄＲａｚａｖｉ，「ＤｅｓｉｇｎｏｆＡｎａｌｏｇＣＭＯＳＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ」，ＭｃＧｒａｗ−ＨｉｌｌＰｕｂｌｉｓｈｉｎｇＣｏ．，（米国），２００３年１０月１日、Ｐ．３７５−３７９

しかしながら、従来のバイアス回路では、ゲインの増加時にｇｍ補償回路によりバイアス回路に流れる電流量が減少すると、増幅回路において、ソース接地トランジスタのドレイン端子に接続されたゲート接地トランジスタのバイアス点が上昇する。そのため、そのゲート接地トランジスタのドレイン端子、すなわち増幅回路の出力端子から出力される信号の振幅が大きい場合に、出力信号が歪み、線形性が劣化してしまう。つまり、従来のバイアス回路では、増幅回路の線形性とゲインを両立させることは困難であるという問題点がある。

増幅回路の線形性とゲインを両立させることができるバイアス回路を提供することを目的とする。

このバイアス回路は、トランジスタの相互コンダクタンスｇｍを補償する電流源（以下、ｇｍ補償電流源とする）と、抵抗のばらつきに反比例する電流を生成する電流源（以下、１／ｒ電流源とする）を有し、ｇｍ補償電流源により、増幅回路のゲインを決めるソース接地トランジスタに流れる電流を制御するとともに、１／ｒ電流源により、増幅回路の負荷抵抗に応じた電流を流すことによって、ソース接地トランジスタに接続されたゲート接地トランジスタのゲートバイアス点を一定に保つこととする。

従って、増幅回路の前記ソース接地トランジスタに流れる電流が制御されることによって、そのソース接地トランジスタの相互コンダクタンスｇｍが補償される。また、増幅回路の前記ゲート接地トランジスタのゲートバイアス点が一定に保たれることによって、そのゲート接地トランジスタのドレイン端子における線形性の劣化が抑制される。

このバイアス回路によれば、増幅回路の線形性とゲインを両立させることができるという効果を奏する。

以下に添付図面を参照して、このバイアス回路の好適な実施の形態を詳細に説明する。

図１は、実施の形態にかかるバイアス回路の構成を示す回路図である。図１に示すように、バイアス回路１００は、例えば、８個のトランジスタ１〜８、４個の抵抗９〜１２、第１電流源であるｇｍ補償電流源１３、および第２電流源である１／ｒ電流源１４を備えている。

第１〜第４のトランジスタ１〜４、第１抵抗９およびｇｍ補償電流源１３は、増幅回路２００のゲインを決めるソース接地トランジスタ（図示例では、符号２２および２３の各トランジスタ）の相互コンダクタンスｇｍを補償する回路を構成する。ｇｍ補償電流源１３は、電源端子Ｖｄｄと第１トランジスタ１のドレイン端子の間に接続されている。第１トランジスタ１のソース端子は接地されている。第１トランジスタ１のゲート端子は、自身のドレイン端子と第２トランジスタ２のゲート端子に接続されている。ｇｍ補償電流源１３が第１トランジスタ１に流す電流は、後述するｇｍ補償回路により制御される。

第２トランジスタ２のソース端子は接地されている。第２トランジスタ２のドレイン端子は第３トランジスタ３のソース端子に接続されている。第３トランジスタ３のゲート端子は、自身のドレイン端子と第７トランジスタ７のゲート端子に接続されている。第３トランジスタ３のドレイン端子は第４トランジスタ４のソース端子に接続されている。第３トランジスタ３は、第２バイアス供給トランジスタに相当し、増幅回路２００のソース接地トランジスタにゲートバイアスを供給する。第４トランジスタ４のゲート端子は第８トランジスタ８のドレイン端子に接続されている。第４トランジスタ４のソース端子は第１抵抗９の一端に接続されている。第１抵抗９の他端は電源端子Ｖｄｄに接続されている。

第５〜第８のトランジスタ５〜８、第２抵抗１０および１／ｒ電流源１４は、増幅回路２００の前記ソース接地トランジスタに接続されたゲート接地トランジスタ（図示例では、符号２４および２５の各トランジスタ）のゲートバイアス点を一定に保つ回路を構成する。１／ｒ電流源１４は、電源端子Ｖｄｄと第５トランジスタ５のドレイン端子の間に接続されている。１／ｒ電流源１４の構成については、後述する。第５トランジスタ５のソース端子は接地されている。第５トランジスタ５のゲート端子は、自身のドレイン端子と第６トランジスタ６のゲート端子に接続されている。

第６トランジスタ６のソース端子は接地されている。第６トランジスタ６のドレイン端子は第７トランジスタ７のソース端子に接続されている。第７トランジスタ７のゲート端子は、第３抵抗１１を介して増幅回路２００の非反転入力端子ＩＮに接続されるとともに、第４抵抗１２を介して増幅回路２００の反転入力端子ＩＮＸに接続される。

第７トランジスタ７のドレイン端子は第８トランジスタ８のソース端子に接続されている。第８トランジスタ８のゲート端子は自身のドレイン端子に接続されている。第８トランジスタ８のソース端子は第２抵抗１０の一端に接続されている。第８トランジスタ８は、第１バイアス供給トランジスタに相当し、増幅回路２００のゲート接地トランジスタにゲートバイアスを供給する。第２抵抗１０の他端は電源端子Ｖｄｄに接続されている。バイアス回路１００において、各トランジスタは、例えばＮチャネルのトランジスタで構成されている。

増幅回路２００は、差動増幅回路であり、例えば、電流源トランジスタ２１、第１ソース接地トランジスタ２２、第２ソース接地トランジスタ２３、第１ゲート接地トランジスタ２４、第２ゲート接地トランジスタ２５、第１負荷抵抗２６および第２負荷抵抗２７を備えている。電流源トランジスタ２１のゲート端子はバイアス回路１００の前記第１トランジスタ１のゲート端子に接続されている。電流源トランジスタ２１のソース端子は接地されている。電流源トランジスタ２１のドレイン端子は、第１ソース接地トランジスタ２２のソース端子と第２ソース接地トランジスタ２３のソース端子に接続されている。

第１ソース接地トランジスタ２２のゲート端子は非反転入力端子ＩＮに接続されている。第１ソース接地トランジスタ２２のドレイン端子は第１ゲート接地トランジスタ２４のソース端子に接続されている。第１ゲート接地トランジスタ２４のゲート端子はバイアス回路１００の前記第８トランジスタ８のゲート端子に接続されている。第１ゲート接地トランジスタ２４のドレイン端子は、第１負荷抵抗２６の一端と増幅回路２００の非反転出力端子ＯＵＴに接続されている。第１負荷抵抗２６の他端は電源端子Ｖｄｄに接続されている。

第２ソース接地トランジスタ２３のゲート端子は反転入力端子ＩＮＸに接続されている。第２ソース接地トランジスタ２３のドレイン端子は第２ゲート接地トランジスタ２５のソース端子に接続されている。第２ゲート接地トランジスタ２５のゲート端子はバイアス回路１００の前記第８トランジスタ８のゲート端子に接続されている。第２ゲート接地トランジスタ２５のドレイン端子は、第２負荷抵抗２７の一端と増幅回路２００の反転出力端子ＯＵＴＸに接続されている。第２負荷抵抗２７の他端は電源端子Ｖｄｄに接続されている。増幅回路２００において、各トランジスタは、例えばＮチャネルのトランジスタで構成されている。なお、増幅回路２００は、上述した構成に限らない。

バイアス回路１００および増幅回路２００において、トランジスタサイズや抵抗値には次のような関係がある。トランジスタのゲート長については、第１トランジスタ１、第２トランジスタ２、第５トランジスタ５、第６トランジスタ６および電流源トランジスタ２１で同じである。また、第３トランジスタ３、第７トランジスタ７、第１ソース接地トランジスタ２２および第２ソース接地トランジスタ２３で同じである。さらに、第４トランジスタ４、第８トランジスタ８、第１ゲート接地トランジスタ２４および第２ゲート接地トランジスタ２５で同じである。トランジスタのゲート幅については、電流源トランジスタ２１の１／２と第１ソース接地トランジスタ２２（第２ソース接地トランジスタ２３）と第１ゲート接地トランジスタ２４（第２ゲート接地トランジスタ２５）との比が、第６トランジスタ６と第７トランジスタ７と第８トランジスタ８との比と同じであり、かつ、第２トランジスタ２と第３トランジスタ３と第４トランジスタ４との比と同じである。

抵抗については、第１負荷抵抗２６（第２負荷抵抗２７）の抵抗値と第１抵抗９の抵抗値との比が、第３トランジスタ３のＷｇと第１ソース接地トランジスタ２２（第２ソース接地トランジスタ２３）のＷｇとの比と同じである。また、第１負荷抵抗２６（第２負荷抵抗２７）の抵抗値と第２抵抗１０の抵抗値との比が、第７トランジスタ７のＷｇと第１ソース接地トランジスタ２２（第２ソース接地トランジスタ２３）のＷｇとの比と同じである。

ここで、例えば、第１抵抗９、第２抵抗１０、第１負荷抵抗２６および第２負荷抵抗２７は、１個の単位抵抗素子により、または複数個の単位抵抗素子を直列もしくは並列に接続することにより、構成されている。各抵抗を構成する単位抵抗素子は、近接して配置されており、その構造、材質、寸法および抵抗値は同じである。

図２は、ｇｍ補償回路の一例を示す回路図である。図２に示すように、ｇｍ補償回路３００は、４個のトランジスタ３１〜３４および第５抵抗３５を備えている。第９トランジスタ３１のソース端子は電源端子Ｖｄｄに接続されている。第９トランジスタ３１のドレイン端子は第１０トランジスタ３２のドレイン端子に接続されている。第９トランジスタ３１のゲート端子は第１１トランジスタ３３のゲート端子に接続されている。

第１０トランジスタ３２のゲート端子は、自身のドレイン端子と第１２トランジスタ３４のゲート端子に接続されている。第１０トランジスタ３２のソース端子は接地されている。第１１トランジスタ３３のソース端子は電源端子Ｖｄｄに接続されている。第１１トランジスタ３３のドレイン端子は、自身のゲート端子と第１２トランジスタ３４のドレイン端子に接続されている。第１２トランジスタ３４のソース端子は第５抵抗３５の一端に接続されている。第５抵抗３５の他端は接地されている。例えば、第９トランジスタ３１および第１１トランジスタ３３はＰチャネルのトランジスタで構成されており、第１０トランジスタ３２および第１２トランジスタ３４はＮチャネルのトランジスタで構成されている。

ｇｍ補償回路３００では、第１２トランジスタ３４の相互コンダクタンスｇｍが一定になるように制御される。また、例えば、第１２トランジスタ３４のゲート長およびゲート幅は、増幅回路２００の第１ソース接地トランジスタ２２あるいは第２ソース接地トランジスタ２３のゲート長およびゲート幅と同じになっている。それによって、カレントミラーにより、第１２トランジスタ３４を流れる電流と比例する電流がバイアス回路１００のｇｍ補償電流源１３により流れる。なお、ｇｍ補償回路３００は、上述した構成に限らない。

図３は、１／ｒ電流源の一例を示す回路図である。図３に示すように、１／ｒ電流源４００は、３個のトランジスタ４１〜４３、第６抵抗４４およびオペアンプ４５を備えている。第１３トランジスタ４１のソース端子は電源端子Ｖｄｄに接続されている。第１３トランジスタ４１のドレイン端子は第１４トランジスタ４２のドレイン端子に接続されている。第１３トランジスタ４１のゲート端子は、自身のドレイン端子と第１５トランジスタ４３のゲート端子に接続されている。

第１４トランジスタ４２のソース端子は第６抵抗４４の一端とオペアンプ４５の反転入力端子に接続されている。第１４トランジスタ４２のゲート端子はオペアンプ４５の出力端子に接続されている。第６抵抗４４の他端は接地されている。オペアンプ４５の非反転入力端子には、基準電圧Ｖｒｅｆが印加される。第１５トランジスタ４３のソース端子は電源端子Ｖｄｄに接続されている。第１５トランジスタ４３のドレイン端子は電流の出力端子Ｉｏｕｔとなる。例えば、第１３トランジスタ４１および第１５トランジスタ４３はＰチャネルのトランジスタで構成されており、第１４トランジスタ４２はＮチャネルのトランジスタで構成されている。

１／ｒ電流源４００では、第６抵抗４４の抵抗値が設計値よりも大きい場合、第１４トランジスタ４２のソース電圧が基準電圧Ｖｒｅｆよりも高くならないように、第１３トランジスタ４１を流れる電流が減少し、カレントミラーにより、出力端子Ｉｏｕｔから出力される電流が減少する。第６抵抗４４の抵抗値が設計値よりも小さい場合には、第１４トランジスタ４２のソース電圧が基準電圧Ｖｒｅｆよりも低くならないように、第１３トランジスタ４１を流れる電流が増加し、カレントミラーにより、出力端子Ｉｏｕｔから出力される電流が増加する。つまり、１／ｒ電流源４００は、第６抵抗４４の抵抗値のばらつきに反比例する電流を流す。

ここで、例えば、第６抵抗４４は、第１負荷抵抗２６および第２負荷抵抗２７と同様に、１個の単位抵抗素子により、または複数個の単位抵抗素子を直列もしくは並列に接続することにより、構成されている。第６抵抗４４を構成する単位抵抗素子は、他の単位抵抗素子と構造、材質、寸法および抵抗値が同じであり、第１負荷抵抗２６を構成する単位抵抗素子および第２負荷抵抗２７を構成する単位抵抗素子に近接して配置されている。

従って、第６抵抗４４の抵抗値のばらつきには、第１負荷抵抗２６の抵抗値のばらつきおよび第２負荷抵抗２７の抵抗値のばらつきが反映されていることになる。つまり、この１／ｒ電流源４００、すなわちバイアス回路１００の１／ｒ電流源１４は、第１負荷抵抗２６の抵抗値のばらつきおよび第２負荷抵抗２７の抵抗値のばらつきに反比例する電流を流す。なお、１／ｒ電流源４００は、上述した構成に限らない。

バイアス回路１００の作用について説明する。電流源トランジスタ２１に流れる電流および第２トランジスタ２に流れる電流は、カレントミラーにより、第１トランジスタ１に流れる電流、すなわちｇｍ補償電流源１３から流れる電流により制御される。従って、第１ソース接地トランジスタ２２に流れる電流および第２ソース接地トランジスタ２３に流れる電流が、ｇｍ補償電流源１３により制御されることになる。

また、第３トランジスタ３に流れる電流が、ｇｍ補償電流源１３により制御されることになる。第７トランジスタ７のゲートバイアス、第１ソース接地トランジスタ２２のゲートバイアスおよび第２ソース接地トランジスタ２３のゲートバイアスは、第３トランジスタ３により制御されるので、ｇｍ補償電流源１３により制御されることになる。従って、第１ソース接地トランジスタ２２の相互コンダクタンスｇｍおよび第２ソース接地トランジスタ２３の相互コンダクタンスｇｍが補償される。増幅回路２００のゲインは第１ソース接地トランジスタ２２および第２ソース接地トランジスタ２３によって決まるので、増幅回路２００のゲインが補償されることになる。

また、第３トランジスタ３、第４トランジスタ４および第１抵抗９の接続の構成、第１ソース接地トランジスタ２２、第１ゲート接地トランジスタ２４および第１負荷抵抗２６の接続の構成、並びに第２ソース接地トランジスタ２３、第２ゲート接地トランジスタ２５および第２負荷抵抗２７の接続の構成が同じである。従って、第３トランジスタ３のドレイン電圧が第１ソース接地トランジスタ２２のドレイン電圧および第２ソース接地トランジスタ２３のドレイン電圧と同じになるので、精度が向上する。

また、第６トランジスタ６に流れる電流は、カレントミラーにより、第５トランジスタ５に流れる電流、すなわち１／ｒ電流源１４から流れる電流により制御される。従って、第８トランジスタ８に流れる電流は、１／ｒ電流源１４から流れる電流により制御されることになるので、第８トランジスタ８のドレイン電圧は、製造ばらつきによらず一定になる。

第１ゲート接地トランジスタ２４のゲートバイアスおよび第２ゲート接地トランジスタ２５のゲートバイアスは、第８トランジスタ８のドレイン電圧に等しいので、第１ゲート接地トランジスタ２４のゲートバイアス点および第２ゲート接地トランジスタ２５のゲートバイアス点は、ｇｍ補償電流源１３から流れる電流の変化や、製造ばらつきによらずに一定になる。従って、増幅回路２００の非反転出力端子ＯＵＴおよび反転出力端子ＯＵＴＸでの線形性の劣化が抑制される。

また、第６トランジスタ６、第７トランジスタ７および第８トランジスタ８の接続の構成、電流源トランジスタ２１、第１ソース接地トランジスタ２２および第１ゲート接地トランジスタ２４の接続の構成、並びに電流源トランジスタ２１、第２ソース接地トランジスタ２３および第２ゲート接地トランジスタ２５の接続の構成が同じである。従って、第８トランジスタ８のソース電圧が第１ゲート接地トランジスタ２４のソース電圧および第２ゲート接地トランジスタ２５のソース電圧と同じになるので、精度が向上する。

以上説明したように、本実施の形態によれば、製造ばらつきに対して増幅回路２００の線形性の補償とゲインの補償を両立させることができる。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）電流源トランジスタに、ゲインを決めるソース接地トランジスタが接続され、前記ソース接地トランジスタにゲート接地トランジスタが接続され、前記ゲート接地トランジスタに負荷抵抗が接続された構成の増幅回路にバイアスを供給するバイアス回路において、前記電流源トランジスタおよび前記ソース接地トランジスタに、前記ソース接地トランジスタの相互コンダクタンスを補償する電流を流す第１電流源と、前記負荷抵抗に応じて前記ゲート接地トランジスタのゲートバイアスを一定に制御する電流を流す第２電流源と、を備えることを特徴とするバイアス回路。

（付記２）前記ゲート接地トランジスタのゲート端子にバイアスを供給するトランジスタのソース端子に接続されている回路構成が、前記ゲート接地トランジスタのソース端子に接続されている回路構成と同じであることを特徴とする付記１に記載のバイアス回路。

（付記３）前記ゲート接地トランジスタのゲート端子にバイアスを供給する第１バイアス供給トランジスタのサイズと前記第１バイアス供給トランジスタのソース端子に接続されているトランジスタのサイズとの比は、前記ゲート接地トランジスタのサイズと前記ゲート接地トランジスタのソース端子に接続されている前記ソース接地トランジスタのサイズとの比に等しいことを特徴とする付記２に記載のバイアス回路。

（付記４）第１バイアス供給トランジスタに、前記第２電流源の流す電流に対応する電流が流れることを特徴とする付記３に記載のバイアス回路。

（付記５）前記ソース接地トランジスタのゲート端子にバイアスを供給するトランジスタのドレイン端子に接続されている回路構成が、前記ソース接地トランジスタのドレイン端子に接続されている回路構成と同じであることを特徴とする付記１に記載のバイアス回路。

（付記６）前記ソース接地トランジスタのゲート端子にバイアスを供給する第２バイアス供給トランジスタのサイズと前記第２バイアス供給トランジスタのドレイン端子に接続されているトランジスタのサイズとの比は、前記ソース接地トランジスタのサイズと前記ソース接地トランジスタのドレイン端子に接続されている前記ゲート接地トランジスタのサイズとの比に等しいことを特徴とする付記５に記載のバイアス回路。

（付記７）第２バイアス供給トランジスタに、前記第１電流源の流す電流に対応する電流が流れることを特徴とする付記６に記載のバイアス回路。

実施の形態にかかるバイアス回路の構成を示す回路図である。ｇｍ補償回路の構成を示す回路図である。１／ｒ電流源の構成を示す回路図である。

符号の説明

２１電流源トランジスタ
２２，２３ソース接地トランジスタ
２４，２５ゲート接地トランジスタ
２６，２７負荷抵抗
１３ｇｍ補償電流源
１４，４００１／ｒ電流源
４，７，８トランジスタ
１００バイアス回路
２００増幅回路
３００ｇｍ補償回路

Claims

電流源トランジスタに、ゲインを決めるソース接地トランジスタが接続され、前記ソース接地トランジスタにゲート接地トランジスタが接続され、前記ゲート接地トランジスタに負荷抵抗が接続された構成の増幅回路にバイアスを供給するバイアス回路において、
前記電流源トランジスタおよび前記ソース接地トランジスタに、前記ソース接地トランジスタの相互コンダクタンスを補償する電流を流す第１電流源と、
前記負荷抵抗に応じて前記ゲート接地トランジスタのゲートバイアスを一定に制御する電流を流す第２電流源と、を備え、
前記第２電流源は、
前記ゲート接地トランジスタのゲート端子にバイアスを供給する第１バイアス供給トランジスタと、
前記第１バイアス供給トランジスタと前記ソース接地トランジスタとに接続されるトランジスタと、
を備えることを特徴とするバイアス回路。
電流源トランジスタに、ゲインを決めるソース接地トランジスタが接続され、前記ソース接地トランジスタにゲート接地トランジスタが接続され、前記ゲート接地トランジスタに負荷抵抗が接続された構成の増幅回路にバイアスを供給するバイアス回路において、
前記電流源トランジスタおよび前記ソース接地トランジスタに、前記ソース接地トランジスタの相互コンダクタンスを補償する電流を流す第１電流源と、
前記負荷抵抗に応じて前記ゲート接地トランジスタのゲートバイアスを一定に制御する電流を流す第２電流源と、を備え、
前記ゲート接地トランジスタのゲート端子にバイアスを供給するトランジスタのソース端子に接続されている回路構成が、前記ゲート接地トランジスタのソース端子に接続されている回路構成と同じであること、
を特徴とするバイアス回路。
前記第１バイアス供給トランジスタのサイズと前記トランジスタのサイズとの比は、前記ゲート接地トランジスタのサイズと前記ゲート接地トランジスタのソース端子に接続されている前記ソース接地トランジスタのサイズとの比に等しいこと、
を特徴とする請求項１または請求項２に記載のバイアス回路。
電流源トランジスタに、ゲインを決めるソース接地トランジスタが接続され、前記ソース接地トランジスタにゲート接地トランジスタが接続され、前記ゲート接地トランジスタに負荷抵抗が接続された構成の増幅回路にバイアスを供給するバイアス回路において、
前記電流源トランジスタおよび前記ソース接地トランジスタに、前記ソース接地トランジスタの相互コンダクタンスを補償する電流を表す第１電流源と、
前記負荷抵抗に応じて前記ゲート接地トランジスタのゲートバイアスを一定に制御する電流を流す第２電流源と、を備え、
前記ソース接地トランジスタのゲート端子にバイアスを供給するトランジスタのドレイン端子に接続されている回路構成が、前記ソース接地トランジスタのドレイン端子に接続されている回路構成と同じであること、
を特徴とするバイアス回路。
前記ソース接地トランジスタのゲート端子にバイアスを供給する第２バイアス供給トランジスタのサイズと前記第２バイアス供給トランジスタのドレイン端子に接続されているトランジスタのサイズとの比は、前記ソース接地トランジスタのサイズと前記ソース接地トランジスタのドレイン端子に接続されている前記ゲート接地トランジスタのサイズとの比に等しいこと、
を特徴とする請求項４に記載のバイアス回路。