JP5385095B2 - 出力回路及びそれを用いた受光回路、フォトカプラ - Google Patents

出力回路及びそれを用いた受光回路、フォトカプラ Download PDF

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Description

本発明は、出力回路及びそれを用いた受光回路、フォトカプラに関する。
トーテムポール出力回路を用いたデジタル信号を出力する出力回路において、その出力回路はトランジスタ２段ないし３段で構成される。また、その出力回路の前段の回路、例えば、コンパレータや差動アンプは高速化対応などでトランジスタ４段ないし５段で構成される。更に、それらの回路を駆動するバイアス回路においては、それと同等以上のトランジスタの段数が必要となってくる。
電源電圧の起動途中では、トランジスタの段数の少ない出力回路から立ち上がろうとする。しかし、その前段であるコンパレータ、差動アンプ、バイアス回路等は立ち上り電圧が高く、それまでの期間は出力回路を正常に制御することができない。このため、出力回路からの出力が不安定となってしまう。このことは、この出力回路の出力端子に接続される次段回路に対しては、不安定な入力となってしまうことを意味する。よって、不安定な出力回路の出力は、次段回路の誤動作を誘発したり、最悪の場合、次段の回路の破壊に至る場合が考えられる。このような問題を引き起こさないようにするには、全ての回路が正常動作に至る電源電圧になるまで、出力回路からの出力電圧を安定化させることが必要となる。
また、このような安全な回路をＩＣで作成する場合、コスト低減の為にも製造工程数の少ないプロセスでの作成が望ましく、能動素子においてはＰＮＰトランジスタを使用せずＮＰＮトランジスタのみで作成することが望ましい。
図６に従来技術の出力回路１の構成を示す。但し、図６の出力回路１で使用される能動素子は、上述した理由によりＮＰＮトランジスタのみを使用し、トーテムポール出力回路とする。
図６に示すように、出力回路１は、バイアス回路１０と、差動アンプ２０と、コンパレータ３０と、出力段回路４０とを有する。
バイアス回路１０は、ＮＰＮトランジスタＱ１１〜Ｑ１４と、抵抗Ｒ１１〜Ｒ１４と、ダイオードＤ１１〜Ｄ１３とを有する。
ＮＰＮトランジスタＱ１１は、コレクタが電源電圧ＶＣＣ、エミッタがノードＮ１１、ベースがノードＮ１２に接続される。ダイオードＤ１１〜Ｄ１３は、それぞれノードＮ１１とＮ１３との間に直列に接続される。抵抗Ｒ１２は、一端がノードＮ１３、他端がノードＮ１４に接続される。抵抗Ｒ１３は、一端がノードＮ１３、他端がノードＮ１５に接続される。ＮＰＮトランジスタＱ１２は、コレクタがノードＮ１４、エミッタがノードＮ１６、ベースがノードＮ１５に接続される。ＮＰＮトランジスタＱ１３は、コレクタとベースがノードＮ１５、エミッタが接地端子ＧＮＤに接続される。抵抗Ｒ１４は、一端がノードＮ１６、他端が接地端子ＧＮＤに接続される。抵抗Ｒ１１は、一端が電源電圧ＶＣＣ、他端がノードＮ１２に接続される。ＮＰＮトランジスタＱ１４は、コレクタがノードＮ１２、エミッタが接地端子ＧＮＤ、ベースがノードＮ１４に接続される。
差動アンプ２０は、ＮＰＮトランジスタＱ２１〜Ｑ２８と、抵抗Ｒ２１〜Ｒ２３と、ダイオードＤ２１とを有する。抵抗Ｒ２１は、一端が電源端子ＶＣＣ、他端がノードＮ２１に接続される。抵抗Ｒ２２は、一端が電源端子ＶＣＣ、他端がノードＮ２２に接続される。ＮＰＮトランジスタＱ２１は、コレクタとベースがノードＮ２１、エミッタがノードＮ２２に接続される。
ＮＰＮトランジスタＱ２２は、コレクタがノードＮ２１、エミッタがノードＮ２３、ベースがノードＮ２６に接続される。ＮＰＮトランジスタＱ２３は、コレクタがＮ２２、エミッタがノードＮ２４、ベースがノードＮ２６に接続される。ＮＰＮトランジスタＱ２４は、コレクタがＮ２３、エミッタがノードＮ２５、ベースが差動入力端子ＶＩＮ１に接続される。ＮＰＮトランジスタＱ２５は、コレクタがＮ２４、エミッタがノードＮ２５、ベースが差動入力端子ＶＩＮ２に接続される。
ＮＰＮトランジスタＱ２６は、コレクタが電源端子ＶＣＣ、エミッタがノードＮ２６、ベースがノードＮ１２に接続される。ダイオードＤ２１は、アノードがノードＮ２６、カソードがノードＮ２７に接続される。抵抗Ｒ２３は、一端がノードＮ２７、他端がノードＮ２８に接続される。ＮＰＮトランジスタＱ２７は、コレクタとベースがノードＮ２８、エミッタが接地端子ＧＮＤに接続される。ＮＰＮトランジスタＱ２８は、コレクタがノードＮ２８、エミッタが接地端子ＧＮＤ、ベースがノードＮ２８に接続される。
コンパレータ３０は、一方の入力端子ＣＩＮ１がノードＮ２２、他方の入力端子ＣＩＮ２がノードＮ２１に接続される。また、コンパレータ３０は、入力端子ＣＩＮ１の入力に対する反転出力を出力端子ＣＯＵＴ１、入力端子ＣＩＮ２の入力に対する反転出力を出力端子ＣＯＵＴ２から出力する。
出力段回路４０は、ＮＰＮトランジスタＱ４１〜Ｑ４５と、抵抗Ｒ４１、Ｒ４２と、ダイオードＤ４１とを有する。ＮＰＮトランジスタＱ４２は、コレクタが電源端子ＶＣＣ、エミッタがノードＮ４１、ベースがコンパレータ３０の出力端子ＣＯＵＴ２に接続される。抵抗Ｒ４１は、一端がノードＮ４１、他端が接地端子ＧＮＤに接続される。抵抗Ｒ４２は、一端が電源端子ＶＣＣ、他端がノードＮ４２に接続される。
ＮＰＮトランジスタＱ４１は、コレクタがノードＮ４２、エミッタがノードＮ４３、ベースがコンパレータ３０の出力端子ＣＯＵＴ１に接続される。ＮＰＮトランジスタＱ４３は、コレクタがノードＮ４３、エミッタが接地端子ＧＮＤ、ベースがノードＮ４１に接続される。ＮＰＮトランジスタＱ４４は、コレクタが電源端子ＶＣＣ、エミッタがノードＮ４４、ベースがノードＮ４２に接続される。ダイオードＤ４１は、アノードがノードＮ４４、カソードが出力端子ＶＯＵＴに接続される。ＮＰＮトランジスタＱ４５は、コレクタが出力端子ＶＯＵＴ、エミッタが接地端子ＧＮＤ、ベースがノードＮ４３に接続される。
以下に出力回路１の動作を説明する。まず、バイアス回路１０の動作を説明する。ここで、ＮＰＮトランジスタＱ１２〜Ｑ１４と抵抗Ｒ１２〜Ｒ１４は、バンドギャップ回路を構成している。ノードＮ１３の電圧を一定電圧（Ｖｒｅｆ）とすることで、順方向に直列に接続されたダイオードＤ１１〜Ｄ１３とＮＰＮトランジスタＱ１１のベース−エミッタ間電圧ＶｂｅＱ１１によって、ＮＰＮトランジスタＱ１１のベース電圧ＶｂＱ１１が決定される。具体的には以下の式の値となる。
ＶｂＱ１１＝Ｖｒｅｆ+（３×Ｖｆ）+ＶｂｅＱ１１＝Ｖｒｅｆ+（４×Ｖｆ）
ここで、Ｖｆはダイオードの順方向電圧であり、ＮＰＮトランジスタＱ１１のベース−エミッタ間電圧Ｖｂｅにも相当する。なお、他の任意のＮＰＮトランジスタのベース−エミッタ間電圧も同様にＶｆに相当するものとする。
差動アンプ２０において、ＮＰＮトランジスタＱ２２、Ｑ２３は、差動対であるＮＰＮトランジスタＱ２４、Ｑ２５と合わせてカスコード接続となっており、ベースがノードＮ２６に接続されている。また、ノードＮ２１とＮ２２との間にはＮＰＮトランジスタＱ２１が接続されている。このような構成により、差動アンプ２０の出力、すなわちコンパレータ３０の入力の振幅を制限し、差動アンプ２０の高速化を図っている。
ここで、ＮＰＮトランジスタＱ２６とＱ１１のベースが共通であるため、ＮＰＮトランジスタＱ２６のベース電圧ＶｂＱ２６は、ＮＰＮトランジスタＱ１１のベース電圧ＶｂＱ１１と等しい。このため、ＮＰＮトランジスタＱ２６のベース−エミッタ間電圧をＶｂｅＱ２６、ＮＰＮトランジスタＱ２２、Ｑ２３のベース電圧をＶｂＱ２２、ＶｂＱ２３とすると、以下の式が成り立つ。
ＶｂＱ２２＝ＶｂＱ２３＝ＶｂＱ２６−ＶｂｅＱ２６＝ＶｂＱ１１−ＶｂｅＱ１１
＝Ｖｒｅｆ+（４×Ｖｆ）−Ｖｆ＝Ｖｒｅｆ+（３×Ｖｆ）
よって、ＮＰＮトランジスタＱ２２、Ｑ２３の電位、つまりノードＮ２６の電位は、Ｖｒｅｆ+（３×Ｖｆ）で固定されることがわかる。
更に、ＮＰＮトランジスタＱ２６、ダイオードＤ２１、抵抗Ｒ２３、ＮＰＮトランジスタＱ２７が直列に接続された電流経路に流れる電流ＩｃＱ２７は、
ＩｃＱ２７＝（Ｖｒｅｆ+Ｖｆ）／Ｒ２３
で決定される。そして、ＮＰＮトランジスタＱ２７とＱ２８はカレントミラーとなっているため、電流ＩｃＱ２７に対して、ＮＰＮトランジスタＱ２７とＱ２８のミラー比に応じた定電流がＩｏとして差動対トランジスタＱ２４、Ｑ２５の動作電流として流れる。なお、抵抗Ｒ２３に付された符号は、その抵抗の有する抵抗値も示すものとする。また、他の抵抗の抵抗値についても同様とする。
入力端子Ｖｉｎ１、Ｖｉｎ２に供給される電圧をそれぞれＶ１、Ｖ２としたとき、Ｖ１＞Ｖ２の場合は、差動対のＮＰＮトランジスタＱ２４はオン、ＮＰＮトランジスタＱ２５はオフとなる。このため、差動アンプ２０の出力であるノードＮ２２、Ｎ２１の電位、つまりコンパレータ３０の入力端子ＣＩＮ１、ＣＩＮ２の電位ＶＣＩＮ１、ＶＣＩＮ２は、
ＶＣＩＮ１＝ＶＣＣ−Ｒ２１×Ｉｏ
ＶＣＩＮ２＝ＶＣＣ
となり、ＶＣＩＮ１＜ＶＣＩＮ２となる。上述したように、コンパレータ３０の出力端子ＣＯＵＴ１、ＣＯＵＴ２からは、それぞれ入力端子ＣＩＮ１、ＣＩＮ２の反転出力が出力される。このため、出力端子ＣＯＵＴ１、ＣＯＵＴ２からの出力電位をそれぞれＶＣＯＵＴ１、ＶＣＯＵＴ２とすると、ＶＣＯＵＴ１＞ＶＣＯＵＴ２となる。つまり、コンパレータ３０の出力端子ＣＯＵＴ１からハイレベル、出力端子ＣＯＵＴ２からロウレベルの信号が出力される。
出力段回路４０では、出力端子ＣＯＵＴ１からハイレベルが出力されるため、ＮＰＮトランジスタＱ４１がオンとなる。また、ＮＰＮトランジスタＱ４１がオンとなるため、ノードＮ４１の電位が上昇し、ＮＰＮトランジスタＱ４３がオンとなる。更に、ＮＰＮトランジスタＱ４３がオンとなることで、ノードＮ４３の電位が低下し、ＮＰＮトランジスタＱ４５（ロウサイドトランジスタ）がオフする。
一方、出力端子ＣＯＵＴ２からロウレベルが出力されるため、ＮＰＮトランジスタＱ４２がオフとなり、ノードＮ４２は電源電圧ＶＣＣとなり、ＮＰＮトランジスタＱ４４（ハイサイドトランジスタ）がオンする。よって、ＮＰＮトランジスタＱ４５（ロウサイドトランジスタ）がオフ、ＮＰＮトランジスタＱ４４（ハイサイドトランジスタ）がオンとなり、出力端子ＶＯＵＴの電位はハイレベルとなる。
逆に、Ｖ１＜Ｖ２の場合は、差動対のＮＰＮトランジスタＱ２４はオフ、ＮＰＮトランジスタＱ２５はオンとなる。このため、コンパレータ３０の入力端子ＣＩＮ１、ＣＩＮ２の電位ＶＣＩＮ１、ＶＣＩＮ２は
ＶＣＩＮ１＝ＶＣＣ
ＶＣＩＮ２＝ＶＣＣ−Ｒ２２×Ｉｏ
となり、ＶＣＩＮ１＞ＶＣＩＮ２となる。コンパレータ３０の出力端子ＣＯＵＴ１、ＣＯＵＴ２からは、それぞれ入力端子ＣＩＮ１、ＣＩＮ２の反転出力が出力され、ＶＣＯＵＴ１＜ＶＣＯＵＴ２となる。つまり、コンパレータ３０の出力端子ＣＯＵＴ１からロウレベル、出力端子ＣＯＵＴ２からハイレベルの信号が出力される。
出力段回路４０では、出力端子ＣＯＵＴ１からロウレベルが出力されるため、ＮＰＮトランジスタＱ４１がオフとなり、ノードＮ４１の電位が接地電位ＧＮＤに降下し、ＮＰＮトランジスタＱ４３がオフとなる。更に、ＮＰＮトランジスタＱ４３がオフとなることで、ノードＮ４３の電位が上昇し、ＮＰＮトランジスタＱ４５（ロウサイドトランジスタ）がオンする。
一方、出力端子ＣＯＵＴ２からハイレベルが出力されるため、ＮＰＮトランジスタＱ４２がオンとなり、ノードＮ４２の電位が降下し、ＮＰＮトランジスタＱ４４（ハイサイドトランジスタ）がオフする。よって、ＮＰＮトランジスタＱ４５（ロウサイドトランジスタ）がオン、ＮＰＮトランジスタＱ４４（ハイサイドトランジスタ）がオフとなり、出力端子ＶＯＵＴの電位はロウレベルとなる。
特開平２−５６１２号公報
ここで、従来技術の出力回路１では、バイアス回路１０が正常に動作するための電源電圧ＶＣＣは、最低でも以下の電圧以上が必要となる。
ＶＣＣ≧Ｖｒｅｆ+（４×Ｖｆ）
通常、Ｖｒｅｆ＝１Ｖ、Ｖｆ＝０．6Ｖとすると、ＶＣＣ≧３．４Ｖとなり、それ以下の電圧ではバイアス回路１０が動作に至らない。このため、差動アンプ２０やコンパレータ３０に、定電流を供給することができず、コンパレータ３０の各出力の状態がハイインピーダンスとなり電圧が不定となってしまう。そして、トランジスタの段数の少ない出力段回路４０が立ち上がり、上記不定な入力により出力端子Ｖｏｕｔに接続される次段の回路に不安定な信号を出力してしまう。
このため、もし次段の回路が出力回路１と同様起動途中であったり、低電圧動作の可能な回路であれば、出力端子Ｖｏｕｔからの不安定な信号を入力し、誤作動を起こす可能性がある。更に、最悪の場合、次段の回路が破壊に至る場合も考えられる。このため、出力回路１が正常動作となる電源電圧までの起動途中では、強制的に出力信号をロウレベル、ないしはハイレベルに固定する必要がある。
このような問題に対応するため、トーテムポール型の出力段回路の出力を電源起動時に固定するためのプルダウン回路を備えた構成が特許文献１に開示されている。図７、図８に特許文献１のプルダウン回路５０、６０を備えた出力回路２、３の構成を示す。プルダウン回路５０、６０は、起動時に電源電圧ＶＣＣがある一定電圧Ｖｓになるまで、出力電圧を固定している。
ここで、出力回路２、３において、一定電圧Ｖｓの範囲として２Ｖｂｅ+Ｖｆより高い値に設定される場合が想定されている。しかし、実際には、電源電圧ＶＣＣが、動作を保証する最低電圧（すなわち推奨動作電圧の最低値ＶＣＣｍｉｎ）を超えると、推奨動作電圧内で回路がロウレベルに固定されてしまい、出力回路２、３が動作しないという不具合に陥ってしまう。すなわちＶｓの範囲は、２Ｖｂｅ+Ｖｆ＜Ｖｓ＜ＶＣＣｍｉｎとなる。
図７のプルダウン回路５０では、ＮＰＮトランジスタＱ５１がオフとなる電圧Ｖｓは、ＮＰＮトランジスタＱ５２のベース電位が１Ｖｆとなった時で、
（ＶＣＣ−Ｖｆ）×Ｒ５１／（Ｒ５１+Ｒ５３）＝ＶｂｅＱ５２
の式で決まるＶＣＣがＶｓに相当する。よって、Ｖｓは、
Ｖｓ＝ＶｂｅＱ５２×（（Ｒ５１+Ｒ５３）／Ｒ５１）＋Ｖｆ・・・（１）
となる。なお、この式（１）でのＶｆは、ダイオードＤ５１の順方向電圧である。
ここで、プルダウン回路５０の動作は、このプルダウン回路５０を除いた部分の出力回路２の回路動作タイミングと無関係である。このため、上記（１）式内にでてくる抵抗やトランジスタ、ダイオードの項の値は、入力ＩＮの信号レベルの状態にも関わらず、単独で決まる。よって、回路の環境温度や、素子の製造バラツキによっては、上記一定電圧Ｖｓが２Ｖｂｅ+Ｖｆ以下になったり、ＶＣＣｍｉｎ以上となる危険性がある。このため、製造バラツキや周辺温度の変化等によって最低電源電圧でもプルダウン回路５０が動作したり、逆に正常動作以下のＶＣＣの電圧でプルダウン回路５０が不動作となる可能性があった。よって、出力回路２でも、上述した出力回路１と同様、不安定な信号を出力してしまう可能性があった。
また、図８のプルダウン回路６０では、抵抗Ｒ６２の一端の接続先がＮＰＮトランジスタＱ７１のベースとなっている。このため、入力ＩＮがロウレベルの時は、ＮＰＮトランジスタＱ６１が常にオフとなり、出力回路３の動作に影響しない。
逆に、入力ＩＮがハイレベルの時は、ＮＰＮトランジスタＱ６１がオンとなり出力をハイレベルに固定する。ここで、ＮＰＮトランジスタＱ６１をオン、オフさせるＮＰＮトランジスタＱ６２の動作点（スレッショルド電圧）はＶｂｅＱ６２の１Ｖｆである。一方、ＮＰＮトランジスタＱ７１のベース電圧は、（ＶｂｅＱ７２＋ＶｂｅＱ７１）の２Ｖｆである。その電圧を抵抗Ｒ６２、Ｒ６３で抵抗分割した値がＮＰＮトランジスタＱ６２のベースに印加される。このことから、入力ＩＮがハイレベルの時、１Ｖｆ分のズレが、温度特性や製造バラツキによって生じ、上述した出力回路２と同様の不具合が発生する可能性がある。
本発明は、電源電圧が所定の電圧以上で動作するバイアス回路と、前記バイアス回路の動作時に生成するバイアス電流もしくはバイアス電圧が供給されると、入力差動信号に応じた信号を出力する差動増幅回路と、前記差動増幅回路からの出力に応じた差動信号を入力し、その差動信号に応じて出力信号を出力し、前記バイアス回路よりも直列接続された素子の段数が少なく構成される出力段回路と、前記バイアス回路の生成するバイアス電流もしくはバイアス電圧が供給されない場合、強制的に前記出力段回路が入力する差動信号の一方のレベルを接地電圧とすることで、前記出力段回路が出力する出力信号のレベルを固定するプルダウン回路と、を有する出力回路である。
本発明にかかる出力回路は、電源電圧が所定の電圧以上とならず、バイアス回路からバイアス電流もしくはバイアス電圧が供給されず出力段回路の前段の差動増幅回路が正常動作しない場合であっても、出力段回路の入力する信号レベルを強制的に接地し、出力段回路が出力する出力信号のレベルを固定する。このことにより、バイアス回路よりもトランジスタ等の素子段数が少なく構成されている出力段回路がバイアス回路よりも先に起動した場合であっても、出力段回路が不安定な信号を出力するのを防ぐことができる。
本発明にかかる出力回路は、電源電圧が所定の電圧より低い場合であっても、不安定な信号を出力するのを防ぐことができ、回路の信頼性を上げることができる。
実施の形態１にかかる出力回路の構成である。 実施の形態２にかかる受光回路の構成である。 実施の形態３にかかるフォトカプラ回路の構成である。 実施の形態３にかかるフォトカプラ回路の他の構成である。 実施の形態３にかかるフォトカプラ回路の他の構成である。 従来の出力回路の構成である。 従来の出力回路の構成である。 従来の出力回路の構成である。
発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を出力回路１００に適用したものである。なお、当該出力回路１００は、ＩＣ化の製造コスト低減の為にも製造工程数の少ないプロセスでの作成が望ましく、能動素子としてＰＮＰトランジスタを使用せずＮＰＮトランジスタのみで作成することを想定する。但し、これは一例であり、必ずしも能動素子としてＮＰＮトランジスタのみを使用してＩＣを構成する制限はない。
図１に示すように、出力回路１００は、バイアス回路１１０と、差動アンプ１２０と、コンパレータ１３０と、出力段回路１４０と、プルダウン回路１５０とを有する。
バイアス回路１１０は、ＮＰＮトランジスタＱ１１１〜Ｑ１１４と、抵抗Ｒ１１１〜Ｒ１１４と、ダイオードＤ１１１〜Ｄ１１３とを有する。
ＮＰＮトランジスタＱ１１１は、コレクタが電源電圧ＶＣＣ、エミッタがノードＮ１１１、ベースがノードＮ１１２に接続される。ダイオードＤ１１１〜Ｄ１１３は、それぞれノードＮ１１１とＮ１１３との間に直列に接続される。より詳しくは、ダイオードＤ１１１のアノードがノードＮ１１１、カソードがダイオードＤ１１２のアノードに接続される。ダイオードＤ１１２のアノードがダイオードＤ１１１のカソード、カソードがダイオードＤ１１３のアノードに接続される。ダイオードＤ１１３のアノードがダイオードＤ１１２のカソード、カソードがノードＮ１１３に接続される。
抵抗Ｒ１１２は、一端がノードＮ１１３、他端がノードＮ１１４に接続される。抵抗Ｒ１１３は、一端がノードＮ１１３、他端がノードＮ１１５に接続される。ＮＰＮトランジスタＱ１１２は、コレクタがノードＮ１１４、エミッタがノードＮ１１６、ベースがノードＮ１１５に接続される。ＮＰＮトランジスタＱ１１３は、コレクタとベースがノードＮ１１５、エミッタが接地端子ＧＮＤに接続される。抵抗Ｒ１１４は、一端がノードＮ１１６、他端が接地端子ＧＮＤに接続される。抵抗Ｒ１１１は、一端が電源電圧ＶＣＣ、他端がノードＮ１１２に接続される。ＮＰＮトランジスタＱ１１４は、コレクタがノードＮ１１２、エミッタが接地端子ＧＮＤ、ベースがノードＮ１１４に接続される。
差動アンプ１２０は、ＮＰＮトランジスタＱ１２１〜Ｑ１２８と、抵抗Ｒ１２１〜Ｒ１２３と、ダイオードＤ１２１とを有する。抵抗Ｒ１２１は、一端が電源端子ＶＣＣ、他端がノードＮ１２１に接続される。抵抗Ｒ１２２は、一端が電源端子ＶＣＣ、他端がノードＮ１２２に接続される。ＮＰＮトランジスタＱ１２１は、コレクタとベースがノードＮ１２１、エミッタがノードＮ１２２に接続される。
ＮＰＮトランジスタＱ１２２は、コレクタがノードＮ１２１、エミッタがノードＮ１２３、ベースがノードＮ１２６に接続される。ＮＰＮトランジスタＱ１２３は、コレクタがＮ１２２、エミッタがノードＮ１２４、ベースがノードＮ１２６に接続される。ＮＰＮトランジスタＱ１２４は、コレクタがＮ１２３、エミッタがノードＮ１２５、ベースが差動入力端子ＶＩＮ１０１に接続される。ＮＰＮトランジスタＱ１２５は、コレクタがＮ１２４、エミッタがノードＮ１２５、ベースが差動入力端子ＶＩＮ１０２に接続される。
ＮＰＮトランジスタＱ１２６は、コレクタが電源端子ＶＣＣ、エミッタがノードＮ１２６、ベースがノードＮ１１２に接続される。ダイオードＤ１２１は、アノードがノードＮ１２６、カソードがノードＮ１２７に接続される。抵抗Ｒ１２３は、一端がノードＮ１２７、他端がノードＮ１２８に接続される。ＮＰＮトランジスタＱ１２７は、コレクタとベースがノードＮ１２８、エミッタが接地端子ＧＮＤに接続される。ＮＰＮトランジスタＱ１２８は、コレクタがノードＮ１２５、エミッタが接地端子ＧＮＤ、ベースがノードＮ１２８に接続される。

差動アンプ１２０は、差動入力端子ＶＩＮ１０１、ＶＩＮ１０２に入力する入力差動信号に応じた差動信号を出力する。なお、差動アンプ１２０の出力端子としては、ノードＮ１２１、Ｎ１２２が該当する。また、抵抗Ｒ１２１、ＮＰＮトランジスタＱ１２２、Ｑ１２４を第１の電流経路、抵抗Ｒ１２２、ＮＰＮトランジスタＱ１２３、Ｑ１２５を第２の電流経路とする。これら第１、第２の電流経路に流れる総電流は、ＮＰＮトランジスタＱ１２８が流す電流に依存する。また、ＮＰＮトランジスタＱ１２８がオフの場合、第１、第２の電流経路に電流が流れないため、差動アンプ１２０の動作も停止する。
コンパレータ１３０は、一方の入力端子ＣＩＮ１０１がノードＮ１２２、他方の入力端子ＣＩＮ１０２がノードＮ１２１に接続される。また、コンパレータ１３０は、入力端子ＣＩＮ１０１の入力に対する反転出力を出力端子ＣＯＵＴ１０１、入力端子ＣＩＮ１０２の入力に対する反転出力を出力端子ＣＯＵＴ１０２から出力する。
出力段回路１４０は、ＮＰＮトランジスタＱ１４１〜Ｑ１４５と、抵抗Ｒ１４１、Ｒ１４２と、ダイオードＤ１４１とを有する。ＮＰＮトランジスタＱ１４２は、コレクタが電源端子ＶＣＣ、エミッタがノードＮ１４１、ベースがコンパレータ１３０の出力端子ＣＯＵＴ１０２に接続される。抵抗Ｒ１４１は、一端がノードＮ１４１、他端が接地端子ＧＮＤに接続される。抵抗Ｒ１４２は、一端が電源端子ＶＣＣ、他端がノードＮ１４２に接続される。
ＮＰＮトランジスタＱ１４１は、コレクタがノードＮ１４２、エミッタがノードＮ１４３、ベースがコンパレータ１３０の出力端子ＣＯＵＴ１０１に接続される。ＮＰＮトランジスタＱ１４３は、コレクタがノードＮ１４３、エミッタが接地端子ＧＮＤ、ベースがノードＮ１４１に接続される。
ＮＰＮトランジスタＱ１４４は、コレクタが電源端子ＶＣＣ、エミッタがノードＮ１４４、ベースがノードＮ１４２に接続される。ダイオードＤ１４１は、アノードがノードＮ１４４、カソードが出力端子ＶＯＵＴに接続される。ＮＰＮトランジスタＱ１４５は、コレクタが出力端子ＶＯＵＴ、エミッタが接地端子ＧＮＤ、ベースがノードＮ１４３に接続される。
プルダウン回路１５０は、抵抗Ｒ１５１と、ＮＰＮトランジスタＱ１５１、Ｑ１５２とを有する。抵抗Ｒ１５１は、一端が電源端子ＶＣＣ、他端がノードＮ１５１に接続される。ＮＰＮトランジスタＱ１５１は、コレクタがノードＮ１５１、エミッタが接地端子ＧＮＤ、ベースがノードＮ１２８に接続される。ＮＰＮトランジスタＱ１５２は、コレクタがコンパレータ１３０の出力端子ＣＯＵＴ１０１、エミッタが接地端子ＧＮＤ、ベースがノードＮ１５１に接続される。

以下に出力回路１００の動作を説明する。まず、バイアス回路１１０の動作を説明する。ここで、ＮＰＮトランジスタＱ１１２〜Ｑ１１４と抵抗Ｒ１１２〜Ｒ１１４でバンドギャップ回路を構成している。ノードＮ１１３の電圧を一定電圧（Ｖｒｅｆ）とすることで、順方向に直列に接続されたダイオードＤ１１１〜Ｄ１１３とＮＰＮトランジスタＱ１１１のベース−エミッタ間電圧ＶｂｅＱ１１１によって、ＮＰＮトランジスタＱ１１１のベース電圧ＶｂＱ１１１が決定される。具体的には以下の式の値となる。
ＶｂＱ１１１＝Ｖｒｅｆ+（３×Ｖｆ）+ＶｂｅＱ１１１＝Ｖｒｅｆ+（４×Ｖｆ）
ここで、Ｖｆはダイオードの順方向電圧であり、ＮＰＮトランジスタＱ１１１のベース−エミッタ間電圧Ｖｂｅにも相当する。なお、他の任意のＮＰＮトランジスタのベース−エミッタ間電圧も同様にＶｆに相当するものとする。
差動アンプ１２０において、ＮＰＮトランジスタＱ１２２、Ｑ１２３は、差動対であるＮＰＮトランジスタＱ１２４、Ｑ１２５と合わせてカスコード接続となっており、ベースがノードＮ１２６に接続されている。また、ノードＮ１２１とＮ１２２との間にはＮＰＮトランジスタＱ１２１が接続されている。このような構成により、差動アンプ１２０の出力、すなわちコンパレータ１３０の入力の振幅を制限し、差動アンプ１２０の高速化を図っている。
ここで、ＮＰＮトランジスタＱ１２６とＱ１１１のベースが共通であるため、ＮＰＮトランジスタＱ１２６のベース電圧ＶｂＱ１２６は、ＮＰＮトランジスタＱ１１１のベース電圧ＶｂＱ１１１と等しい。このため、ＮＰＮトランジスタＱ１２６のベース−エミッタ間電圧をＶｂｅＱ１２６、ＮＰＮトランジスタＱ１２２、Ｑ１２３のベース電圧をＶｂＱ１２２、ＶｂＱ１２３とすると、以下の式が成り立つ。
ＶｂＱ１２２＝ＶｂＱ１２３
＝ＶｂＱ１２６−ＶｂｅＱ１２６＝ＶｂＱ１１１−ＶｂｅＱ１１１
＝Ｖｒｅｆ+（４×Ｖｆ）−Ｖｆ＝Ｖｒｅｆ+（３×Ｖｆ）
よって、ＮＰＮトランジスタＱ１２２、Ｑ１２３の電位、つまりノードＮ１２６の電位は、Ｖｒｅｆ+（３×Ｖｆ）で固定されることがわかる。
更に、ＮＰＮトランジスタＱ１２６、ダイオードＤ１２１、抵抗Ｒ１２３、ＮＰＮトランジスタＱ１２７が直列に接続された電流経路に流れる電流ＩｃＱ１２７は、
ＩｃＱ１２７＝（Ｖｒｅｆ+Ｖｆ）／Ｒ１２３
で決定される。ここで、ＮＰＮトランジスタＱ１２７、Ｑ１２８及びプルダウン回路１５０のＮＰＮトランジスタＱ１５１は、ＮＰＮトランジスタＱ１２７を入力トランジスタとするカレントミラー回路を構成している。このため、ＮＰＮトランジスタＱ１２８には、電流ＩｃＱ１２７に対して、ＮＰＮトランジスタＱ１２７とＱ１２８とのミラー比に応じた定電流Ｉｏが流れる。この定電流がＩｏは差動対トランジスタＱ１２４、Ｑ１２５の動作電流として流れる。なお、抵抗Ｒ１２３に付された符号は、その抵抗の有する抵抗値も示すものとする。また、他の抵抗の抵抗値についても同様とする。また、プルダウン回路１５０のＮＰＮトランジスタＱ１５１もオン状態となり、電流ＩｃＱ１２７に対して、ＮＰＮトランジスタＱ１２７とＱ１５１とのミラー比に応じた定電流が流れる。
プルダウン回路１５０では、上述したように、ＮＰＮトランジスタＱ１５１がオンとなっているため、ノードＮ１５１の電位が低下する。このため、ＮＰＮトランジスタＱ１５２がオフし、コンパレータ１３０の出力端子ＣＯＵＴ１０１と接地端子ＧＮＤとを遮断する。

ここで、差動入力端子Ｖｉｎ１０１、Ｖｉｎ１０２に供給される電圧をそれぞれＶ１０１、Ｖ１０２としたとき、Ｖ１０１＞Ｖ１０２の場合は、差動対のＮＰＮトランジスタＱ１２４はオン、ＮＰＮトランジスタＱ１２５はオフとなる。このため、差動アンプ１２０の出力であるノードＮ１２２、Ｎ１２１の電位、つまりコンパレータ１３０の入力端子ＣＩＮ１０１、ＣＩＮ１０２の電位ＶＣＩＮ１０１、ＶＣＩＮ１０２は、
ＶＣＩＮ１０１＝ＶＣＣ
ＶＣＩＮ１０２＝ＶＣＣ−Ｒ１２１×Ｉｏ
となり、ＶＣＩＮ１０１＞ＶＣＩＮ１０２となる。

上述したように、コンパレータ１３０の出力端子ＣＯＵＴ１０１、ＣＯＵＴ１０２からは、それぞれ入力端子ＣＩＮ１０１、ＣＩＮ１０２の反転出力が出力される。このため、出力端子ＣＯＵＴ１０１、ＣＯＵＴ１０２からの出力電位をそれぞれＶＣＯＵＴ１０１、ＶＣＯＵＴ１０２とすると、ＶＣＯＵＴ１０１＜ＶＣＯＵＴ１０２となる。つまり、コンパレータ１３０の出力端子ＣＯＵＴ１０１からロウレベル、出力端子ＣＯＵＴ１０２からハイレベルの信号が出力される。

出力段回路１４０では、出力端子ＣＯＵＴ１０２からハイレベルが出力されるため、ＮＰＮトランジスタＱ１４２がオンとなる。また、ＮＰＮトランジスタＱ１４２がオンとなるため、ノードＮ１４１の電位が上昇し、ＮＰＮトランジスタＱ１４３がオンとなる。更に、ＮＰＮトランジスタＱ１４３がオンとなることで、ノードＮ１４３の電位が低下し、ＮＰＮトランジスタＱ１４５（ロウサイドトランジスタ）がオフする。

一方、出力端子ＣＯＵＴ１０１からロウレベルが出力されるため、ＮＰＮトランジスタＱ１４１がオフとなり、ノードＮ１４２は電源電圧ＶＣＣとなり、ＮＰＮトランジスタＱ１４４（ハイサイドトランジスタ）がオンする。よって、ＮＰＮトランジスタＱ１４５（ロウサイドトランジスタ）がオフ、ＮＰＮトランジスタＱ１４４（ハイサイドトランジスタ）がオンとなり、出力端子ＶＯＵＴの電位はハイレベルとなる。

逆に、Ｖ１０１＜Ｖ１０２の場合は、差動対のＮＰＮトランジスタＱ１２４はオフ、ＮＰＮトランジスタＱ１２５はオンとなる。このため、コンパレータ１３０の入力端子ＣＩＮ１０１、ＣＩＮ１０２の電位ＶＣＩＮ１０１、ＶＣＩＮ１０２は
ＶＣＩＮ１０１＝ＶＣＣ−Ｒ１２２×Ｉｏ
ＶＣＩＮ１０２＝ＶＣＣ
となり、ＶＣＩＮ１０１＜ＶＣＩＮ１０２となる。

コンパレータ１３０の出力端子ＣＯＵＴ１０１、ＣＯＵＴ１０２からは、それぞれ入力端子ＣＩＮ１０１、ＣＩＮ１０２の反転出力が出力され、ＶＣＯＵＴ１０１＞ＶＣＯＵＴ１０２となる。つまり、コンパレータ１３０の出力端子ＣＯＵＴ１０１からハイレベル、出力端子ＣＯＵＴ１０２からロウレベルの信号が出力される。

出力段回路１４０では、出力端子ＣＯＵＴ１０２からロウレベルが出力されるため、ＮＰＮトランジスタＱ１４２がオフとなり、ノードＮ１４１の電位が接地電位ＧＮＤに降下し、ＮＰＮトランジスタＱ１４３がオフとなる。更に、ＮＰＮトランジスタＱ１４３がオフとなることで、ノードＮ１４３の電位が上昇し、ＮＰＮトランジスタＱ１４５（ロウサイドトランジスタ）がオンする。

一方、出力端子ＣＯＵＴ１０１からハイレベルが出力されるため、ＮＰＮトランジスタＱ１４１がオンとなり、ノードＮ１４２の電位が降下し、ＮＰＮトランジスタＱ１４４（ハイサイドトランジスタ）がオフする。よって、ＮＰＮトランジスタＱ１４５（ロウサイドトランジスタ）がオン、ＮＰＮトランジスタＱ１４４（ハイサイドトランジスタ）がオフとなり、出力端子ＶＯＵＴの電位はロウレベルとなる。以上が、出力回路１００の通常動作時の説明である。

ここで、出力回路１００では、上記バイアス回路１１０が正常に動作するための電源電圧ＶＣＣは、最低でも以下の電圧以上が必要となる。
ＶＣＣ≧Ｖｒｅｆ+（４×Ｖｆ）
通常、Ｖｒｅｆ＝１Ｖ、Ｖｆ＝０．6Ｖとすると、ＶＣＣ≧３．４Ｖとなり、この電圧値以下の電源電圧ＶＣＣではバイアス回路１１０が動作に至らない。以下に、このような電源電圧ＶＣＣが、バイアス回路１１０が動作するに至らない低電圧時の出力回路１００の動作を説明する。この低い電源電圧ではバイアス回路１１０が動作せず、ＮＰＮトランジスタＱ１２６がオンしない。このため、上述した通常動作時のように、ＮＰＮトランジスタＱ１２６、ダイオードＤ１２１、抵抗Ｒ１２３、ＮＰＮトランジスタＱ１２７が直列に接続された電流経路に電流ＩｃＱ１２７が流れることができず、ＮＰＮトランジスタＱ１２７もオン状態となることができない。
ＮＰＮトランジスタＱ１２７がオン状態とならないため、プルダウン回路１５０のＮＰＮトランジスタＱ１５１もオン状態となることができず、ノードＮ１５１と接地端子ＧＮＤが電気的に遮断され、ノードＮ１５１の電位が電源電圧ＶＣＣに上昇し、ハイレベルとなる。このため、ベースがノードＮ１５１に接続されているＮＰＮトランジスタＱ１５２がオン状態となり、コンパレータ１３０の出力端子ＣＯＵＴ１０１と接地端子ＧＮＤとが導通し、ＮＰＮトランジスタＱ１４１のベース電位をロウレベルに固定される。

この結果、ＮＰＮトランジスタＱ１４１がオフとなり、ノードＮ１４２は電源電圧ＶＣＣとなり、ＮＰＮトランジスタＱ１４４（ハイサイドトランジスタ）がオンする。よって、ＮＰＮトランジスタＱ１４５（ロウサイドトランジスタ）がオフ、ＮＰＮトランジスタＱ１４４（ハイサイドトランジスタ）がオンとなり、出力端子ＶＯＵＴの電位はハイレベルに固定される。

その後、電源電圧ＶＣＣが上昇し、バイアス回路１１０を正常動作させる電圧となると、ＮＰＮトランジスタＱ１２６がオンし、ＮＰＮトランジスタＱ１２７もオン状態となり、上述した通常動作を行うようになる。

ここで、従来の出力回路１では、電源電圧ＶＣＣが低くバイアス回路１０が動作しない場合、差動アンプ２０やコンパレータ３０に定電流を供給することができずにコンパレータ３０の各出力の状態がハイインピーダンスとなり電圧が不定となってしまう。そして、トランジスタの段数の少ない出力段回路４０が先に立ち上がり、上記不定な入力により出力端子Ｖｏｕｔに接続される次段の回路に不安定な信号を出力してしまう可能性があった。このため、もし次段の回路が起動途中であったり、低電圧動作の可能な回路であれば、出力端子Ｖｏｕｔからの不安定な信号を入力し、誤作動を起こす可能性があり、最悪の場合、次段の回路が破壊に至る場合もあった。
また、出力回路１のような問題を防止するため、プルダウン回路により電源電圧が低電位の場合に、出力信号の電位を固定する出力回路２、３のような従来例があった。出力回路２のプルダウン回路５０では、抵抗Ｒ５１、ダイオードＤ５１、抵抗Ｒ５３で構成される電流経路において、抵抗Ｒ５３に発生する電圧が、ＮＰＮトランジスタＱ５２のベース−エミッタ電圧ＶｂｅＱ５２となるまでＮＰＮトランジスタＱ５１がオンする。
このプルダウン回路５０の動作により出力回路２は出力電圧ＶＯＵＴを固定するが、ＮＰＮトランジスタＱ５１がオンとなる電源電圧ＶＣＣはプルダウン回路５０以外の他の回路の動作とは関係なく単独で決まっている。このため、製造バラツキや周辺温度の変化等によって最低電源電圧でもプルダウン回路５０が動作したり、逆に正常動作以下のＶＣＣの電圧でプルダウン回路５０が不動作となる可能性があった。よって、出力回路２でも、上述した出力回路１と同様、不安定な信号を出力してしまう可能性があった。
また、出力回路２では、電源電圧ＶＣＣと接地端子ＧＮＤとの間に、直列接続された抵抗Ｒ５１、ダイオードＤ５１、抵抗Ｒ５３で構成される電流経路が配置されている。このため、この電流経路に上昇する電源電圧に応じた電流が常に流れ、回路の消費電流の増加要因となっていた。
また、出力回路３では、プルダウン回路６０の動作タイミングと出力回路３の信号出力動作のタイミングを合わせるため、抵抗Ｒ６２の一端の接続先がＮＰＮトランジスタＱ７１のベースとなっている。このことにより、ＮＰＮトランジスタＱ７１の動作と、プルダウン回路６０の動作が連動し、出力回路２のようなプルダウン回路の動作タイミングがずれることを防止している。しかし、出力回路２と同様、製造バラツキや周辺温度の変化等によりプルダウン回路６０が不動作となる可能性があった。よって、やはり出力回路３でも、上述した出力回路１と同様、不安定な信号を出力してしまう可能性があった。
また、出力回路３では、電源電圧ＶＣＣと接地端子ＧＮＤとの間に、直列接続された抵抗Ｒ７１、Ｒ６２、Ｒ６３で構成される電流経路が配置されている。このため、この電流経路に上昇する電源電圧に応じた電流が常に流れ、回路の消費電流の増加要因となっていた。
本実施の形態１の出力回路１００では、プルダウン回路１５０により出力段回路１４０の出力信号ＶＯＵＴを固定する動作タイミングはバイアス回路１１０からの電流に応じて行われる。このことにより、バイアス回路１１０が動作を開始するタイミング、つまり出力回路１００が正常動作可能な電源電圧となったタイミングまで、プルダウン回路１５０の出力信号ＶＯＵＴを固定する動作を行うことができる。それ以後の出力回路１００が正常動作可能な電源電圧となった場合には、出力信号ＶＯＵＴを固定する動作を正確に停止することができ、プルダウン回路１５０の動作タイミングが適切な期間以外に動作することを防ぐことができる。
更に、プルダウン回路１５０の消費電流は、カレントミラー接続されたＮＰＮトランジスタＱ１５１に流れる電流であり、バイアス回路１１０の動作電流によって決定される。このため、電源電圧ＶＣＣの上昇に関係ない電流値で保つことができる。よって、消費電力の低減化が可能となる。
発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、本発明を受光回路２００に適用したものである。図２に本実施の形態２にかかる受光回路２００の構成を示す。図２に示すように、受光回路２００は、バイアス回路１１０と、差動アンプ１２０と、コンパレータ１３０と、出力段回路１４０と、プルダウン回路１５０と、受光アンプ２１０とを有する。
受光アンプ２１０は、フォトダイオードＰＤ２１１と、電流電圧変換アンプＡＭＰ２１１と、抵抗Ｒ２１１と、基準電圧回路Ｅ２１１とを有する。
なお、図２に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なるのは、出力回路１００に受光アンプ２１０を組み合わせ、受光回路２００を構成している点である。より詳しくは、出力回路１００の差動入力端子ＶＩＮ１０１に電流電圧変換アンプＡＭＰ２１１の出力、差動入力端子ＶＩＮ１０２に基準電圧回路Ｅ２１１が出力する基準電圧ＶＲが入力されている点である。その点以外は、実施の形態１と同様なため、説明は省略する。
フォトダイオードＰＤ２１１は、ノードＮ２１１と接地端子ＧＮＤとの間に接続される。フォトダイオードＰＤ２１１は、光信号を受光すると、その光信号に応じた光電流Ｉｐｄを出力する。
電流電圧変換アンプＡＭＰ２１１は、入力端子がノードＮ２１１、出力端子が差動入力端子ＶＩＮ１０１に接続される。電流電圧変換アンプＡＭＰ２１１は、フォトダイオードＰＤ２１１からの光電流Ｉｐｄを電圧に変換する。
抵抗Ｒ２１１は、一端がノードＮ２１１、他端が差動入力端子ＶＩＮ１０１に接続される。抵抗Ｒ２１１は、電流電圧変換アンプＡＭＰ２１１に対する帰還抵抗であり、電流電圧変換アンプＡＭＰ２１１の電流電圧変換率を決定する。
基準電圧回路Ｅ２１１は、差動入力端子ＶＩＮ１０２と接地端子ＧＮＤとの間に接続される。基準電圧回路Ｅ２１１は、差動入力端子ＶＩＮ１０２に基準電圧ＶＲを出力する。
受光アンプ２１０の動作としては、フォトダイオードＰＤ２１１に光信号が入力されると、その光信号の入力強度に応じた光電流Ｉｐｄが発生する。そして、電流電圧変換アンプＡＭＰ２１１は、（Ｉｐｄ×Ｒ５０７）の電圧Ｖａを差動入力端子ＶＩＮ１０１に出力する。また、基準電圧回路Ｅ２１１は、差動入力端子ＶＩＮ１０２に基準電圧ＶＲを出力する。
基準電圧ＶＲは固定であるが、電圧Ｖａは光信号の入力強度に応じて変化する。よって、Ｖａ＞ＶＲとなる場合、実施の形態１で説明したＶ１０１＞Ｖ１０２の場合と同様の動作となり、Ｖａ＜ＶＲとなる場合、実施の形態１で説明したＶ１０１＞Ｖ１０２の場合と同様の動作となる。よって、これ以降の動作の説明は省略する。
以上ように、本発明を実施の形態２の受光回路２００に用いても実施の形態１と同様の効果を得ることが可能である。なお、出力回路１００の差動入力端子ＶＩＮ１０１に基準電圧回路Ｅ２１１が出力する基準電圧ＶＲ、差動入力端子ＶＩＮ１０２に電流電圧変換アンプＡＭＰ２１１の出力を入力するように構成してもかまわない。但し、この場合、出力回路１００の入出力の論理が反転することに注意する。
発明の実施の形態３
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、本発明をフォトカプラ回路に適用したものである。図３に本実施の形態３にかかるフォトカプラ回路３００の構成を示す。図３に示すように、フォトカプラ回路３００は、バイアス回路１１０と、差動アンプ１２０と、コンパレータ１３０と、出力段回路１４０と、プルダウン回路１５０と、受光アンプ２１０と、発光ダイオードＬＥＤ３０１とを有する。
なお、図３に示された符号のうち、図２と同じ符号を付した構成は、図２と同じか又は類似の構成を示している。実施の形態２と異なるのは、フォトダイオードＰＤ２１１の入力光信号を発光ダイオードＬＥＤ３０１が出力している点である。その点以外は、実施の形態２と同様なため、説明は省略する。
発光ダイオードＬＥＤ３０１は、信号入力端子ＩＮ３０１、ＩＮ３０２との間に接続される。発光ダイオードＬＥＤ３０１は、信号入力端子ＩＮ３０１、ＩＮ３０２に入力される電気信号に応じて発光し、受光回路２００のフォトダイオードＰＤ２１１にデータを送信する。
信号入力端子ＩＮ３０１、ＩＮ３０２に入力される電気信号には、電流信号、もしくは、信号入力端子ＩＮ３０１、ＩＮ３０２間に直列接続された抵抗により生成される電圧信号でもよい。このような電気信号に応じて発光ダイオードＬＥＤ３０１を発光もしくは非発光とすることで、それに応じた光電流ＩｐｄがフォトダイオードＰＤ２１１に流れることになる。これ以降の動作の説明は、実施の形態２と同様なため省略する。
発光ダイオードＬＥＤ３０１側を１次側、フォトダイオードＰＤ２１１が付加された受光回路２００を２次側とし、これらを１つのパッケージに収めることで、１−２次間を電気的には絶縁し信号のみを通過させることができる。このような構成により、フォトカプラ回路３００を構成することができる。
以上ように、本発明を実施の形態３のフォトカプラ回路３００に用いても実施の形態１、２と同様の効果を得ることが可能である。
なお、フォトカプラ回路３００の別バージョンとして、図４、図５に示すフォトカプラ回路４００、５００のような構成も可能である。
図４のフォトカプラ回路４００は、基準電圧回路Ｅ２１１の代わりに、ダミーフォトダイオードＤＰＤ４１１と、電流電圧変換アンプＡＭＰ４１１と、抵抗Ｒ４１１とを用いる。
ダミーフォトダイオードＤＰＤ４１１は、ノードＮ４１１と接地端子ＧＮＤとの間に接続される。ダミーフォトダイオードＤＰＤ４１１は、光電流Ｉｐｄを出力するフォトダイオードＰＤ２１１と、サイズ、構造が同じであるが、唯一表面にアルミなどで遮光を施し、発光ダイオードＬＥＤ３０１が発光しても光電流Ｉｐｄが発生しない構造となっている。
電流電圧変換アンプＡＭＰ４１１は、入力端子がノードＮ４１１、出力端子が差動入力端子ＶＩＮ１０２に接続される。電流電圧変換アンプＡＭＰ４１１の構成は、電流電圧変換アンプＡＭＰ２１１と同様である。抵抗Ｒ４１１は、一端がノードＮ４１１、他端が差動入力端子ＶＩＮ１０２に接続される。抵抗Ｒ４１１は、抵抗Ｒ２１１と同じ構成（抵抗値、製造プロセスが同じ）である。なお、フォトカプラ回路３００と同様、発光ダイオードＬＥＤ３０１側が１次側であるが、２次側にはダミーフォトダイオードＤＰＤ４１１、電流電圧変換アンプＡＭＰ４１１、抵抗Ｒ４１１とが含まれる。
このような構成のフォトカプラ回路４００の基本的な動作はフォトカプラ回路３００と同様であるが、何らかの影響で２次側にノイズが印加された場合、ダミーフォトダイオードＤＰＤ４１１、電流電圧変換アンプＡＭＰ４１１、抵抗Ｒ４１１とで構成される回路の動きと、フォトダイオードＰＤ２１１、電流電圧変換アンプＡＭＰ２１１、抵抗Ｒ２１１とで構成される回路の動きが同じとなり、差動アンプ１２０でノイズがキャンセルされる利点がある。このため、フォトカプラ回路４００の誤動作を防止する効果がある。なお、２次側に印加されるノイズの原因としては、電源電圧ＶＣＣの変動や、１−２次間がコンデンサー構成となっているため１次側の電圧変動による２次側への影響が考えられる。
図５のフォトカプラ回路５００は、フォトカプラ回路４００のフォトダイオードＰＤ２１１をフォトダイオードＰＤ５１１に置き換えている。フォトダイオードＰＤ２１１とフォトダイオードＰＤ５１１は以下のような相違点がある。
まず、フォトダイオードＰＤ２１１は、エピタキシャル層（Ｎ層）とサブストレート基板（Ｐ層）のＰＮ接合によってフォトダイオードを構成しており、アノード側がサブ基板となり、図２〜図４に示すようにアノードが接地端子ＧＮＤに接続されている。一方、フォトダイオードＰＤ５１１は、エピタキシャル層（Ｎ層）の上部にＰ層を拡散することでＰＮ接合を構成している。このため、アノード、カソードともに接地端子ＧＮＤ、つまり、接地電圧ＧＮＤから浮かして使用することができる。
このため、図５に示すように、フォトダイオードＰＤ５１１のカソードをノードＮ５０１に接続し、そのノードＮ５０１に帰還抵抗Ｒ５０１を接続したアンプＡＭＰ５０１を接続してもよい。なお、この場合、ダミーフォトダイオードＤＰＤ４１１の代わりに、フォトダイオードＰＤ５１１と同じ構成のダミーフォトダイオードＤＰＤ５１１を用いる。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１００ 出力回路
２００ 受光回路
３００、４００、５００ フォトカプラ回路
１１０ バイアス回路
１２０ 差動アンプ
１３０ コンパレータ
１４０ 出力段回路
１５０ プルダウン回路
２１０ 受光アンプ
ＶＣＣ 電源端子
ＧＮＤ 接地端子
ＶＩＮ１０１、ＶＩＮ１０２ 差動入力端子
ＩＮ３０１、ＩＮ３０２ 信号入力端子
ＶＯＵＴ 出力端子
Ｑ１１１〜Ｑ１１４、Ｑ１２１〜Ｑ１２８、Ｑ１４１〜Ｑ１４５ ＮＰＮトランジスタ
Ｒ１１１〜Ｒ１１４、Ｒ１２１〜Ｒ１２３、Ｒ１４１、Ｒ１４２ 抵抗
Ｒ２１１、Ｒ４１１、Ｒ５１１ 帰還抵抗
Ｄ１１１〜Ｄ１１３、Ｄ１２１、Ｄ１４１ ダイオード
ＰＤ２１１、ＰＤ５１１ フォトダイオード
ＡＭＰ２１１、ＡＭＰ４１１ 電流電圧変換アンプ
Ｅ２１１ 基準電圧回路
ＬＥＤ３０１ 発光ダイオード
ＤＰＤ４１１、ＤＰＤ５１１ ダミーフォトダイオード

Claims (10)

  1. 電源電圧が所定の電圧以上で動作するバイアス回路と、
    前記バイアス回路の動作時に生成するバイアス電流もしくはバイアス電圧が供給されると、入力差動信号に応じた信号を出力する差動増幅回路と、
    前記差動増幅回路からの出力に応じた差動信号を入力し、その差動信号に応じて出力信号を出力し、前記バイアス回路よりも直列接続された素子の段数が少なく構成される出力段回路と、
    前記バイアス回路の生成するバイアス電流もしくはバイアス電圧が供給されない場合、強制的に前記出力段回路が入力する差動信号の一方のレベルを接地電圧とすることで、前記出力段回路が出力する出力信号のレベルを固定するプルダウン回路と、を有し、
    前記出力段回路は、電源電圧を供給する電源端子と出力ノードとの間に接続される第１導電型の第１のトランジスタと、前記出力ノードと接地電圧を供給する接地端子との間に接続される第１導電型の第２のトランジスタとを備え、入力する信号に応じて、前記第１、第２のトランジスタが交互にオン状態、オフ状態が切り替わることで前記出力ノードに接続される負荷を駆動し、
    前記出力段回路は、第３〜第５のトランジスタと、第１、第２の抵抗を更に備え、
    前記第１のトランジスタの制御端子が第１のノードに接続され、
    前記第２のトランジスタの制御端子が第２のノードに接続され、
    前記第１の抵抗は、前記電源端子と前記第１のノードとの間に接続され、
    前記第３のトランジスタは、前記第１のノードと前記第２のノードとの間に接続され、当該出力段回路が入力する差動信号の一方を制御端子に入力し、
    前記第４のトランジスタは、前記第２のノードと前記接地端子との間に接続され、制御端子が第３のノードに接続され、
    前記第５のトランジスタは、前記電源端子と前記第３のノードとの間に接続され、当該出力段回路が入力する差動信号の他方を制御端子に入力し、
    前記第２の抵抗は、前記第３のノードと前記接地端子との間に接続される
    出力回路。
  2. 前記プルダウン回路は、第６、第７のトランジスタと、第３の抵抗とを有し、
    前記第６のトランジスタは、前記差動増幅回路からの出力に応じた差動信号の一方を入力する前記出力段回路の入力端子と、前記接地端子との間に接続され、制御端子が第４のノードに接続され、
    前記第３の抵抗は、前記電源端子と前記第４のノードとの間に接続され、
    前記第７のトランジスタは、前記第４のノードと前記接地端子との間に接続され、前記バイアス回路の生成するバイアス電流もしくはバイアス電圧が供給されない場合にオフ状態となり、前記バイアス回路の生成するバイアス電流もしくはバイアス電圧が供給される場合、そのバイアス電流もしくはバイアス電圧に応じた電流を流す
    請求項１に記載の出力回路。
  3. 電源電圧が所定の電圧以上で動作するバイアス回路と、
    前記バイアス回路の動作時に生成するバイアス電流もしくはバイアス電圧が供給されると、入力差動信号に応じた信号を出力する差動増幅回路と、
    前記差動増幅回路からの出力に応じた差動信号を入力し、その差動信号に応じて出力信号を出力し、前記バイアス回路よりも直列接続された素子の段数が少なく構成される出力段回路と、
    前記バイアス回路の生成するバイアス電流もしくはバイアス電圧が供給されない場合、強制的に前記出力段回路が入力する差動信号の一方のレベルを接地電圧とすることで、前記出力段回路が出力する出力信号のレベルを固定するプルダウン回路と、を有し、
    前記差動増幅回路は、
    電源電圧を供給する電源端子と第５のノードとの間に直列接続された第４の抵抗と第８のトランジスタを有する第１の電流経路と、前記電源端子と前記第５のノードとの間に直列接続された第５の抵抗と第９のトランジスタを有する第２の電流経路と、
    前記第５のノードと接地電圧を供給する接地端子との間に接続され、前記第１、第２の電流経路に駆動電流を供給する第１０のトランジスタと、を備え、
    前記第８のトランジスタの制御端子は、前記入力差動信号の一方を入力する第１の入力端子が接続され、
    前記第９のトランジスタの制御端子は、前記入力差動信号の他方を入力する第２の入力端子が接続され、
    前記第４の抵抗と前記第８のトランジスタの第１の中間ノード及び前記第５の抵抗と前記第９のトランジスタの第２の中間ノードから前記入力差動信号に応じた信号が出力され、
    前記第１０のトランジスタは、前記バイアス回路の生成するバイアス電流もしくはバイアス電圧が供給されない場合にオフ状態となり、前記バイアス回路の生成するバイアス電流もしくはバイアス電圧が供給される場合、そのバイアス電流もしくはバイアス電圧に応じた電流を前記駆動電流として流し、
    前記差動増幅回路は、
    前記電源端子と前記接地端子との間で直列接続される第１１、第１２のトランジスタと、
    前記第１の中間ノードと前記第８のトランジスタとの間に接続される第１３のトランジスタと、
    前記第２の中間ノードと前記第９のトランジスタとの間に接続される第１４のトランジスタと、を更に有し、
    前記第１３、第１４のトランジスタの制御端子は、前記第１１、第１２のトランジスタの第３の中間ノードと接続され、
    前記第１１のトランジスタは、前記バイアス回路の生成するバイアス電流もしくはバイアス電圧が供給されない場合にオフ状態となり、前記バイアス回路の生成するバイアス電流もしくはバイアス電圧が供給される場合、そのバイアス電流もしくはバイアス電圧に応じた電流を流し、
    前記第１２のトランジスタは、前記第１１のトランジスタの流す電流に応じた電流を流す
    出力回路。
  4. 前記差動増幅回路は、
    前記第１、第２の中間ノードの間に接続される第１５のトランジスタを更に有し、
    前記第１５のトランジスタの制御端子は、前記第１の中間ノードに接続される
    請求項３に記載の出力回路。
  5. 前記第８〜第１５のトランジスタは、同じ導電型である
    請求項４に記載の出力回路。
  6. 請求項３〜請求項５のいずれか１項に記載の出力回路と、
    光入力信号に応じた光電流を流すフォトダイオードと、
    前記光電流に応じた電圧信号を出力する第１の電流電圧変換増幅回路と、を備え、
    前記差動増幅回路に入力される入力差動信号の一方が、前記第１の電流電圧変換増幅回路の出力する電圧信号である
    受光回路。
  7. 所定の基準電圧を出力する基準電圧生成回路を備え、
    前記差動増幅回路に入力される入力差動信号の他方が、前記基準電圧生成回路の出力する基準電圧である
    請求項６に記載の受光回路。
  8. 前記フォトダイオードと同一構成のダミーフォトダイオードと、前記第１の電流電圧変換増幅回路と同一構成の第２の電流電圧変換増幅回路とを更に有し、
    前記フォトダイオードは、前記第１の電流電圧変換増幅回路の入力端子と前記接地端子との間に接続され、
    前記第１の電流電圧変換増幅回路は、第１の帰還抵抗が並列接続され、その出力端子が前記出力回路の入力差動信号の一方を入力する第１の入力端子に接続され、
    前記ダミーフォトダイオードは、前記第２の電流電圧変換増幅回路の入力端子と前記接地端子との間に接続され、
    前記第２の電流電圧変換増幅回路は、第２の帰還抵抗が並列接続され、その出力端子が前記出力回路の入力差動信号の他方を入力する第２の入力端子に接続される
    請求項６に記載の受光回路。
  9. 前記フォトダイオードと同一構成のダミーフォトダイオードと、前記第１の電流電圧変換増幅回路と同一構成の第２の電流電圧変換増幅回路とを更に有し、
    前記フォトダイオードは、前記第１の電流電圧変換増幅回路の入力端子と第６のノードとの間に接続され、
    前記第１の電流電圧変換増幅回路は、第１の帰還抵抗が並列接続され、その出力端子が前記出力回路の入力差動信号の一方を入力する第１の入力端子に接続され、
    前記ダミーフォトダイオードは、前記第２の電流電圧変換増幅回路の入力端子と前記第６のノードとの間に接続され、
    前記第２の電流電圧変換増幅回路は、第２の帰還抵抗が並列接続され、その出力端子が前記出力回路の入力差動信号の他方を入力する第２の入力端子に接続され、
    第１の増幅回路は、第３の帰還抵抗が並列接続され、その入出力端子が前記第６のノードに接続される
    請求項６に記載の受光回路。
  10. 請求項６〜請求項９のいずれか１項に記載の受光回路と、
    入力電気信号に応じて、前記フォトダイオードが受光する入力光信号を発光する発光ダイオードと、を有する
    フォトカプラ回路。
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