JP4281193B2 - 出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、出力回路に関し、特に低消費電力でかつ高速動作の出力回路に関する。
【０００２】
【従来の技術】
最近、携帯用通信装置等で、デジタル通信が用いられて、さらに、通信容量の増加と、高速化が進んでいる。これらの携帯用高速デジタル通信装置において、装置が小型、軽量化されると共にバッテリー駆動が一般的となってきている。
【０００３】
高速デジタル通信を実現する為の回路の一つに、パイポーラトランジスタで構成されたＩＣにＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路がある。
バイポーラトランジスタで構成されたバイポーラＩＣ回路において、アナログ信号を信号処理した後、デジタル信号に変換するＡ／Ｄコンバータ（ＡＤＣ）からのデジタル信号を出力端子から出力し、この出力端子からの出力信号を上述のＥＣＬ回路を用い、さらに配線を介してデジタル信号処理するＣＭＯＳデジタル回路に供給する。
【０００４】
高速信号処理に用いられるＥＣＬ回路は、図３に示すように、それぞれのベースに互いに逆相のパルス信号が供給されたトランジスタＱ１とＱ２のエミッタ同士が共通接続され、この共通接続点は定電流源を介して例えば、ＶEE（−５．２Ｖ）の基準電位に接続されている。一方、トランジスタＱ１のコレクタは基準電位、例えば０Ｖに、また、トランジスタＱ２のコレクタは負荷抵抗Ｒ１を介して０Ｖの基準電位に接続されている。また、出力用トランジスタＱ３のべースがトランジスタＱ２のコレクタと負荷抵抗Ｒ１の共通接続点に接続され、コレクタは基準電位０Ｖに接続され、かつ、エミッタは一般にオープン状態にされ、ＩＣの端子から外部に信号を取り出すよう設定されている。
【０００５】
さらに、エミッタは外部端子から電流を設定するための抵抗を介してＶEE（−５．２Ｖ）の基準電位に接続されている。このＥＣＬ回路の出力スルーレートは、立ち上がりはトランジスタの能力で、立ち下がりはエミッタに接続した抵抗の値により決定される。立下りを速くする為には抵抗の値を小さくする必要があり、消費電流の増大を招く。
【０００６】
次にアクティブプルダウン回路と称されるＣＣＰＰ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐｕｓｈ Ｐｕｌｌ Ｃｉｒｃｕｉｔ）の１例を、図４の回路図にそって説明する。
互いに逆相の信号がそれぞれのベースに供給されるＮＰＮで構成される差動トランジスタＱ１１、Ｑ１２のエミッタが共通接続され、定電流Ｉ１０を介して基準電位０Ｖに接続されている。また、ＮＰＮトランジスタＱ１１のコレクタは負荷抵抗Ｒ１１を介して基準電源ＶCCに接続され、またＮＰＮトランジスタＱ１２のコレクタも負荷抵抗Ｒ１２を介して基準電源ＶCCに接続されている。
【０００７】
ＮＰＮトランジスタＱ１１のコレクタと負荷抵抗Ｒ１１との共通接続点が、反転アンプＡ１を介して次段の電圧レベルシフト回路を構成するエミッタフォロアＮＰＮトランジスタＱ１４のベースに接続される。コレクタは基準電位ＶCCに接続され、エミッタは定電流源Ｉ１２を介して０Ｖの基準電位に接続される。
また、ＮＰＮトランジスタＱ１２のコレクタと負荷抵抗Ｒ１２との共通接続点が、次段の電圧レベルシフト回路を構成するするエミッタフォロアＰＮＰトランジスタＱ１３のベースに接続される。コレクタは０Ｖの基準電位に接続され、エミッタは定電流源Ｉ１１を介して５Ｖの基準電位ＶCCに接続される。
【０００８】
出力段は、コンプリメンタリーＰＮＰトランジスタとＮＰＮトランジスタで構成されていて、ＰＮＰトランジスタＱ１３のエミッタがＮＰＮトランジスタＱ１５のベースに接続されていて、このＮＰＮトランジスタＱ１３のコレクタは０Ｖの基準電位に接続されている。
トランジスタＱ１４のエミッタは、ＰＮＰトランジスタＱ１６のベースに接続され、ＰＮＰトランジスタＱ１６のエミッタは、ＮＰＮトランジスタＱ１５のエミッタに接続されている。ＰＮＰトランジスタＱ１６のコレクタは、０Ｖの基準電位に接続されている。
このＰＮＰトランジスタＱ１６とＮＰＮトランジスタＱ１５の共通接続されたエミッタが出力端子に接続され、この端子から出力信号が導出される。
【０００９】
互いに逆相の差動信号が差動増幅器（トランジスタ）を構成するＮＰＮトランジスタＱ１１とＱ１２のベースに供給され、ベースに供給された信号が反転（１８０度位相が変わり）して、それぞれのコレクタから出力される。この差動増幅器の利得はエミッタ抵抗の１／２と負荷抵抗Ｒ１１とＲ１２との比で決まる。
この差動増幅器で所定倍増幅された信号（パルス矩形波が多い）は、次段のエミッタフォロア回路を構成するＮＰＮトランジスタＱ１４とＰＮＰトランジスタＱ１３のベースに供給され、ここでＶｆ（トランジスタのベース・エミッタの順方向電圧；約０．７Ｖ）電圧がシフトされる。具体的には、ＮＰＮトランジスタＱ１１のコレクタに出力された信号は反転アンプで信号が反転された後、ＮＰＮトランジスタＱ１４でＶｆ［Ｖ］だけ下がって、出力ＰＮＰトランジスタＱ１６のベースに供給される。
【００１０】
一方、ＮＰＮトランジスタＱ１２のコレクタに出力された信号は、ＰＮＰトランジスタＱ１３でＶｆ［Ｖ］だけ上がって、出力ＮＰＮトランジスタＱ１５のベースに供給される。
いま、ＮＰＮトランジスタＱ１１のベースが“Ｈ”、ＮＰＮトランジスタＱ１２のベースが“Ｌ”レベルとすると、これらの信号が反転されてトランジスタＱ１１のコレクタには“Ｌ”レベル、トランジスタＱ１２のコレクタには“Ｈ”レベルの信号が導出される。
すると、ＰＮＰトランジスタＱ１３のベースは“Ｈ”（＝ＶCC）レベルになり、さらにエミッタも“Ｈ”（＝ＶCC）レベルになり、その結果、出力ＮＰＮトランジスタＱ１５のベースも“Ｈ”（ＶCC−Ｖｆ）レベルになるため、ＯＮ動作し、５Ｖの基準電源ＶCCからコレクタ、エミッタを介して出力に電流が流れる。そのため出力端子（エミッタ）は“Ｈ”（＝ＶCC−Ｖｆ）レベルになる。
【００１１】
一方、ＮＰＮトランジスタＱ１４のベースは反転アンプＡ１で“Ｈ”（ＶCC）レベルになり、この“Ｈ”レベルになった信号（パルス）は伝送されて、次段のＮＰＮトフンジスタＱ１４のエミッタは“Ｈ”（ＶCC−Ｖｆ）レベルになり、その結果、出力ＰＮＰトランジスタＱ１６のベースも“Ｈ”（ＶCC−Ｖｆ）レベルになるため、Ｑ１６はＯＦＦ動作し、エミッタ端子はオープンになる。そのため出力端子（エミッタ）はＮＰＮトランジスタＱ１５のエミッタで決まる電位レベルの“Ｈ”レベルになる。
【００１２】
次に、ＮＰＮトランジスタＱ１１のベースが、“Ｌ”、ＮＰＮトランジスタＱ１２のベースが“Ｈ”レベルとすると、これらの信号が反転されて、トランジスタＱ１１のコレクタには“Ｈ”レベル、トランジスタＱ１２のコレクタには、“Ｌ”レベルの信号が導出される。
すると、ＰＮＰトランジスタＱ１３のベースは“Ｌ”（＝ＶCC−ＶＬ１）レベルになり、さらに、エミッタは、“Ｌ”（＝ＶCC−ＶＬ＋Ｖｆ）レベルになり、その結果、出力ＮＰＮトランジスタＱ１５のベースも“Ｌ”（＝ＶCC−ＶＬ＋Ｖｆ）レベルになる。
【００１３】
一方、ＮＰＮトランジスタＱ１１のコレクタの“Ｈ”レベルの信号は次段の反転アンプＡ１で反転されて“Ｌ”レベルになり、この“Ｌ”レベルの信号（パルス）は伝送され、ＮＰＮトランジスタＱ１４のベースは、“Ｌ”（＝ＶCC−ＶＬ２）レベルになり、さらにエミッタは“Ｌ”（＝ＶCC−ＶＬ２−Ｖｆ）レベルになり、その結果、出力ＰＮＰトランジスタＱ１６のベースも“Ｌ”（＝ＶCC−ＶＬ２−Ｖｆ）レベルになる。このため、出力ＰＮＰトランジスタＱ１６はＯＮ動作し、出力端子に接続されていた負荷容量や抵抗からＰＮＰトランジスタＱ１６のエミッタ、コレクタを介して０Ｖの基準電位に電流が流れる。
この結果、エミッタ電位は下がり、出力レベル（ＶCC−ＶＬ１）とＡ１の出力レベル（ＶCC−ＶＬ２）をＶＬ１＞＞ＶＬ２に設定すると、トランジスタＱ１５はＯＦＦとなり、トランジスタＱ１６のみＯＮとなる。
【００１４】
また、ＥＣＬ回路の他に、ＴＴＬ回路があり、これを用いた高速ＴＴＬ出力回路の例を図５に示す。互いに逆相の信号がそれぞれのベースに供給されたＮＰＮトランジスタＱ２１、Ｑ２２はエミッタ同士が共通接続され、この共通接続が定電流源Ｉ２０を介して、０Ｖの基準電位に接続される。
一方、ＮＰＮトランジスタＱ２１のコレクタに接続されている抵抗Ｒ２１は５Ｖの基準電位ＶCCに接続されている。またＮＰＮトランジスタＱ２２のコレクタは抵抗Ｒ２２を介して５Ｖの基準電位ＶCCに接続されている。
【００１５】
ＮＰＮトランジスタＱ２１のコレクタは、ＮＰＮトランジスタＱ２３のベースに接続され、このトランジスタのコレクタは５Ｖの基準電位ＶCCに接続され、エミッタは定電流源Ｉ２１を介して０Ｖの基準電位に接続されている。
ＮＰＮトランジスタＱ２２のコレクタは、次段のＮＰＮトランジスタＱ２４のベースに接続され、このトランジスタのコレクタは５Ｖの基準電位ＶCCに、エミッタは抵抗Ｒ２３（とＲ２４）を介して０Ｖの基準電位に接続されている。
【００１６】
ＮＰＮトランジスタＱ２５のコレクタは、５Ｖの基準電位ＶCCに接続され、エミッタは出力端子に接続されると共に、ＮＰＮトランジスタＱ２６のコレクタに接続されている。ＮＰＮトランジスタＱ２４のベースは、ダイオードＤ２１、Ｄ２２を介して出力端子に接続され、またＮＰＮトランジスタＱ２６のベースは、抵抗Ｒ２３と抵抗Ｒ２４の共通接続点に接続されている。このＮＰＮトランジスタＱ２６のエミッタは、０Ｖの基準電位に接続されている。
【００１７】
いま、差動増幅用トランジスタＱ２１のべースに“Ｈ”レベルの信号が、トランジスタＱ２２のベースに“Ｌ”レベルの信号が供給されたとすると、ＮＰＮトランジスタＱ２１のコレクタでは、入力信号が反転して、“Ｌ”レベルの信号が取り出される。また、ＮＰＮトランジスタＱ２２のコレクタは、“Ｈ”レベルとなる。
ＮＰＮトランジスタＱ２１のコレクタから取り出された“Ｌ”レベルの信号は、ＮＰＮトランジスタＱ２３のベースに供給され、ＮＰＮトランジスタＱ２３のエミッタからは“Ｌ”レベル信号が導出される。するとこの“Ｌ”レベルの信号は出力段のＮＰＮトランジスタＱ２５のベースに供給され、その結果このトランジスタＱ２５はＯＦＦとなる。
【００１８】
一方、ＮＰＮトランジスタＱ２２のコレクタは“Ｈ”レベルとなり、この“Ｈ”レベルの信号が、次段のＮＰＮトランジスタＱ２４のベースとダイオードＤ２１のアノードに印加される。この“Ｈ”レベルの信号は、抵抗Ｒ２３、Ｒ２４で分割され、この共通接続点も、“Ｈ”レベルとなり、その結果、出力ＮＰＮトランジスタＱ２６のベースに“Ｈ”レベルの信号が供給される。そして、ＮＰＮトランジスタＱ２６はＯＮ動作し、出力のコレクタは、“Ｌ”レベルとなる。この出力用ＮＰＮトランジスタＱ２６はＶｃｅｓａｔまで下がろうとする。
よって、出力端子に接続されていた負荷抵抗、容量から電流をＮＰＮトランジスタＱ２６のコレクタ、エミッタを介して０Ｖの基準電位に電流が流れ込み、出力端子は“Ｌ”レベルになる。
【００１９】
この時、出力端子のレベルが下がり過ぎると、ダイオードＤ２１、Ｄ２２が導通し、この出力端子の電圧はＲ２３とＲ２４の比がＲ２３：Ｒ２４＝１：２とすると、Ｑ２４のエミッタは１．５Ｖｆ、ベースは２．５Ｖｆとなり、従がってコレクタは０．５Ｖｆにクランプされる。従って出力レベルの“Ｌ”レベルは０．５Ｖｆとなる。
【００２０】
次に、差動用トランジスタＱ２１のベースに“Ｌ”レベルの信号が、トランジスタＱ２２のベースに“Ｈ”レベルの信号が、それぞれ印加されると、ＮＰＮトランジスタＱ２１のコレクタでは、入力信号が反転して、“Ｈ”レベルの信号が取り出される。また、ＮＰＮトランジスタＱ２２のコレクタは“Ｌ”レベルとなる。
【００２１】
ＮＰＮトランジスタＱ２１のコレクタから取り出された“Ｈ”レベルの信号はＮＰＮトランジスタＱ２３のベースに供給され、エミッタから“Ｈ”信号が導出される。するとこの“Ｈ”レベルの信号は、出力段のＮＰＮトランジスタＱ２５のベースに供給され、その結果、このトランジスタＱ２５はＯＮとなる。従って出力“Ｈ”レベルはＶCC−２Ｖｆとなる。
【００２２】
一方、ＮＰＮトランジスタＱ２２のコレクタは“Ｌ”レベルとなり、この“Ｌ”レベルの信号が次段のＮＰＮトランジスタのベースとダイオードＤ２１のアノードに印加される。さらに、この“Ｌ”レベルの信号は抵抗Ｒ２３、Ｒ２４で分割され、この共通接続点“Ｌ”レベルとなり、その結果、出力ＮＰＮトランジスタＱ２６のベースに“Ｌ”レベルの信号が供給される。そして、ＮＰＮトランジスタＱ２６はＯＦＦ動作し、出力のコレクタはオープン状態になる。
よって、ＮＰＮトランジスタＱ２６はＯＮ動作状態であるので、５Ｖの基準電位ＶCCからコレクタ、エミッタを介して出力端子に電流が流れ込む。それに伴ってこの出力端子の電位は上昇し“Ｈ”レベルになる。
【００２３】
上述したように、図３に示したＥＣＬ回路はオープンエミッタで、かつそのエミッタから外部抵抗を用いてエミッタの出力電流を設定している。この設定電流は高速動作させるためと、インピーダンスマッチングさせるために、数ｍＡ程度としている。これらのＥＣＬ ＩＣの数が多い場合、トータルの電流が増え、その結果、消費電流が増加することになる。このためバッテリー駆動している携帯通信機器には不向きである。
【００２４】
また、図４に示したアクティブプルダウン回路は、ＰＮＰトランジスタを用いているため、このトランジスタのｆｔがＮＰＮトランジスタのそれより低いので、回路動作のスピードが遅くなる。
これを少しでも改善するため、ＰＮＰトランジスタのプロセスを追加してｆｔを上げることも行つているが、プロセス工程が増え、その分コストが高くなる不利な点がある。
【００２５】
さらに、図５に示したＴＴＬ回路を用いた例では、ＮＰＮトランジスタを用いるために、回路動作のスピードを改善することができるが、出力段のトランジスタが飽和動作を繰り返すため、その動作スピードは決して十分に早いとはいえず、また、電源電圧の変化や温度変動に対して不安定であるという不具合点を有している。
【００２６】
【発明が解決しようとする課題】
上述のごとく、従来の出力回路において、ＥＣＬ回路を用いたものは消費電流が多く、アクティブプルダウン回路を用いたものは回路動作のスピードに問題があり、ＴＴＬ回路を用いたものも動作スピードが十分ではなく、電源電圧の変化や温度変動に対して不安定であるという問題を持っていた。
本発明は、比較的簡単な方法でこれらの問題を解決して、消費電力が少なく、動作速度が速く、かつ、安定した動作が得られる出力回路を、比較的廉価に実現することを課題とする。
【００２７】
【課題を解決するための手段】
上記課題を達成するため、本発明は、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、前記第１のトランジスタのコレクタにベースが接続され、前記第１の基準電位にコレクタが接続された第３のトランジスタと、前記第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、前記第２のトランジスタのコレクタと前記第１のレベルシフトの他端とにベースが接続され、前記第１の基準電位にコレクタが接続された第４のトランジスタと、前記第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、前記第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた定電流源と、前記定電流源と前記第２のレベルシフトの他端との共通接続点にべースが接続され、前記第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタとを具備し、出力が前記第５のトランジスタのコレクタと前記第３のトランジスタのエミッタとの共通接続点と前記第２の基準電位との間で得られることを特徴とする。
【００２８】
また、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、前記第１のトランジスタのコレクタにベースが接続され、前記第１の基準電位にコレクタが接続された第３のトランジスタと、前記第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、前記第２のトランジスタのコレクタと前記第１のレベルシフトの他端とにベースが接続され、前記第１の基準電位にコレクタが接続された第４のトランジスタと、前記第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、前記第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた定電流源と、前記定電流源と前記第２のレベルシフトの他端との共通接続点にべースが接続され、前記第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタと、前記定電流源と前記第２のレベルシフトの他端との共通接続点に所定の電圧を供給する電圧源とを具備し、出力が前記第５のトランジスタのコレクタと前記第３のトランジスタのエミッタとの共通接続点と前記第２の基準電位との間で得られることを特徴とする。
【００２９】
さらにまた、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続さ
れ、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、前記第１のトランジスタのコレクタにベースが接続され、前記第１の基準電位にコレクタが接続された第３のトランジスタと、前記第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、前記第２のトランジスタのコレクタと前記第１のレベルシフトの他端とにベースが接続され、前記第１の基準電位にコレクタが接続された第４のトランジスタと、前記第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、前記第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた第１の定電流源と、前記第１の定電流源と前記第２のレベルシフトの他端との共通接続点にべースが接続され、前記第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタと、抵抗を介して第３の基準電位にベースが接続され、前記第３の基準電位にコレクタが接続された第６のトランジスタと、一端が前記第６のトランジスタのベースに接続され、他端が第７のトランジスタのコレクタおよびオペアンプの反転入力端子に接続された第３のレベルシフトと、前記第６のトランジスタのエミッタにその一端が接続された第４のレベルシフトと、前記第４のレベルシフトの他端と第４の基準電位間に接続され、電流を任意に設定するバイアスを備えた第２の定電流源と、前記第２の定電流源と前記第４のレベルシフトの他端との共通接続点にベースが接続され、前記第４の基準電位にエミッタが接続された第７のトランジスタとから構成されるダミー出力段回路と、非反転入力端子が電圧源に接続された前記オペアンプから構成され、前記ダミー出力段回路の出力を反転増幅する反転増幅回路を具備し、前記反転増幅回路の出力は、前記第１およびに前記第２の定電流源にバイアス電圧として帰還され、出力が前記第５のトランジスタのコレクタと前記第３のトランジスタのエミッタとの共通接続点と前記第２の基準電位との間で得られるものである。
【００３０】
これらにより、比較的簡単な回路で、消費電力が少なく、動作速度が速く、かつ、安定した動作が得られる出力回路を、廉価に実現することができる。
【００３１】
【発明の実施の形態】
以下、本発明にかかる出力回路を添付図面を参照にして詳細に説明する。
【００３２】
図１に、本発明の出力回路の回路図を示す。
差動用ＮＰＮトランジスタＱ５７、Ｑ５９のそれぞれのベースに互いに位相が異なる信号が供給され、エミッタ同士が共通接続され、この共通接続点が定電流源を構成するＮＰＮトランジスタＱ５８のコレクタに接続される。
ＮＰＮトランジスタＱ５８のベースには、エミッタ電流を所定値に設定するための電圧ＶＢ１が印加されている。またエミッタは、直接０Ｖの基準電位に接続されるか、またはエミッタ抵抗Ｒ５２を介して０Ｖの基準電位に接続される。
一方、差動用ＮＰＮトランジスタＱ５７のコレクタは負荷抵抗Ｒ５８を介して３．３Ｖの基準電位ＶCCに接続されている。また、ＮＰＮトランジスタＱ５９のコレクタは負荷抵抗Ｒ５９を介して、ＶCCに接続されている。
【００３３】
また差動用ＮＰＮトランジスタＱ５７、Ｑ５９のコレクタにはクランプ電圧を供給するように設定されている。すなわち、基準電圧発生回路が以下のように構成されている。３．３Ｖの基準電位ＶCCから抵抗Ｒ６１を介してＰＮＰトランジスタＱ５１のエミッタに接続され、べースには所定のエミッタ電流を設定するための電圧ＶＢが印加されている。また、コレクタはコレクタとベースが共通接続され、ダイオード構成されたトランジスタＱ５４のコレクタに接続され、カソードに相当するエミッタは、また、コレクタとベースが共通接続され、ダイオードを構成するＮＰＮトランジスタＱ５３のコレクタに接続されている。このダイオードを構成するトランジスタＱ５３のエミッタは、さらにダイオードを構成するＮＰＮトランジスタＱ５２のコレクタとベースに共通接続され、カソードに相当するエミッタは０Ｖの基準電位に接続される。
【００３４】
ダイオードを構成するトランジスタＱ５４のコレクタとエミッタ間に並列に抵抗Ｒ６２とＲ６３が直列接続され、これらの抵抗の共通接続点がＮＰＮトランジスタＱ５５、Ｑ５６のベースに接続され、ＮＰＮトランジスタＱ５５のエミッタはＮＰＮトランジスタＱ５７のコレクタに接続され、コレクタは基準電位ＶCCに接続される。
また、ＮＰＮトランジスタＱ５６のエミッタは、ＮＰＮトランジスタＱ５９のコレクタに接続され、コレクタは基準電位ＶCCに接続される。
ＮＰＮトランジスタＱ５９のコレクタは出力ＮＰＮトランジスタＱ６６のベースに接続され、ＮＰＮトランジスタＱ６６のコレクタは基準電位ＶCCに接続され、さらにエミッタは出力端子とＮＰＮトランジスタＱ６７のコレクタに接続されている。
【００３５】
一方、ＮＰＮトランジスタＱ５７のコレクタは、レベルシフト用ＮＰＮトランジスタＱ６３のベースに接続されると共に、ダイオード構成されたＮＰＮトランジスタＱ６５のコレクタとベースに接続される。ＮＰＮトランジスタＱ６５のエミッタは出力端子に接続されている。
ＮＰＮトランジスタＱ６３のコレクタは基準電位ＶCCに接続され、エミッタは抵抗Ｒ７４を介して定電流源に接続されている。
この定電流源と抵抗Ｒ７４の共通接続点はＮＰＮトランジスタＱ６７のベースに接続され、このトランジスタのエミッタは０Ｖの基準電位に、またコレクタは出力端子にそれぞれ接続されている。
【００３６】
さらに、定電流源と抵抗Ｒ７４の共通接続点はＮＰＮトランジスタＱ６２のエミッタに接続され、ＮＰＮトランジスタＱ６２のベースはダイオードを構成するＮＰＮトランジスタＱ５３のコレクタ・ベースとエミッタ間に並列に抵抗Ｒ６４とＲ６５が直列に接続された共通接続点に接続され、またＮＰＮトランジスタＱ６２のコレクタは基準電位ＶCCに接続されている。
出力ＮＰＮトランジスタＱ６６のベースにダイオードを構成するＮＰＮトランジスタＱ６１のコレクタとベースが共通接続され、カソードに相当するエミッタには所定の基準電圧ＶＢ２が供給される。
また、上述した抵抗Ｒ７４と０Ｖの基準電位間に接続される定電流源は、例えば、ＮＰＮトランジスタＱ６４と抵抗Ｒ７５で構成し、このＮＰＮトランジスタＱ６４のコレクタを抵抗Ｒ７４に接続し、エミッタは抵抗Ｒ７５を介して０Ｖの基準電位に接続すると共に、ベースに所定の電圧ＶＢ３を印加するとよい。
【００３７】
次に、定電流源を構成するＮＰＮトランジスタＱ６４のベースに供給する電圧発生回路について図２を用いて説明する。
ＮＰＮトランジスタＱ１００のベースは抵抗Ｒ１００を介して基準電位ＶCCに接続されると共に、ダイオードＤ１００のカソードの接続されている。またコレクタもこの基準電位ＶCCに接続されている。エミッタは抵抗Ｒ１０１を介してＮＰＮトランジスタＱ１０１のコレクタに接続されている。
抵抗Ｒ１０１とＮＰＮトランジスタＱ１０１のコレクタとの共通接続点は、ＮＰＮトランジスタＱ１０２のベースに接続され、このＮＰＮトランジスタＱ１０２のエミッタは０Ｖの基準電位に、コレクタはダイオードＤ１００のカソードとオペアンプＡの反転入力端子に接続されている。オペアンプＡの正（非反転）入力端子は所定の電圧ＶＢ４（＝ＶCC／２−０．４Ｖ）の基準電圧に接続されている。
このオペアンプＡの出力端子はＮＰＮトランジスタＱ１０１のベースと図１に示した定電流源用ＮＰＮトランジスタＱ６４のべースと接続され、所定の電圧が供給される。
【００３８】
次に、図１を用いて本発明の回路の動作を説明する。
差動用ＮＰＮトランジスタＱ５７のベースに、“Ｈ”レベルが、ＮＰＮトランジスタＱ５９のベースに“Ｌ”レベルの信号が印加されたとする。するとＮＰＮトランジスタＱ５７のコレクタには“Ｌ”レベルの信号が、ＮＰＮトフンジスタＱ５９のコレクタには“Ｈ”レベルの信号が出力される。
すると、出力用ＮＰＮトランジスタＱ６６のベースに“Ｈ”レベルの信号が、ＮＰＮトランジスタＱ６３のベースには“Ｌ”レベルの信号がそれぞれ印加される。
【００３９】
これにより、ＮＰＮトランジスタＱ６６はＯＮ動作し、ＶCCから抵抗Ｒ７７を介して出力端子ＯＵＴに電流が流れ、出力端子ＯＵＴは“Ｈ”レベルになる。
ＮＰＮトランジスタＱ６３のベースが“Ｌ”レベルであり、ベースよりＶＢＥ［Ｖ］だけ電位が下がり、さらに電流値×抵抗Ｒ７３（Ｒ７４）下がった電位が出力用ＮＰＮトランジスタＱ６７のベースに供給される。しかし、このベースに供給される電位はＶＢＥ［Ｖ］以下に設定されているので、ＮＰＮトランジスタＱ６７はＯＦＦとなる。
【００４０】
出力が、“Ｈ”レベルのとき、出力端子の電圧が上昇し続けると、ダイオードを構成するＮＰＮトランジスタＱ６１と、これと直列接続されている電圧源ＶＢ２（＝ＶCC／２＋０．４［Ｖ］）とが動作し、（ＶＢ２＋Ｖｆ［Ｖ］）の値にクランプするよう設定されている。これにより、出力トランジスタＱ６６のエミッタはＶＢ２にクランプされる。
従って、出力“Ｈ”レベルはＶＢ２により設定することができる。出力の“Ｌ”レベルから“Ｈ”レベルへの立ち上がり時定数は負荷抵抗Ｒ５９と負荷容量ＣＬで決まり、τ＝ＣＬ×Ｒ５９／βとなリ、ＥＣＬ回路と同程度のスルーレートにすることができる。
【００４１】
また、差動用ＮＰＮトランジスタＱ５７、Ｑ５９の各コレクタにＮＰＮトランジスタＱ５５、Ｑ５６のエミッタが接続されているが、これも差動用トランジスタＱ５７、Ｑ５９のコレクタ電位が下がり過ぎないように“Ｌ”レベルのクランプレベルを設定している。
さらに、ＮＰＮトランジスタＱ６７のベース電位が下がり過ぎないように、ＮＰＮトランジスタＱ６２のエミッタがＮＰＮトランジスタＱ６２のベースに接続してクランプ動作するよう設定してあり、ベース電位をたとえばＶＢＥ−０．３［Ｖ］に設定してある。
【００４２】
一方、入力信号として、差動用ＮＰＮトランジスタＱ５７のベースに“Ｌ”レベルが、ＮＰＮトランジスタＱ５９のに“Ｈ”レベルの信号が印加されたとすると、ＮＰＮトランジスタＱ５７のコレクタには“Ｈ”レベルの信号が、ＮＰＮトランジスタＱ５９のコレクタには“Ｌ”レベルの信号が出力される。
すると、出力用ＮＰＮトランジスタＱ６６のベースに“Ｌ”レベルの信号が、ＮＰＮトランジスタＱ６３のベースには“Ｈ”レベルの信号がそれぞれ印加される。
【００４３】
ＮＰＮトランジスタＱ６６はＯＦＦ動作し、エミッタはオープン状態になる。ＮＰＮトランジスタＱ６３のベースが“Ｈ”レベルであり、ベースよりＶＢＥ［Ｖ］だけ電位がさがり、さらに電流×抵抗（Ｒ７３）Ｒ７４下がった電位が出力用ＮＰＮトランジスタＴＱ６７のベースに供給される。このとき、ベースに供給される電位はＶＢＥ［Ｖ］以上に設定されているので、ＮＰＮトランジスタＱ６７はＯＮとなる。
【００４４】
すると、出力端子からＮＰＮトランジスタＱ６７のコレクタ、エミッタを介して０Ｖの基準電位に電流が流れ、その結果、出力端子は“Ｌ”レベルになる。出力端子の電圧レベルは定電流源の電流値をＩとすると、出力ＮＰＮトランジスタＱ６７のＶＢＥから、ＶＢＥ（Ｑ６５）＋Ｉ×Ｒ７４＋ＶＢＥ（Ｑ６３）−ＶＢＥ（Ｑ６５）＝Ｖｆ＋Ｉ×Ｒ７４［Ｖ］となる。
したがって、定電流源Ｉの電流値を任意に設定することにより、出力端子における“Ｌ”レベルの電位を任意に設定することができる。
【００４５】
すなわち、ＮＰＮトランジスタＱ６４のベースに印加される電位を任意に設定してコレクタ・エミッタ間を流れる電流を変えることができる。具体的には、ＮＰＮトランジスタＱ６４のベース電位をＶＢ３とすると、Ｉ＝ＶＢ３−ＶＢＥ／Ｒ７５（ＫΩ）［ｍＡ］で設定するとよい。
この設定したＩにより、“Ｌ”レベルの出力電位は前述したように、ＶＬ＝ＶＢＥ＋Ｉ×Ｒ７５［Ｖ］とすることができる。出力“Ｈ”レベルから“Ｌ”レベルの立下り時定教はτ＝ＣＬ×Ｒ７４／βとなり、Ｒ７４を適切に設定することにより、立上がりでも立下りと同様のスルーレートを得ることができる。
【００４６】
上述した各クランプ電位は、基準電源ＶCCと０Ｖの基準電位間に抵抗Ｒ６１、ＰＮＰトランジスタＱ５１、ダイオードＱ５４、Ｑ５３、Ｑ５２を直列接続し、さらに、ダイオードＱ５４間に並列に担抗Ｒ６２、Ｒ６３を直列接続し、この共通接続点からＮＰＮトランジスタＱ５５、Ｑ５６と介して差動用トランジスタＱ５７、Ｑ５９のコレクタにクランプ電圧を供給している。
また、ダイオードＱ５３と並列に、抵抗Ｒ６４と抵抗Ｒ６５を直列接続し、この共通接続点からＮＰＮトランジスタＱ６２のベースにクランプ電圧を供給している。
【００４７】
次に、“Ｌ”レベルを決定する定電流源用ＮＰＮトランジスタＱ６４に供給するバイアス回路ＶＢ３について図２を用いて説明する。
基準電位ＶCCから抵抗Ｒ１００を介してＮＰＮトランジスタＱ１００のベースに接続され、コレクタは基準電位ＶCCに、エミッタは抵抗Ｒ１０１に接続されている。この抵抗Ｒ１０１の他端はＮＰＮトランジスタＱ１０１のコレクタに接続されると共に、ＮＰＮトランジスタＱ１０２のベースにも接続される。
【００４８】
ＮＰＮトランジスタＱ１０１のエミッタは、Ｒ１０２を介して０Ｖの基準電位に、またＮＰＮトランジスタＱ１０２のエミッタも同様に０Ｖの基準電位に接続されている。ＮＰＮトランジスタＱ１００のベースは、ダイオードＤ１００のアノードに接続され、ダイオードＤ１００のカソードはＮＰＮトランジスタのコレクタに接続されると共に、オペアンプＡの反転入力端子に接続されている。
また、このオペアンプＡの非反転入力端子は電源ＶＢ４に接続されている。出力端子はＮＰＮトランジスタＱ１０１のベースと接続され、出力電圧を入力に帰還している。
【００４９】
ここで、この電圧源ＶＢ３について説明する。非反転入力端子ＶＢ４にＶCC／２−０．４［Ｖ］の電圧を印加し、反転入力端子の電圧が、今、このＶＢ４より上がったとする。すると、出力端子の電圧は下がり、その電圧がＮＰＮトランジスタＱ１０１のベースにフィードバックされる。ベース電位が下がったため、コレクタ、エミッタ電流が小さくなり、その結果、ＮＰＮトランジスタＱ１００のエミッタ電位が上昇し、ベースの電位も上昇する。
【００５０】
しかし、ＮＰＮトランジスタＱ１０２のベース電位が上がり、コレクタ電流が増加するため、ダイオードＤ１００に流れる電流も増加し、その結果ダイオードの両端でドロップする電圧も大きくなり、非反転入力端子に供給される電圧は減少して、反転入力端子の電圧ＶＢ４と等しくなる。
一方、非反転入力転子に印加される電圧が下がったときは、上述の動作とは逆の動作になる。（詳細な説明は省略する。）
【００５１】
このＮＰＮトランジスタＱ１０１のベースにオペアンプＡからフィードバックされた電圧が供給され、この電圧が図１で説明した定電流源用トランジスタＱ６４のべースに印加されるため、安定した電圧が供給されることになる。図２は、図１の出力レベル“Ｌ”が出力された時の構成図と同一であるため、図１中で出力“Ｌ”レベルは、図２中の反転入力端子と等しくなる。
よって、出力“Ｈ”レベルはＶＢ２＝ＶCC／２＋０．４により、ＶＯＨ＝ＶCC／２＋０．４、出力レベル“Ｌ”はＶＢ４＝ＶCC／２−０．４により、ＶＯＬ＝ＶCC／２−０．４となる。この出力電圧は電源電圧の変動、温度変化に対して安定である。
【００５２】
以上述べたように、本発明の回路は、出力回路の最終段の上下のＮＰＮトランジスタが飽和せずにプッシュプル動作を行うことにより、ＥＣＬと同等のスピードで動作させることができ、さらにＥＣＬ回路のように立下りスピードを確保するためにエミッタ抵抗を小さくする必要も無い。したがって、消費電力も小さくすることができる。
さらに、ロジックレベルの“Ｈ”レベルと“Ｌ”レベルを任意の値に設定することができ、扱う信号振幅を可変することができる特徴もある。
また、出力レベル、とくに“Ｌ”レベルを設定するため、図１と同じ回路を一部に用いて電圧源を構成したため、安定に動作させることができる。
【００５３】
【発明の効果】
以上説明したように請求項１の発明は、出力回路において、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、第１のトランジスタのコレクタにベースが接続され、第１の基準電位にコレクタが接続された第３のトランジスタと、第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、第２のトランジスタのコレクタと第１のレベルシフトの他端とにベースが接続され、第１の基準電位にコレクタが接続された第４のトランジスタと、第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた定電流源と、定電流源と第２のレベルシフトの他端との共通接続点にべースが接続され、第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタとを具備し、出力が第５のトランジスタのコレクタと第３のトランジスタのエミッタとの共通接続点と第２の基準電位との間で得られることを特徴とする。
これにより、本発明の出力回路は、最終段の上下のＮＰＮトランジスタを飽和させずにプッシュプル動作を行わせることができ、ＥＣＬと同等のスピードで動作させることができる。さらにＥＣＬ回路のように立下りスピードを確保するためにエミッタ抵抗を小さくする必要も無く、したがって、消費電力も小さくすることができる。
【００５４】
また、請求項４の発明は、出力回路において、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、第１のトランジスタのコレクタにベースが接続され、第１の基準電位にコレクタが接続された第３のトランジスタと、第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、第２のトランジスタのコレクタと第１のレベルシフトの他端とにベースが接続され、第１の基準電位にコレクタが接続された第４のトランジスタと、第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた定電流源と、定電流源と第２のレベルシフトの他端との共通接続点にべースが接続され、第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタと、定電流源と第２のレベルシフトの他端との共通接続点に所定の電圧を供給する電圧源とを具備し、出力が第５のトランジスタのコレクタと第３のトランジスタのエミッタとの共通接続点と第２の基準電位との間で得られることを特徴とする。
これにより、本発明の出力回路では、最終段の上下のＮＰＮトランジスタを飽和させずにプッシュプル動作を行わせることができ、ＥＣＬと同等のスピードで動作させることができる。さらにＥＣＬ回路のように立下りスピードを確保するためにエミッタ抵抗を小さくする必要も無く、したがって、消費電力も小さくすることができる。さらに、ロジックレベルの“Ｈ”レベルと“Ｌ”レベルを任意の値に設定することができ、扱う信号振幅を可変することができる。
【００５５】
また、請求項７の発明は、出力回路において、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、第１のトランジスタのコレクタにベースが接続され、第１の基準電位にコレクタが接続された第３のトランジスタと、第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、第２のトランジスタのコレクタと第１のレベルシフトの他端とにベースが接続され、第１の基準電位にコレクタが接続された第４のトランジスタと、第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた第１の定電流源と、第１の定電流源と第２のレベルシフトの他端との共通接続点にべースが接続され、第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタと、抵抗を介して第３の基準電位にベースが接続され、第３の基準電位にコレクタが接続された第６のトランジスタと、一端が第６のトランジスタのベースに接続され、他端が第７のトランジスタのコレクタおよびオペアンプの反転入力端子に接続された第３のレベルシフトと、第６のトランジスタのエミッタにその一端が接続された第４のレベルシフトと、第４のレベルシフトの他端と第４の基準電位間に接続され、電流を任意に設定するバイアスを備えた第２の定電流源と、第２の定電流源と第４のレベルシフトの他端との共通接続点にベースが接続され、第４の基準電位にエミッタが接続された第７のトランジスタとから構成されるダミー出力段回路と、非反転入力端子が電圧源に接続されたオペアンプから構成され、ダミー出力段回路の出力を反転増幅する反転増幅回路を具備し、反転増幅回路の出力は、第１およびに第２の定電流源にバイアス電圧として帰還され、出力が第５のトランジスタのコレクタと第３のトランジスタのエミッタとの共通接続点と第２の基準電位との間で得られるものである。これにより、本発明の出力回路では、最終段の上下のＮＰＮトランジスタを飽和させずにプッシュプル動作を行わせることができ、ＥＣＬと同等のスピードで動作させることができる。さらにＥＣＬ回路のように立下りスピードを確保するためにエミッタ抵抗を小さくする必要も無く、したがって、消費電力も小さくすることができる。さらに、ロジックレベルの“Ｈ”レベルと“Ｌ”レベルを任意の値に設定することができ、扱う信号振幅を可変することができる。また、電源の電圧変動や温度変化の影響を受けずに、安定に動作させることができる。
【図面の簡単な説明】
【図１】本発明の出力回路の一実施の形態の回路図。
【図２】図１の出力回路に用いられる電圧発生回路の回路図。
【図３】従来のＥＣＬを用いた出力回路の回路図。
【図４】従来のＣＣＰＰを用いた出力回路の回路図。
【図５】従来のＴＴＬを用いた出力回路の回路図。
【符号の説明】
Ａ、Ａ１…反転増幅器、Ｃ…容量、Ｄ２１、Ｄ２２、Ｄ１００…ダイオード、Ｉ０、Ｉ１０〜Ｉ１２、Ｉ２０〜Ｉ２１…電流源、Ｑ１、Ｑ２、Ｑ１１〜Ｑ１６、Ｑ２１〜Ｑ２６、Ｑ５１〜Ｑ６７、Ｑ１００〜Ｑ１０２…トランジスタ、Ｒ１１〜Ｒ１２、Ｒ２１〜Ｒ２４、Ｒ６１〜Ｒ７５、Ｒ１００〜Ｒ１０２…抵抗、ＶCC、ＶEE…基準電圧、ＶＢ、ＶＢ１〜ＶＢ４…電圧源。
【発明の属する技術分野】
本発明は、出力回路に関し、特に低消費電力でかつ高速動作の出力回路に関する。
【０００２】
【従来の技術】
最近、携帯用通信装置等で、デジタル通信が用いられて、さらに、通信容量の増加と、高速化が進んでいる。これらの携帯用高速デジタル通信装置において、装置が小型、軽量化されると共にバッテリー駆動が一般的となってきている。
【０００３】
高速デジタル通信を実現する為の回路の一つに、パイポーラトランジスタで構成されたＩＣにＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路がある。
バイポーラトランジスタで構成されたバイポーラＩＣ回路において、アナログ信号を信号処理した後、デジタル信号に変換するＡ／Ｄコンバータ（ＡＤＣ）からのデジタル信号を出力端子から出力し、この出力端子からの出力信号を上述のＥＣＬ回路を用い、さらに配線を介してデジタル信号処理するＣＭＯＳデジタル回路に供給する。
【０００４】
高速信号処理に用いられるＥＣＬ回路は、図３に示すように、それぞれのベースに互いに逆相のパルス信号が供給されたトランジスタＱ１とＱ２のエミッタ同士が共通接続され、この共通接続点は定電流源を介して例えば、ＶEE（−５．２Ｖ）の基準電位に接続されている。一方、トランジスタＱ１のコレクタは基準電位、例えば０Ｖに、また、トランジスタＱ２のコレクタは負荷抵抗Ｒ１を介して０Ｖの基準電位に接続されている。また、出力用トランジスタＱ３のべースがトランジスタＱ２のコレクタと負荷抵抗Ｒ１の共通接続点に接続され、コレクタは基準電位０Ｖに接続され、かつ、エミッタは一般にオープン状態にされ、ＩＣの端子から外部に信号を取り出すよう設定されている。
【０００５】
さらに、エミッタは外部端子から電流を設定するための抵抗を介してＶEE（−５．２Ｖ）の基準電位に接続されている。このＥＣＬ回路の出力スルーレートは、立ち上がりはトランジスタの能力で、立ち下がりはエミッタに接続した抵抗の値により決定される。立下りを速くする為には抵抗の値を小さくする必要があり、消費電流の増大を招く。
【０００６】
次にアクティブプルダウン回路と称されるＣＣＰＰ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐｕｓｈ Ｐｕｌｌ Ｃｉｒｃｕｉｔ）の１例を、図４の回路図にそって説明する。
互いに逆相の信号がそれぞれのベースに供給されるＮＰＮで構成される差動トランジスタＱ１１、Ｑ１２のエミッタが共通接続され、定電流Ｉ１０を介して基準電位０Ｖに接続されている。また、ＮＰＮトランジスタＱ１１のコレクタは負荷抵抗Ｒ１１を介して基準電源ＶCCに接続され、またＮＰＮトランジスタＱ１２のコレクタも負荷抵抗Ｒ１２を介して基準電源ＶCCに接続されている。
【０００７】
ＮＰＮトランジスタＱ１１のコレクタと負荷抵抗Ｒ１１との共通接続点が、反転アンプＡ１を介して次段の電圧レベルシフト回路を構成するエミッタフォロアＮＰＮトランジスタＱ１４のベースに接続される。コレクタは基準電位ＶCCに接続され、エミッタは定電流源Ｉ１２を介して０Ｖの基準電位に接続される。
また、ＮＰＮトランジスタＱ１２のコレクタと負荷抵抗Ｒ１２との共通接続点が、次段の電圧レベルシフト回路を構成するするエミッタフォロアＰＮＰトランジスタＱ１３のベースに接続される。コレクタは０Ｖの基準電位に接続され、エミッタは定電流源Ｉ１１を介して５Ｖの基準電位ＶCCに接続される。
【０００８】
出力段は、コンプリメンタリーＰＮＰトランジスタとＮＰＮトランジスタで構成されていて、ＰＮＰトランジスタＱ１３のエミッタがＮＰＮトランジスタＱ１５のベースに接続されていて、このＮＰＮトランジスタＱ１３のコレクタは０Ｖの基準電位に接続されている。
トランジスタＱ１４のエミッタは、ＰＮＰトランジスタＱ１６のベースに接続され、ＰＮＰトランジスタＱ１６のエミッタは、ＮＰＮトランジスタＱ１５のエミッタに接続されている。ＰＮＰトランジスタＱ１６のコレクタは、０Ｖの基準電位に接続されている。
このＰＮＰトランジスタＱ１６とＮＰＮトランジスタＱ１５の共通接続されたエミッタが出力端子に接続され、この端子から出力信号が導出される。
【０００９】
互いに逆相の差動信号が差動増幅器（トランジスタ）を構成するＮＰＮトランジスタＱ１１とＱ１２のベースに供給され、ベースに供給された信号が反転（１８０度位相が変わり）して、それぞれのコレクタから出力される。この差動増幅器の利得はエミッタ抵抗の１／２と負荷抵抗Ｒ１１とＲ１２との比で決まる。
この差動増幅器で所定倍増幅された信号（パルス矩形波が多い）は、次段のエミッタフォロア回路を構成するＮＰＮトランジスタＱ１４とＰＮＰトランジスタＱ１３のベースに供給され、ここでＶｆ（トランジスタのベース・エミッタの順方向電圧；約０．７Ｖ）電圧がシフトされる。具体的には、ＮＰＮトランジスタＱ１１のコレクタに出力された信号は反転アンプで信号が反転された後、ＮＰＮトランジスタＱ１４でＶｆ［Ｖ］だけ下がって、出力ＰＮＰトランジスタＱ１６のベースに供給される。
【００１０】
一方、ＮＰＮトランジスタＱ１２のコレクタに出力された信号は、ＰＮＰトランジスタＱ１３でＶｆ［Ｖ］だけ上がって、出力ＮＰＮトランジスタＱ１５のベースに供給される。
いま、ＮＰＮトランジスタＱ１１のベースが“Ｈ”、ＮＰＮトランジスタＱ１２のベースが“Ｌ”レベルとすると、これらの信号が反転されてトランジスタＱ１１のコレクタには“Ｌ”レベル、トランジスタＱ１２のコレクタには“Ｈ”レベルの信号が導出される。
すると、ＰＮＰトランジスタＱ１３のベースは“Ｈ”（＝ＶCC）レベルになり、さらにエミッタも“Ｈ”（＝ＶCC）レベルになり、その結果、出力ＮＰＮトランジスタＱ１５のベースも“Ｈ”（ＶCC−Ｖｆ）レベルになるため、ＯＮ動作し、５Ｖの基準電源ＶCCからコレクタ、エミッタを介して出力に電流が流れる。そのため出力端子（エミッタ）は“Ｈ”（＝ＶCC−Ｖｆ）レベルになる。
【００１１】
一方、ＮＰＮトランジスタＱ１４のベースは反転アンプＡ１で“Ｈ”（ＶCC）レベルになり、この“Ｈ”レベルになった信号（パルス）は伝送されて、次段のＮＰＮトフンジスタＱ１４のエミッタは“Ｈ”（ＶCC−Ｖｆ）レベルになり、その結果、出力ＰＮＰトランジスタＱ１６のベースも“Ｈ”（ＶCC−Ｖｆ）レベルになるため、Ｑ１６はＯＦＦ動作し、エミッタ端子はオープンになる。そのため出力端子（エミッタ）はＮＰＮトランジスタＱ１５のエミッタで決まる電位レベルの“Ｈ”レベルになる。
【００１２】
次に、ＮＰＮトランジスタＱ１１のベースが、“Ｌ”、ＮＰＮトランジスタＱ１２のベースが“Ｈ”レベルとすると、これらの信号が反転されて、トランジスタＱ１１のコレクタには“Ｈ”レベル、トランジスタＱ１２のコレクタには、“Ｌ”レベルの信号が導出される。
すると、ＰＮＰトランジスタＱ１３のベースは“Ｌ”（＝ＶCC−ＶＬ１）レベルになり、さらに、エミッタは、“Ｌ”（＝ＶCC−ＶＬ＋Ｖｆ）レベルになり、その結果、出力ＮＰＮトランジスタＱ１５のベースも“Ｌ”（＝ＶCC−ＶＬ＋Ｖｆ）レベルになる。
【００１３】
一方、ＮＰＮトランジスタＱ１１のコレクタの“Ｈ”レベルの信号は次段の反転アンプＡ１で反転されて“Ｌ”レベルになり、この“Ｌ”レベルの信号（パルス）は伝送され、ＮＰＮトランジスタＱ１４のベースは、“Ｌ”（＝ＶCC−ＶＬ２）レベルになり、さらにエミッタは“Ｌ”（＝ＶCC−ＶＬ２−Ｖｆ）レベルになり、その結果、出力ＰＮＰトランジスタＱ１６のベースも“Ｌ”（＝ＶCC−ＶＬ２−Ｖｆ）レベルになる。このため、出力ＰＮＰトランジスタＱ１６はＯＮ動作し、出力端子に接続されていた負荷容量や抵抗からＰＮＰトランジスタＱ１６のエミッタ、コレクタを介して０Ｖの基準電位に電流が流れる。
この結果、エミッタ電位は下がり、出力レベル（ＶCC−ＶＬ１）とＡ１の出力レベル（ＶCC−ＶＬ２）をＶＬ１＞＞ＶＬ２に設定すると、トランジスタＱ１５はＯＦＦとなり、トランジスタＱ１６のみＯＮとなる。
【００１４】
また、ＥＣＬ回路の他に、ＴＴＬ回路があり、これを用いた高速ＴＴＬ出力回路の例を図５に示す。互いに逆相の信号がそれぞれのベースに供給されたＮＰＮトランジスタＱ２１、Ｑ２２はエミッタ同士が共通接続され、この共通接続が定電流源Ｉ２０を介して、０Ｖの基準電位に接続される。
一方、ＮＰＮトランジスタＱ２１のコレクタに接続されている抵抗Ｒ２１は５Ｖの基準電位ＶCCに接続されている。またＮＰＮトランジスタＱ２２のコレクタは抵抗Ｒ２２を介して５Ｖの基準電位ＶCCに接続されている。
【００１５】
ＮＰＮトランジスタＱ２１のコレクタは、ＮＰＮトランジスタＱ２３のベースに接続され、このトランジスタのコレクタは５Ｖの基準電位ＶCCに接続され、エミッタは定電流源Ｉ２１を介して０Ｖの基準電位に接続されている。
ＮＰＮトランジスタＱ２２のコレクタは、次段のＮＰＮトランジスタＱ２４のベースに接続され、このトランジスタのコレクタは５Ｖの基準電位ＶCCに、エミッタは抵抗Ｒ２３（とＲ２４）を介して０Ｖの基準電位に接続されている。
【００１６】
ＮＰＮトランジスタＱ２５のコレクタは、５Ｖの基準電位ＶCCに接続され、エミッタは出力端子に接続されると共に、ＮＰＮトランジスタＱ２６のコレクタに接続されている。ＮＰＮトランジスタＱ２４のベースは、ダイオードＤ２１、Ｄ２２を介して出力端子に接続され、またＮＰＮトランジスタＱ２６のベースは、抵抗Ｒ２３と抵抗Ｒ２４の共通接続点に接続されている。このＮＰＮトランジスタＱ２６のエミッタは、０Ｖの基準電位に接続されている。
【００１７】
いま、差動増幅用トランジスタＱ２１のべースに“Ｈ”レベルの信号が、トランジスタＱ２２のベースに“Ｌ”レベルの信号が供給されたとすると、ＮＰＮトランジスタＱ２１のコレクタでは、入力信号が反転して、“Ｌ”レベルの信号が取り出される。また、ＮＰＮトランジスタＱ２２のコレクタは、“Ｈ”レベルとなる。
ＮＰＮトランジスタＱ２１のコレクタから取り出された“Ｌ”レベルの信号は、ＮＰＮトランジスタＱ２３のベースに供給され、ＮＰＮトランジスタＱ２３のエミッタからは“Ｌ”レベル信号が導出される。するとこの“Ｌ”レベルの信号は出力段のＮＰＮトランジスタＱ２５のベースに供給され、その結果このトランジスタＱ２５はＯＦＦとなる。
【００１８】
一方、ＮＰＮトランジスタＱ２２のコレクタは“Ｈ”レベルとなり、この“Ｈ”レベルの信号が、次段のＮＰＮトランジスタＱ２４のベースとダイオードＤ２１のアノードに印加される。この“Ｈ”レベルの信号は、抵抗Ｒ２３、Ｒ２４で分割され、この共通接続点も、“Ｈ”レベルとなり、その結果、出力ＮＰＮトランジスタＱ２６のベースに“Ｈ”レベルの信号が供給される。そして、ＮＰＮトランジスタＱ２６はＯＮ動作し、出力のコレクタは、“Ｌ”レベルとなる。この出力用ＮＰＮトランジスタＱ２６はＶｃｅｓａｔまで下がろうとする。
よって、出力端子に接続されていた負荷抵抗、容量から電流をＮＰＮトランジスタＱ２６のコレクタ、エミッタを介して０Ｖの基準電位に電流が流れ込み、出力端子は“Ｌ”レベルになる。
【００１９】
この時、出力端子のレベルが下がり過ぎると、ダイオードＤ２１、Ｄ２２が導通し、この出力端子の電圧はＲ２３とＲ２４の比がＲ２３：Ｒ２４＝１：２とすると、Ｑ２４のエミッタは１．５Ｖｆ、ベースは２．５Ｖｆとなり、従がってコレクタは０．５Ｖｆにクランプされる。従って出力レベルの“Ｌ”レベルは０．５Ｖｆとなる。
【００２０】
次に、差動用トランジスタＱ２１のベースに“Ｌ”レベルの信号が、トランジスタＱ２２のベースに“Ｈ”レベルの信号が、それぞれ印加されると、ＮＰＮトランジスタＱ２１のコレクタでは、入力信号が反転して、“Ｈ”レベルの信号が取り出される。また、ＮＰＮトランジスタＱ２２のコレクタは“Ｌ”レベルとなる。
【００２１】
ＮＰＮトランジスタＱ２１のコレクタから取り出された“Ｈ”レベルの信号はＮＰＮトランジスタＱ２３のベースに供給され、エミッタから“Ｈ”信号が導出される。するとこの“Ｈ”レベルの信号は、出力段のＮＰＮトランジスタＱ２５のベースに供給され、その結果、このトランジスタＱ２５はＯＮとなる。従って出力“Ｈ”レベルはＶCC−２Ｖｆとなる。
【００２２】
一方、ＮＰＮトランジスタＱ２２のコレクタは“Ｌ”レベルとなり、この“Ｌ”レベルの信号が次段のＮＰＮトランジスタのベースとダイオードＤ２１のアノードに印加される。さらに、この“Ｌ”レベルの信号は抵抗Ｒ２３、Ｒ２４で分割され、この共通接続点“Ｌ”レベルとなり、その結果、出力ＮＰＮトランジスタＱ２６のベースに“Ｌ”レベルの信号が供給される。そして、ＮＰＮトランジスタＱ２６はＯＦＦ動作し、出力のコレクタはオープン状態になる。
よって、ＮＰＮトランジスタＱ２６はＯＮ動作状態であるので、５Ｖの基準電位ＶCCからコレクタ、エミッタを介して出力端子に電流が流れ込む。それに伴ってこの出力端子の電位は上昇し“Ｈ”レベルになる。
【００２３】
上述したように、図３に示したＥＣＬ回路はオープンエミッタで、かつそのエミッタから外部抵抗を用いてエミッタの出力電流を設定している。この設定電流は高速動作させるためと、インピーダンスマッチングさせるために、数ｍＡ程度としている。これらのＥＣＬ ＩＣの数が多い場合、トータルの電流が増え、その結果、消費電流が増加することになる。このためバッテリー駆動している携帯通信機器には不向きである。
【００２４】
また、図４に示したアクティブプルダウン回路は、ＰＮＰトランジスタを用いているため、このトランジスタのｆｔがＮＰＮトランジスタのそれより低いので、回路動作のスピードが遅くなる。
これを少しでも改善するため、ＰＮＰトランジスタのプロセスを追加してｆｔを上げることも行つているが、プロセス工程が増え、その分コストが高くなる不利な点がある。
【００２５】
さらに、図５に示したＴＴＬ回路を用いた例では、ＮＰＮトランジスタを用いるために、回路動作のスピードを改善することができるが、出力段のトランジスタが飽和動作を繰り返すため、その動作スピードは決して十分に早いとはいえず、また、電源電圧の変化や温度変動に対して不安定であるという不具合点を有している。
【００２６】
【発明が解決しようとする課題】
上述のごとく、従来の出力回路において、ＥＣＬ回路を用いたものは消費電流が多く、アクティブプルダウン回路を用いたものは回路動作のスピードに問題があり、ＴＴＬ回路を用いたものも動作スピードが十分ではなく、電源電圧の変化や温度変動に対して不安定であるという問題を持っていた。
本発明は、比較的簡単な方法でこれらの問題を解決して、消費電力が少なく、動作速度が速く、かつ、安定した動作が得られる出力回路を、比較的廉価に実現することを課題とする。
【００２７】
【課題を解決するための手段】
上記課題を達成するため、本発明は、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、前記第１のトランジスタのコレクタにベースが接続され、前記第１の基準電位にコレクタが接続された第３のトランジスタと、前記第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、前記第２のトランジスタのコレクタと前記第１のレベルシフトの他端とにベースが接続され、前記第１の基準電位にコレクタが接続された第４のトランジスタと、前記第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、前記第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた定電流源と、前記定電流源と前記第２のレベルシフトの他端との共通接続点にべースが接続され、前記第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタとを具備し、出力が前記第５のトランジスタのコレクタと前記第３のトランジスタのエミッタとの共通接続点と前記第２の基準電位との間で得られることを特徴とする。
【００２８】
また、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、前記第１のトランジスタのコレクタにベースが接続され、前記第１の基準電位にコレクタが接続された第３のトランジスタと、前記第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、前記第２のトランジスタのコレクタと前記第１のレベルシフトの他端とにベースが接続され、前記第１の基準電位にコレクタが接続された第４のトランジスタと、前記第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、前記第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた定電流源と、前記定電流源と前記第２のレベルシフトの他端との共通接続点にべースが接続され、前記第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタと、前記定電流源と前記第２のレベルシフトの他端との共通接続点に所定の電圧を供給する電圧源とを具備し、出力が前記第５のトランジスタのコレクタと前記第３のトランジスタのエミッタとの共通接続点と前記第２の基準電位との間で得られることを特徴とする。
【００２９】
さらにまた、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続さ
れ、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、前記第１のトランジスタのコレクタにベースが接続され、前記第１の基準電位にコレクタが接続された第３のトランジスタと、前記第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、前記第２のトランジスタのコレクタと前記第１のレベルシフトの他端とにベースが接続され、前記第１の基準電位にコレクタが接続された第４のトランジスタと、前記第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、前記第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた第１の定電流源と、前記第１の定電流源と前記第２のレベルシフトの他端との共通接続点にべースが接続され、前記第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタと、抵抗を介して第３の基準電位にベースが接続され、前記第３の基準電位にコレクタが接続された第６のトランジスタと、一端が前記第６のトランジスタのベースに接続され、他端が第７のトランジスタのコレクタおよびオペアンプの反転入力端子に接続された第３のレベルシフトと、前記第６のトランジスタのエミッタにその一端が接続された第４のレベルシフトと、前記第４のレベルシフトの他端と第４の基準電位間に接続され、電流を任意に設定するバイアスを備えた第２の定電流源と、前記第２の定電流源と前記第４のレベルシフトの他端との共通接続点にベースが接続され、前記第４の基準電位にエミッタが接続された第７のトランジスタとから構成されるダミー出力段回路と、非反転入力端子が電圧源に接続された前記オペアンプから構成され、前記ダミー出力段回路の出力を反転増幅する反転増幅回路を具備し、前記反転増幅回路の出力は、前記第１およびに前記第２の定電流源にバイアス電圧として帰還され、出力が前記第５のトランジスタのコレクタと前記第３のトランジスタのエミッタとの共通接続点と前記第２の基準電位との間で得られるものである。
【００３０】
これらにより、比較的簡単な回路で、消費電力が少なく、動作速度が速く、かつ、安定した動作が得られる出力回路を、廉価に実現することができる。
【００３１】
【発明の実施の形態】
以下、本発明にかかる出力回路を添付図面を参照にして詳細に説明する。
【００３２】
図１に、本発明の出力回路の回路図を示す。
差動用ＮＰＮトランジスタＱ５７、Ｑ５９のそれぞれのベースに互いに位相が異なる信号が供給され、エミッタ同士が共通接続され、この共通接続点が定電流源を構成するＮＰＮトランジスタＱ５８のコレクタに接続される。
ＮＰＮトランジスタＱ５８のベースには、エミッタ電流を所定値に設定するための電圧ＶＢ１が印加されている。またエミッタは、直接０Ｖの基準電位に接続されるか、またはエミッタ抵抗Ｒ５２を介して０Ｖの基準電位に接続される。
一方、差動用ＮＰＮトランジスタＱ５７のコレクタは負荷抵抗Ｒ５８を介して３．３Ｖの基準電位ＶCCに接続されている。また、ＮＰＮトランジスタＱ５９のコレクタは負荷抵抗Ｒ５９を介して、ＶCCに接続されている。
【００３３】
また差動用ＮＰＮトランジスタＱ５７、Ｑ５９のコレクタにはクランプ電圧を供給するように設定されている。すなわち、基準電圧発生回路が以下のように構成されている。３．３Ｖの基準電位ＶCCから抵抗Ｒ６１を介してＰＮＰトランジスタＱ５１のエミッタに接続され、べースには所定のエミッタ電流を設定するための電圧ＶＢが印加されている。また、コレクタはコレクタとベースが共通接続され、ダイオード構成されたトランジスタＱ５４のコレクタに接続され、カソードに相当するエミッタは、また、コレクタとベースが共通接続され、ダイオードを構成するＮＰＮトランジスタＱ５３のコレクタに接続されている。このダイオードを構成するトランジスタＱ５３のエミッタは、さらにダイオードを構成するＮＰＮトランジスタＱ５２のコレクタとベースに共通接続され、カソードに相当するエミッタは０Ｖの基準電位に接続される。
【００３４】
ダイオードを構成するトランジスタＱ５４のコレクタとエミッタ間に並列に抵抗Ｒ６２とＲ６３が直列接続され、これらの抵抗の共通接続点がＮＰＮトランジスタＱ５５、Ｑ５６のベースに接続され、ＮＰＮトランジスタＱ５５のエミッタはＮＰＮトランジスタＱ５７のコレクタに接続され、コレクタは基準電位ＶCCに接続される。
また、ＮＰＮトランジスタＱ５６のエミッタは、ＮＰＮトランジスタＱ５９のコレクタに接続され、コレクタは基準電位ＶCCに接続される。
ＮＰＮトランジスタＱ５９のコレクタは出力ＮＰＮトランジスタＱ６６のベースに接続され、ＮＰＮトランジスタＱ６６のコレクタは基準電位ＶCCに接続され、さらにエミッタは出力端子とＮＰＮトランジスタＱ６７のコレクタに接続されている。
【００３５】
一方、ＮＰＮトランジスタＱ５７のコレクタは、レベルシフト用ＮＰＮトランジスタＱ６３のベースに接続されると共に、ダイオード構成されたＮＰＮトランジスタＱ６５のコレクタとベースに接続される。ＮＰＮトランジスタＱ６５のエミッタは出力端子に接続されている。
ＮＰＮトランジスタＱ６３のコレクタは基準電位ＶCCに接続され、エミッタは抵抗Ｒ７４を介して定電流源に接続されている。
この定電流源と抵抗Ｒ７４の共通接続点はＮＰＮトランジスタＱ６７のベースに接続され、このトランジスタのエミッタは０Ｖの基準電位に、またコレクタは出力端子にそれぞれ接続されている。
【００３６】
さらに、定電流源と抵抗Ｒ７４の共通接続点はＮＰＮトランジスタＱ６２のエミッタに接続され、ＮＰＮトランジスタＱ６２のベースはダイオードを構成するＮＰＮトランジスタＱ５３のコレクタ・ベースとエミッタ間に並列に抵抗Ｒ６４とＲ６５が直列に接続された共通接続点に接続され、またＮＰＮトランジスタＱ６２のコレクタは基準電位ＶCCに接続されている。
出力ＮＰＮトランジスタＱ６６のベースにダイオードを構成するＮＰＮトランジスタＱ６１のコレクタとベースが共通接続され、カソードに相当するエミッタには所定の基準電圧ＶＢ２が供給される。
また、上述した抵抗Ｒ７４と０Ｖの基準電位間に接続される定電流源は、例えば、ＮＰＮトランジスタＱ６４と抵抗Ｒ７５で構成し、このＮＰＮトランジスタＱ６４のコレクタを抵抗Ｒ７４に接続し、エミッタは抵抗Ｒ７５を介して０Ｖの基準電位に接続すると共に、ベースに所定の電圧ＶＢ３を印加するとよい。
【００３７】
次に、定電流源を構成するＮＰＮトランジスタＱ６４のベースに供給する電圧発生回路について図２を用いて説明する。
ＮＰＮトランジスタＱ１００のベースは抵抗Ｒ１００を介して基準電位ＶCCに接続されると共に、ダイオードＤ１００のカソードの接続されている。またコレクタもこの基準電位ＶCCに接続されている。エミッタは抵抗Ｒ１０１を介してＮＰＮトランジスタＱ１０１のコレクタに接続されている。
抵抗Ｒ１０１とＮＰＮトランジスタＱ１０１のコレクタとの共通接続点は、ＮＰＮトランジスタＱ１０２のベースに接続され、このＮＰＮトランジスタＱ１０２のエミッタは０Ｖの基準電位に、コレクタはダイオードＤ１００のカソードとオペアンプＡの反転入力端子に接続されている。オペアンプＡの正（非反転）入力端子は所定の電圧ＶＢ４（＝ＶCC／２−０．４Ｖ）の基準電圧に接続されている。
このオペアンプＡの出力端子はＮＰＮトランジスタＱ１０１のベースと図１に示した定電流源用ＮＰＮトランジスタＱ６４のべースと接続され、所定の電圧が供給される。
【００３８】
次に、図１を用いて本発明の回路の動作を説明する。
差動用ＮＰＮトランジスタＱ５７のベースに、“Ｈ”レベルが、ＮＰＮトランジスタＱ５９のベースに“Ｌ”レベルの信号が印加されたとする。するとＮＰＮトランジスタＱ５７のコレクタには“Ｌ”レベルの信号が、ＮＰＮトフンジスタＱ５９のコレクタには“Ｈ”レベルの信号が出力される。
すると、出力用ＮＰＮトランジスタＱ６６のベースに“Ｈ”レベルの信号が、ＮＰＮトランジスタＱ６３のベースには“Ｌ”レベルの信号がそれぞれ印加される。
【００３９】
これにより、ＮＰＮトランジスタＱ６６はＯＮ動作し、ＶCCから抵抗Ｒ７７を介して出力端子ＯＵＴに電流が流れ、出力端子ＯＵＴは“Ｈ”レベルになる。
ＮＰＮトランジスタＱ６３のベースが“Ｌ”レベルであり、ベースよりＶＢＥ［Ｖ］だけ電位が下がり、さらに電流値×抵抗Ｒ７３（Ｒ７４）下がった電位が出力用ＮＰＮトランジスタＱ６７のベースに供給される。しかし、このベースに供給される電位はＶＢＥ［Ｖ］以下に設定されているので、ＮＰＮトランジスタＱ６７はＯＦＦとなる。
【００４０】
出力が、“Ｈ”レベルのとき、出力端子の電圧が上昇し続けると、ダイオードを構成するＮＰＮトランジスタＱ６１と、これと直列接続されている電圧源ＶＢ２（＝ＶCC／２＋０．４［Ｖ］）とが動作し、（ＶＢ２＋Ｖｆ［Ｖ］）の値にクランプするよう設定されている。これにより、出力トランジスタＱ６６のエミッタはＶＢ２にクランプされる。
従って、出力“Ｈ”レベルはＶＢ２により設定することができる。出力の“Ｌ”レベルから“Ｈ”レベルへの立ち上がり時定数は負荷抵抗Ｒ５９と負荷容量ＣＬで決まり、τ＝ＣＬ×Ｒ５９／βとなリ、ＥＣＬ回路と同程度のスルーレートにすることができる。
【００４１】
また、差動用ＮＰＮトランジスタＱ５７、Ｑ５９の各コレクタにＮＰＮトランジスタＱ５５、Ｑ５６のエミッタが接続されているが、これも差動用トランジスタＱ５７、Ｑ５９のコレクタ電位が下がり過ぎないように“Ｌ”レベルのクランプレベルを設定している。
さらに、ＮＰＮトランジスタＱ６７のベース電位が下がり過ぎないように、ＮＰＮトランジスタＱ６２のエミッタがＮＰＮトランジスタＱ６２のベースに接続してクランプ動作するよう設定してあり、ベース電位をたとえばＶＢＥ−０．３［Ｖ］に設定してある。
【００４２】
一方、入力信号として、差動用ＮＰＮトランジスタＱ５７のベースに“Ｌ”レベルが、ＮＰＮトランジスタＱ５９のに“Ｈ”レベルの信号が印加されたとすると、ＮＰＮトランジスタＱ５７のコレクタには“Ｈ”レベルの信号が、ＮＰＮトランジスタＱ５９のコレクタには“Ｌ”レベルの信号が出力される。
すると、出力用ＮＰＮトランジスタＱ６６のベースに“Ｌ”レベルの信号が、ＮＰＮトランジスタＱ６３のベースには“Ｈ”レベルの信号がそれぞれ印加される。
【００４３】
ＮＰＮトランジスタＱ６６はＯＦＦ動作し、エミッタはオープン状態になる。ＮＰＮトランジスタＱ６３のベースが“Ｈ”レベルであり、ベースよりＶＢＥ［Ｖ］だけ電位がさがり、さらに電流×抵抗（Ｒ７３）Ｒ７４下がった電位が出力用ＮＰＮトランジスタＴＱ６７のベースに供給される。このとき、ベースに供給される電位はＶＢＥ［Ｖ］以上に設定されているので、ＮＰＮトランジスタＱ６７はＯＮとなる。
【００４４】
すると、出力端子からＮＰＮトランジスタＱ６７のコレクタ、エミッタを介して０Ｖの基準電位に電流が流れ、その結果、出力端子は“Ｌ”レベルになる。出力端子の電圧レベルは定電流源の電流値をＩとすると、出力ＮＰＮトランジスタＱ６７のＶＢＥから、ＶＢＥ（Ｑ６５）＋Ｉ×Ｒ７４＋ＶＢＥ（Ｑ６３）−ＶＢＥ（Ｑ６５）＝Ｖｆ＋Ｉ×Ｒ７４［Ｖ］となる。
したがって、定電流源Ｉの電流値を任意に設定することにより、出力端子における“Ｌ”レベルの電位を任意に設定することができる。
【００４５】
すなわち、ＮＰＮトランジスタＱ６４のベースに印加される電位を任意に設定してコレクタ・エミッタ間を流れる電流を変えることができる。具体的には、ＮＰＮトランジスタＱ６４のベース電位をＶＢ３とすると、Ｉ＝ＶＢ３−ＶＢＥ／Ｒ７５（ＫΩ）［ｍＡ］で設定するとよい。
この設定したＩにより、“Ｌ”レベルの出力電位は前述したように、ＶＬ＝ＶＢＥ＋Ｉ×Ｒ７５［Ｖ］とすることができる。出力“Ｈ”レベルから“Ｌ”レベルの立下り時定教はτ＝ＣＬ×Ｒ７４／βとなり、Ｒ７４を適切に設定することにより、立上がりでも立下りと同様のスルーレートを得ることができる。
【００４６】
上述した各クランプ電位は、基準電源ＶCCと０Ｖの基準電位間に抵抗Ｒ６１、ＰＮＰトランジスタＱ５１、ダイオードＱ５４、Ｑ５３、Ｑ５２を直列接続し、さらに、ダイオードＱ５４間に並列に担抗Ｒ６２、Ｒ６３を直列接続し、この共通接続点からＮＰＮトランジスタＱ５５、Ｑ５６と介して差動用トランジスタＱ５７、Ｑ５９のコレクタにクランプ電圧を供給している。
また、ダイオードＱ５３と並列に、抵抗Ｒ６４と抵抗Ｒ６５を直列接続し、この共通接続点からＮＰＮトランジスタＱ６２のベースにクランプ電圧を供給している。
【００４７】
次に、“Ｌ”レベルを決定する定電流源用ＮＰＮトランジスタＱ６４に供給するバイアス回路ＶＢ３について図２を用いて説明する。
基準電位ＶCCから抵抗Ｒ１００を介してＮＰＮトランジスタＱ１００のベースに接続され、コレクタは基準電位ＶCCに、エミッタは抵抗Ｒ１０１に接続されている。この抵抗Ｒ１０１の他端はＮＰＮトランジスタＱ１０１のコレクタに接続されると共に、ＮＰＮトランジスタＱ１０２のベースにも接続される。
【００４８】
ＮＰＮトランジスタＱ１０１のエミッタは、Ｒ１０２を介して０Ｖの基準電位に、またＮＰＮトランジスタＱ１０２のエミッタも同様に０Ｖの基準電位に接続されている。ＮＰＮトランジスタＱ１００のベースは、ダイオードＤ１００のアノードに接続され、ダイオードＤ１００のカソードはＮＰＮトランジスタのコレクタに接続されると共に、オペアンプＡの反転入力端子に接続されている。
また、このオペアンプＡの非反転入力端子は電源ＶＢ４に接続されている。出力端子はＮＰＮトランジスタＱ１０１のベースと接続され、出力電圧を入力に帰還している。
【００４９】
ここで、この電圧源ＶＢ３について説明する。非反転入力端子ＶＢ４にＶCC／２−０．４［Ｖ］の電圧を印加し、反転入力端子の電圧が、今、このＶＢ４より上がったとする。すると、出力端子の電圧は下がり、その電圧がＮＰＮトランジスタＱ１０１のベースにフィードバックされる。ベース電位が下がったため、コレクタ、エミッタ電流が小さくなり、その結果、ＮＰＮトランジスタＱ１００のエミッタ電位が上昇し、ベースの電位も上昇する。
【００５０】
しかし、ＮＰＮトランジスタＱ１０２のベース電位が上がり、コレクタ電流が増加するため、ダイオードＤ１００に流れる電流も増加し、その結果ダイオードの両端でドロップする電圧も大きくなり、非反転入力端子に供給される電圧は減少して、反転入力端子の電圧ＶＢ４と等しくなる。
一方、非反転入力転子に印加される電圧が下がったときは、上述の動作とは逆の動作になる。（詳細な説明は省略する。）
【００５１】
このＮＰＮトランジスタＱ１０１のベースにオペアンプＡからフィードバックされた電圧が供給され、この電圧が図１で説明した定電流源用トランジスタＱ６４のべースに印加されるため、安定した電圧が供給されることになる。図２は、図１の出力レベル“Ｌ”が出力された時の構成図と同一であるため、図１中で出力“Ｌ”レベルは、図２中の反転入力端子と等しくなる。
よって、出力“Ｈ”レベルはＶＢ２＝ＶCC／２＋０．４により、ＶＯＨ＝ＶCC／２＋０．４、出力レベル“Ｌ”はＶＢ４＝ＶCC／２−０．４により、ＶＯＬ＝ＶCC／２−０．４となる。この出力電圧は電源電圧の変動、温度変化に対して安定である。
【００５２】
以上述べたように、本発明の回路は、出力回路の最終段の上下のＮＰＮトランジスタが飽和せずにプッシュプル動作を行うことにより、ＥＣＬと同等のスピードで動作させることができ、さらにＥＣＬ回路のように立下りスピードを確保するためにエミッタ抵抗を小さくする必要も無い。したがって、消費電力も小さくすることができる。
さらに、ロジックレベルの“Ｈ”レベルと“Ｌ”レベルを任意の値に設定することができ、扱う信号振幅を可変することができる特徴もある。
また、出力レベル、とくに“Ｌ”レベルを設定するため、図１と同じ回路を一部に用いて電圧源を構成したため、安定に動作させることができる。
【００５３】
【発明の効果】
以上説明したように請求項１の発明は、出力回路において、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、第１のトランジスタのコレクタにベースが接続され、第１の基準電位にコレクタが接続された第３のトランジスタと、第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、第２のトランジスタのコレクタと第１のレベルシフトの他端とにベースが接続され、第１の基準電位にコレクタが接続された第４のトランジスタと、第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた定電流源と、定電流源と第２のレベルシフトの他端との共通接続点にべースが接続され、第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタとを具備し、出力が第５のトランジスタのコレクタと第３のトランジスタのエミッタとの共通接続点と第２の基準電位との間で得られることを特徴とする。
これにより、本発明の出力回路は、最終段の上下のＮＰＮトランジスタを飽和させずにプッシュプル動作を行わせることができ、ＥＣＬと同等のスピードで動作させることができる。さらにＥＣＬ回路のように立下りスピードを確保するためにエミッタ抵抗を小さくする必要も無く、したがって、消費電力も小さくすることができる。
【００５４】
また、請求項４の発明は、出力回路において、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、第１のトランジスタのコレクタにベースが接続され、第１の基準電位にコレクタが接続された第３のトランジスタと、第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、第２のトランジスタのコレクタと第１のレベルシフトの他端とにベースが接続され、第１の基準電位にコレクタが接続された第４のトランジスタと、第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた定電流源と、定電流源と第２のレベルシフトの他端との共通接続点にべースが接続され、第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタと、定電流源と第２のレベルシフトの他端との共通接続点に所定の電圧を供給する電圧源とを具備し、出力が第５のトランジスタのコレクタと第３のトランジスタのエミッタとの共通接続点と第２の基準電位との間で得られることを特徴とする。
これにより、本発明の出力回路では、最終段の上下のＮＰＮトランジスタを飽和させずにプッシュプル動作を行わせることができ、ＥＣＬと同等のスピードで動作させることができる。さらにＥＣＬ回路のように立下りスピードを確保するためにエミッタ抵抗を小さくする必要も無く、したがって、消費電力も小さくすることができる。さらに、ロジックレベルの“Ｈ”レベルと“Ｌ”レベルを任意の値に設定することができ、扱う信号振幅を可変することができる。
【００５５】
また、請求項７の発明は、出力回路において、それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、第１のトランジスタのコレクタにベースが接続され、第１の基準電位にコレクタが接続された第３のトランジスタと、第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、第２のトランジスタのコレクタと第１のレベルシフトの他端とにベースが接続され、第１の基準電位にコレクタが接続された第４のトランジスタと、第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた第１の定電流源と、第１の定電流源と第２のレベルシフトの他端との共通接続点にべースが接続され、第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタと、抵抗を介して第３の基準電位にベースが接続され、第３の基準電位にコレクタが接続された第６のトランジスタと、一端が第６のトランジスタのベースに接続され、他端が第７のトランジスタのコレクタおよびオペアンプの反転入力端子に接続された第３のレベルシフトと、第６のトランジスタのエミッタにその一端が接続された第４のレベルシフトと、第４のレベルシフトの他端と第４の基準電位間に接続され、電流を任意に設定するバイアスを備えた第２の定電流源と、第２の定電流源と第４のレベルシフトの他端との共通接続点にベースが接続され、第４の基準電位にエミッタが接続された第７のトランジスタとから構成されるダミー出力段回路と、非反転入力端子が電圧源に接続されたオペアンプから構成され、ダミー出力段回路の出力を反転増幅する反転増幅回路を具備し、反転増幅回路の出力は、第１およびに第２の定電流源にバイアス電圧として帰還され、出力が第５のトランジスタのコレクタと第３のトランジスタのエミッタとの共通接続点と第２の基準電位との間で得られるものである。これにより、本発明の出力回路では、最終段の上下のＮＰＮトランジスタを飽和させずにプッシュプル動作を行わせることができ、ＥＣＬと同等のスピードで動作させることができる。さらにＥＣＬ回路のように立下りスピードを確保するためにエミッタ抵抗を小さくする必要も無く、したがって、消費電力も小さくすることができる。さらに、ロジックレベルの“Ｈ”レベルと“Ｌ”レベルを任意の値に設定することができ、扱う信号振幅を可変することができる。また、電源の電圧変動や温度変化の影響を受けずに、安定に動作させることができる。
【図面の簡単な説明】
【図１】本発明の出力回路の一実施の形態の回路図。
【図２】図１の出力回路に用いられる電圧発生回路の回路図。
【図３】従来のＥＣＬを用いた出力回路の回路図。
【図４】従来のＣＣＰＰを用いた出力回路の回路図。
【図５】従来のＴＴＬを用いた出力回路の回路図。
【符号の説明】
Ａ、Ａ１…反転増幅器、Ｃ…容量、Ｄ２１、Ｄ２２、Ｄ１００…ダイオード、Ｉ０、Ｉ１０〜Ｉ１２、Ｉ２０〜Ｉ２１…電流源、Ｑ１、Ｑ２、Ｑ１１〜Ｑ１６、Ｑ２１〜Ｑ２６、Ｑ５１〜Ｑ６７、Ｑ１００〜Ｑ１０２…トランジスタ、Ｒ１１〜Ｒ１２、Ｒ２１〜Ｒ２４、Ｒ６１〜Ｒ７５、Ｒ１００〜Ｒ１０２…抵抗、ＶCC、ＶEE…基準電圧、ＶＢ、ＶＢ１〜ＶＢ４…電圧源。
Claims (9)
- それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、
前記第１のトランジスタのコレクタにベースが接続され、前記第１の基準電位にコレクタが接続された第３のトランジスタと、
前記第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、
前記第２のトランジスタのコレクタと前記第１のレベルシフトの他端とにベースが接続され、前記第１の基準電位にコレクタが接続された第４のトランジスタと、
前記第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、
前記第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた定電流源と、
前記定電流源と前記第２のレベルシフトの他端との共通接続点にべースが接続され、前記第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタとを具備し、
出力が前記第５のトランジスタのコレクタと前記第３のトランジスタのエミッタとの共通接続点と前記第２の基準電位との間で得られる出力回路。 - 前記第１のレベルシフトをダイオードで構成する請求項１に記載の出力回路。
- 前記第２のレベルシフトを抵抗で構成する請求項１に記載の出力回路。
- それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれ
のコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、
前記第１のトランジスタのコレクタにベースが接続され、前記第１の基準電位にコレクタが接続された第３のトランジスタと、
前記第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、
前記第２のトランジスタのコレクタと前記第１のレベルシフトの他端とにベースが接続され、前記第１の基準電位にコレクタが接続された第４のトランジスタと、
前記第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、
前記第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた定電流源と、
前記定電流源と前記第２のレベルシフトの他端との共通接続点にべースが接続され、前記第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタと、
前記定電流源と前記第２のレベルシフトの他端との共通接続点に所定の電圧を供給する電圧源とを具備し、
出力が前記第５のトランジスタのコレクタと前記第３のトランジスタのエミッタとの共通接続点と前記第２の基準電位との間で得られる出力回路。 - 前記第１のレベルシフトをダイオードで構成する請求項４に記載の出力回路。
- 前記第２のレベルシフトを抵抗で構成する請求項４に記載の出力回路。
- それぞれのベースに互いに逆相の入力信号が供給され、エミッタ同士が共通接続され、それぞれのコレクタが負荷抵抗を介して第１の基準電位に接続された第１および第２のトランジスタと、
前記第１のトランジスタのコレクタにベースが接続され、前記第１の基準電位にコレクタが接続された第３のトランジスタと、
前記第３のトランジスタのエミッタにその一端が接続された第１のレベルシフトと、
前記第２のトランジスタのコレクタと前記第１のレベルシフトの他端とにベースが接続され、前記第１の基準電位にコレクタが接続された第４のトランジスタと、
前記第４のトランジスタのエミッタにその一端が接続された第２のレベルシフトと、
前記第２のレベルシフトの他端と第２の基準電位間に接続され、電流を任意に設定するバイアスを備えた第１の定電流源と、
前記第１の定電流源と前記第２のレベルシフトの他端との共通接続点にべースが接続され、前記第３のトランジスタのエミッタにコレクタが接続された第５のトランジスタと、
抵抗を介して第３の基準電位にベースが接続され、前記第３の基準電位にコレクタが接続された第６のトランジスタと、一端が前記第６のトランジスタのベースに接続され、他端が第７のトランジスタのコレクタおよびオペアンプの反転入力端子に接続された第３のレベルシフトと、前記第６のトランジスタのエミッタにその一端が接続された第４のレベルシフトと、前記第４のレベルシフトの他端と第４の基準電位間に接続され、電流を任意に設定するバイアスを備えた第２の定電流源と、前記第２の定電流源と前記第４のレベルシフトの他端との共通接続点にベースが接続され、前記第４の基準電位にエミッタが接続された第７のトランジスタとから構成されるダミー出力段回路と、
非反転入力端子が電圧源に接続された前記オペアンプから構成され、前記ダミー出力段回路の出力を反転増幅する反転増幅回路を具備し、
前記反転増幅回路の出力は、前記第１およびに前記第２の定電流源にバイアス電圧として帰還され、
出力が前記第５のトランジスタのコレクタと前記第３のトランジスタのエミッタとの共通接続点と前記第２の基準電位との間で得られる出力回路。 - 前記第１および第３のレベルシフトをダイオードで構成する請求項７に記載の出力回路。
- 前記第２および第４のレベルシフトを抵抗で構成する請求項７に記載の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014805A JP4281193B2 (ja) | 2000-01-24 | 2000-01-24 | 出力回路 |
| US09/765,579 US6400184B1 (en) | 2000-01-24 | 2001-01-22 | Transistor output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014805A JP4281193B2 (ja) | 2000-01-24 | 2000-01-24 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001203567A JP2001203567A (ja) | 2001-07-27 |
| JP4281193B2 true JP4281193B2 (ja) | 2009-06-17 |
Family
ID=18542203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014805A Expired - Fee Related JP4281193B2 (ja) | 2000-01-24 | 2000-01-24 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6400184B1 (ja) |
| JP (1) | JP4281193B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5385095B2 (ja) * | 2009-10-30 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | 出力回路及びそれを用いた受光回路、フォトカプラ |
| ITMI20111832A1 (it) * | 2011-10-07 | 2013-04-08 | St Microelectronics Grenoble 2 | Amplificatore operazionale in classe ab ad alte prestazioni. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088484B2 (ja) * | 1989-07-27 | 1996-01-29 | 日本電気株式会社 | エミッタフォロワ回路 |
| JPH0461419A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | Ｅｃｌ回路 |
-
2000
- 2000-01-24 JP JP2000014805A patent/JP4281193B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-22 US US09/765,579 patent/US6400184B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6400184B1 (en) | 2002-06-04 |
| JP2001203567A (ja) | 2001-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
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|
| A621 | Written request for application examination |
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|
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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