JPH10247840A - フリップフロップ回路、シフトレジスタ回路、直列−並列変換回路、並列−直列変換回路およびラッチ回路 - Google Patents

フリップフロップ回路、シフトレジスタ回路、直列−並列変換回路、並列−直列変換回路およびラッチ回路

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JPH10247840A
JPH10247840A JP9050313A JP5031397A JPH10247840A JP H10247840 A JPH10247840 A JP H10247840A JP 9050313 A JP9050313 A JP 9050313A JP 5031397 A JP5031397 A JP 5031397A JP H10247840 A JPH10247840 A JP H10247840A
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flip
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Abstract

(57)【要約】 【課題】 電源電圧を低く抑えたフリップフロップ回路
の出力信号の論理振幅を大きくして誤動作を起こし難く
する。 【解決手段】 差動増幅部ＣＲ６ａが出力した信号を内
部レベル変換回路ＣＲ７ａで変換してスレーブラッチ４
ａのトランジスタＱ３９，Ｑ４０のベースに帰還する。
内部レベル変換回路ＣＲ７ａは、入力される信号Ｄ３，
Ｄ３Ｃのハイレベルが０．５Ｖであるのに対して、出力
する信号のハイレベルを０．２５Ｖに変換することによ
り、トランジスタＱ３９，Ｑ４０のコレクタ・ベース間
に電流が流れるのを防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、データを一時的
に記憶するラッチ回路、マスターラッチとスレーブラッ
チを含むフリップフロップ回路、フリップフロップ回路
により構成されるシフトレジスタ回路、直列−並列変換
回路、および並列−直列変換回路に関する。
【０００２】
【従来の技術】図１２は従来のフリップフロップ回路の
構成を示す回路図である。図１２において、ＣＲ４０は
入力されたクロックＴのレベルの変換を行うクロックバ
ッファ、ＣＲ４１は入力信号Ｄの論理値の保持及び保持
しているその論理値に応じた信号Ｄ１の出力をクロック
バッファＣＲ４０から出力されたクロックＴ´に応じて
行うマスターラッチ、ＣＲ４２はマスターラッチＣＲ４
１が出力した信号Ｄ１の論理値の保持及び保持している
その論理値に応じた信号Ｄ２の出力をクロックバッファ
ＣＲ４０から出力されたクロックに応じて行うスレーブ
ラッチである。例えば、ベース・エミッタ間順方向電圧
ＶBEが0.9Vのバイポーラトランジスタでフリップフロッ
プ回路が構成されており、フリップフロップ回路に与え
られる第１の電源電圧VCCが0Vで、第２の電源電圧VEEが
-5.2Vとする。また、入力信号Ｄ及びクロックＴは-0.9V
と-1.5Vの間で振幅するものとする。この場合、例え
ば、クロックバッファＣＲ４０は、クロックの振幅の中
心となっている電圧レベルを下げて、-1.8Vと-2.4Vとの
間で振幅するクロックＴ´を出力する。また、マスター
ラッチＣＲ４１は、入力信号ＤとクロックＴ´とを受け
て、入力信号Ｄと同様の振幅及び同様の電圧レベルを振
幅の中心とする信号Ｄ１を出力する。スレーブラッチＣ
Ｒ４２は、入力信号Ｄ１とクロックＴ´とを受けて、入
力信号Ｄと同様の振幅及び同様の電圧レベルを振幅中心
とする信号Ｄ２を出力する。
【０００３】次に、図１２に示したフリップフロップ回
路を構成している各部の回路構成及び動作について説明
する。なお、マスターラッチＣＲ４１及びスレーブラッ
チＣＲ４２に与えられる第１の基準電圧VBB1は-1.3V
と、第２の基準電圧VBB2は-2.2Vとする。クロックバッ
ファＣＲ４０は、クロックＴを受けるベースと第１の電
源電圧VCCに接続されたコレクタと電圧レベルを変換し
たクロックＴ´を出力するためのエミッタとを備えるNP
NバイポーラトランジスタＱ４０、およびトランジスタ
Ｑ１４のエミッタに接続された一方端と第２の電源電圧
VEEが与えられる他方端とを有する抵抗Ｒ１１で構成さ
れている。トランジスタＱ１４のベースに-0.9Vと-1.5V
とで振幅するクロックＴが入力されると、トランジスタ
Ｑ１４のエミッタには-1.8Vと-2.4Vの間で振幅するクロ
ックＴ´が出力される。
【０００４】マスターラッチＣＲ４１は、抵抗Ｒ１〜Ｒ
５とトランジスタＱ１〜Ｑ９で構成されている。抵抗Ｒ
１は、第１の電源電圧VCCが印加される一方端と、他方
端とを有する。NPNバイポーラトランジスタＱ１は、エ
ミッタと入力信号Ｄが与えられるベースと抵抗Ｒ１の他
方端に接続されたコレクタを有する。抵抗Ｒ２は、一方
端と他方端とを有しその一方端に第１の電源電圧VCCが
印加される。NPNバイポーラトランジスタＱ２は、抵抗
Ｒ２の他方端に接続されたコレクタと第１の基準電圧VB
B1が与えられるベースとトランジスタＱ１のエミッタに
接続されたエミッタを有する。NPNバイポーラトランジ
スタＱ３は、エミッタとトランジスタＱ１のエミッタに
接続されたコレクタと第２の基準電圧VBB2が与えられる
ベースを有する。NPNバイポーラトランジスタＱ４はベ
ースとエミッタと抵抗Ｒ１の他方端に接続されたコレク
タを有する。NPNバイポーラトランジスタＱ５はベース
と抵抗Ｒ２の他方端に接続されたコレクタとトランジス
タＱ４のエミッタに接続されたエミッタとを有する。NP
NバイポーラトランジスタＱ６はトランジスタＱ４，Ｑ
５のエミッタに接続されたコレクタとトランジスタＱ１
４のエミッタに接続されたベースとトランジスタＱ３の
エミッタに接続されたエミッタとを有する。定電流源Ｉ
１は、トランジスタＱ３，Ｑ６のエミッタに接続された
一方端と第２の電源電圧VEEが与えられる他方端とを有
し所定の電流を出力する。NPNバイポーラトランジスタ
Ｑ８は、抵抗Ｒ１の他方端に接続されたベースと第１の
電源電圧VCCが印加されるコレクタとトランジスタＱ５
のベースに接続されたエミッタとを有する。NPNバイポ
ーラトランジスタＱ９は第１の電源電圧VCCに接続され
たコレクタと抵抗Ｒ２の他方端に接続されたベースとト
ランジスタＱ４のベースに接続されたエミッタとを有す
る。抵抗Ｒ４，Ｒ５はそれぞれトランジスタＱ８，Ｑ９
のエミッタに接続された一方端と第２の電源電圧VEEが
与えられる他方端とを有する。
【０００５】定電流源Ｉ１は、エミッタと定電流源Ｉ１
の一方端に当たるコレクタと第２の電源電圧VEEに対し
て常に所定の電位差を有する電圧VCSが与えられるベー
スとを有するNPNバイポーラトランジスタＱ７、及びト
ランジスタＱ７のエミッタに接続された一方端と定電流
源Ｉ１の他方端に当たる他方端とを有する抵抗Ｒ３で構
成されている。
【０００６】トランジスタＱ１のベースに入力された入
力信号Ｄが-0.9Vと-1.5Vの間で振幅すると、例えば、ト
ランジスタＱ１のコレクタには0Vと-0.6Vの間で振幅す
る信号が発生するよう設定されている。つまり、トラン
ジスタＱ３がオン状態の場合に、トランジスタＱ１のベ
ースの電圧が-0.9Vになれば、トランジスタＱ１がオン
して抵抗Ｒ１の他方端の電圧は-0.6Vになる。また、ト
ランジスタＱ１のベースの電圧が-1.5Vになるとトラン
ジスタＱ１がオフして抵抗Ｒ１の他方端は0Vになる。そ
して、トランジスタＱ１とトランジスタＱ２とは互いに
相補的にオンオフするため、抵抗Ｒ２の他方端には、ト
ランジスタＱ１がオンしたときに0Vが発生し、トランジ
スタＱ１がオフしたときに-0.6Vが発生する。ところ
で、トランジスタＱ８，Ｑ９のエミッタには、トランジ
スタＱ１，Ｑ２のコレクタに現れる信号に応じて、-0.9
Vと-1.5Vの間で振幅する信号Ｄ１が発生する。クロック
バッファＣＲ４０が出力するクロックによりトランジス
タＱ６がオン状態となっている場合には、トランジスタ
Ｑ４，Ｑ５は、それぞれのベースで信号Ｄ１を受けてい
るため常にいずれかのトランジスタがオン状態となる。
そして、トランジスタＱ４，Ｑ５のエミッタ、すなわち
トランジスタＱ６のコレクタの電圧は、-1.8Vとなる。
しかし、クロックバッファＣＲ４０が出力するクロック
によりトランジスタＱ６がオフしているときは、トラン
ジスタＱ４，Ｑ５は何れも非動作状態であり、何れのト
ランジスタにも電流は流れない。以上のトランジスタＱ
１〜Ｑ６は非飽和領域で動作している。
【０００７】スレーブラッチＣＲ４２においても、マス
ターラッチＣＲ４１のトランジスタＱ１〜Ｑ９に相当す
る各部のトランジスタＱ１´〜Ｑ７´，Ｑ１０およびＱ
１１は、マスターラッチＣＲ４１の対応するトランジス
タと同様に接続されている。
【０００８】さらに、スレーブラッチＣＲ４２の後段に
は、フリップフロップ回路の出力信号Ｑ，ＱＣを出力す
るための出力回路ＣＲ４３が設けられている。出力回路
ＣＲ４３は、エミッタと電源電圧VCCがともに印加され
るコレクタとトランジスタＱ１´，Ｑ２´のコレクタに
それぞれ接続されたベースを持つトランジスタＱ１２，
Ｑ１３、およびトランジスタＱ１２，Ｑ１３のエミッタ
にそれぞれ接続された一方端と電源電圧VEEがともに印
加される他方端を持つ抵抗Ｒ９，Ｒ１０で構成されてい
る。トランジスタＱ１２，Ｑ１３はエミッタホロワであ
る。そして、-0.9と-1.5Vの間で振幅する信号Ｄ１を入
力したスレーブラッチＣＲ４２は、マスターラッチＣＲ
４１と同様の動作を行い、出力回路ＣＲ４３からは-0.9
と-1.5Vの間で振幅する信号Ｄ２（Ｑ）が出力される。
【０００９】
【発明が解決しようとする課題】従来のフリップフロッ
プ回路は以上のように構成されているので、フリップフ
ロップ回路を動作させる第１及び第２の電源電圧VCC，V
EEの差が、例えば3.3Vのように低くなると、トランジス
タＱ８，Ｑ５，Ｑ６，Ｑ７が直列に接続されているた
め、また、トランジスタＱ９，Ｑ４，Ｑ６，Ｑ７が直列
に接続されているため、第１及び第２の基準電圧VBB1，
VBB2や電圧VCS1をどのような値に設定しても安定した動
作を行わなくなる。
【００１０】そこで、図１３に示すように、図１２のマ
スターラッチＣＲ４１からトランジスタＱ８，Ｑ９を取
り除いてマスターラッチＣＲ５１を構成し、図１２のス
レーブラッチＣＲ４２からトランジスタＱ１０，Ｑ１１
を取り除いてスレーブラッチＣＲ５２を構成する。さら
に、マスターラッチＣＲ５１およびスレーブラッチＣＲ
５２において、トランジスタＱ４，Ｑ５のベースをそれ
ぞれ抵抗Ｒ１，Ｒ２の他方端に接続し、トランジスタＱ
４´，Ｑ５´のベースをそれぞれ抵抗Ｒ１´，Ｒ２´に
接続することにより、電源電圧VCCとVEEとの間に直列に
接続されるトランジスタ数を一つ減らして、電源電圧VC
C，VEE間の差が3.3Vであっても動作させるようにするこ
とが可能となる。なお、スレーブラッチＣＲ５２の後段
に設けられる出力回路ＣＲ５３は、図１２の出力回路Ｃ
Ｒ４３の抵抗Ｒ９，Ｒ１０を定電流源Ｉ３，Ｉ４に置き
換えているだけで同じ動作をする。また、図１３のフリ
ップフロップ回路は入力レベル変改回路ＣＲ５０を備え
ており、入力信号Ｄのレベルの変換を行う。入力レベル
変換回路ＣＲ５０は、入力電圧VCCが印加される一方端
と他方端を持つ抵抗Ｒ１５，１６、エミッタと入力信号
Ｄが供給されるベースと抵抗Ｒ１５の他方端に接続され
たコレクタを持つNPNバイポーラトランジスタＱ１６、
トランジスタＱ１６のエミッタに接続されたエミッタと
基準電圧VBB3が印加されるベースと抵抗Ｒ１６の他方端
に接続されたコレクタを持つNPNバイポーラトランジス
タＱ１７、およびトランジスタＱ１６，Ｑ１７のエミッ
タと電源電圧VEEが印加される電源電位点との間に接続
された定電流源Ｉ２で構成されている。
【００１１】ところが、図１３に示すようにフリップフ
ロップ回路を構成した場合には、入力信号Ｄの振幅中心
を-0.95Vに設定し、入力レベル変換回路ＣＲ５０によっ
てその中心を-0.15Vに変換し、マスターラッチＣＲ５１
およびスレーブラッチＣＲ５２で扱う信号の振幅を0Vと
-0.3Vの間に制限しなければならなくなり、出力信号も
振幅の中心を-0.95Vに設定し、その振幅を-0.8Vと-1.1V
の間に制限しなければならなくなる。フリップフロップ
回路の出力信号の振幅も0.3Vに制限されるため、フリッ
プフロップ回路から出力された信号は、ノイズや配線を
伝達する間の信号の減衰等の影響を受けやすく、このよ
うなフリップフロップ回路を使用した集積回路では、誤
動作が発生し易くなるという問題があった。このように
振幅が制限されるのは、例えばマスターラッチＣＲ４１
において、トランジスタＱ１とＱ３、Ｑ２とＱ３、Ｑ４
とＱ６及びＱ５とＱ６のように直列に接続されたトラン
ジスタが、定電流源Ｉ１の電流経路中に存在するためで
ある。また、電源電圧の差を小さくすることにより、マ
スターラッチＣＲ４１及びスレーブラッチＣＲ４２の入
力端子、つまりトランジスタＱ１のベースの適切な電圧
レベルと入力信号Ｄの論理振幅の中心とがずれる。その
ため、例えばゲートアレイを用いた集積回路のように、
入力信号と出力信号の振幅と振幅中心のレベルが規格化
されていて、例えば入出力信号が-1.05Vと-1.55Vの間で
振幅しなければならない場合等でその変更が困難な場合
には、シリーズゲート型ＥＣＬを用いて構成されたフリ
ップフロップ回路を適用することが困難になるという問
題があった。以上のような問題点については、ラッチ回
路においても同様に当てはまる。そして、上記のような
フリップフロップ回路を用いたシフトレジスタ回路、直
列−並列変換回路および並列−直列変換回路では、フリ
ップフロップ回路の個数が多くなる分だけさらに問題が
深刻となっている。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、ノイズや配線を伝搬する間の信
号の減衰等の影響を受け難くすることを目的としてお
り、また、入力信号及び出力信号が規格化されている場
合であっても、それに合わせた入出力信号を出力可能な
バイポーラトランジスタのベース・エミッタ接合順方向
電圧の２倍以上4.5倍以下の低電源電圧で動作するフリ
ップフロップ回路を得ることを目的としており、さら
に、ゲートアレイ等の規格化された入出力信号を用いる
集積回路に適用して、設計が容易でかつ誤動作が起こり
難いフリップフロップ回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】第１の発明に係るフリッ
プフロップ回路は、保持しているデータを２端子間の電
位差として出力するための第１および第２の出力端子を
有し、クロックが第１のレベルになったときの入力信号
の値を該クロックが第１のレベルの間中データとして保
持するマスターラッチと、前記クロックが第２のレベル
になったときの前記マスターラッチの出力データを保持
するスレーブラッチとを備え、前記スレーブラッチは、
前記マスターラッチの第１および第２の出力端子の電位
差を差動増幅して出力するための第１および第２の出力
端子を有する差動増幅手段と、前記差動増幅手段の第１
および第２の出力端子に接続され、前記差動増幅手段の
出力信号の振幅の一方レベルを他方レベル側へシフトす
るようなレベル変換を行って第１および第２のレベル変
換端子から出力するレベル変換手段と、一方電流電極、
前記差動増幅手段の第１の出力端子に接続された他方電
流電極、および前記レベル変換手段の第１の出力端子に
接続された制御電極を持つ第１のトランジスタと、前記
第１のトランジスタの一方電流電極に接続された一方電
流電極、前記差動増幅手段の第２の出力端子に接続され
た他方電流電極、および前記レベル変換手段の第２の出
力端子に接続された制御電極を持つ第２のトランジスタ
と、制御電極に与えられる前記クロックに応じて前記差
動増幅手段に供給する電源電流を制御する第３のトラン
ジスタと、前記第３のトランジスタの一方電流電極に接
続された一方電流電極、前記第１および第２のトランジ
スタの一方電流電極に接続された他方電流電極、および
前記第３のトランジスタの制御電極に与えられる前記ク
ロックの反転クロックが与えられる制御電極を持つ第４
のトランジスタと、前記第３および第４のトランジスタ
の一方電流電極から電流を引く抜く定電流源とを備えて
構成される。
【００１４】第２の発明に係るフリップフロップ回路
は、第１の発明のフリップフロップ回路において、前記
差動増幅手段と前記定電流源との間に電源電圧としてト
ランジスタの制御電極・一方電流電極間順方向電圧の２
倍より大きく４．５倍より小さい電圧が印加されている
ときに、前記差動増幅手段の第１および第２の出力端子
間に０．４Ｖ以上の電圧を出力することを特徴とする。
【００１５】第３の発明に係るシフトレジスタは、フリ
ップフロップ回路は、半導体集積回路中に形成され、第
１または第２の発明のフリップフロップ回路を複数用い
ることを特徴とする。
【００１６】第４の発明に係る直列−並列変換回路は、
半導体集積回路中に形成され、第１または第２の発明の
フリップフロップ回路を複数用いることを特徴とする。
【００１７】第５の発明に係る並列−直列変換回路は、
半導体集積回路中に形成され、第１または第２発明のフ
リップフロップ回路を複数用いることを特徴とする。
【００１８】第６の発明に係るラッチ回路は、第１およ
び第２の信号の電位差を差動増幅して第１および第２の
出力端子から出力する差動増幅手段と、前記差動増幅手
段の第１および第２の出力端子に接続され、前記差動増
幅手段の出力信号の振幅を減少させて第１および第２の
レベル変換端子から出力するレベル変換手段と、一方電
流電極、前記差動増幅手段の第１の出力端子に接続され
た他方電流電極、および前記レベル変換手段の第１の出
力端子に接続された制御電極を持つ第１のトランジスタ
と、前記差動増幅手段の第２の出力端子に接続された他
方電流電極、前記第１のトランジスタの一方電流電極に
接続された一方電流電極、および前記レベル変換手段の
第２の出力端子に接続された制御電極を持つ第２のトラ
ンジスタと、前記差動増幅手段に供給する電源電流を制
御電極に与えられる前記クロックに応じて制御する第３
のトランジスタと、前記第３のトランジスタの一方電流
電極に接続された一方電流電極、前記第１および第２の
トランジスタの一方電流電極に接続された他方電流電
極、および前記第３のトランジスタの制御電極に与えら
れる前記クロックの反転クロックが与えられる制御電極
を持つ第４のトランジスタと、前記第３および第４のト
ランジスタの一方電流電極から電流を引く抜く定電流源
とを備えて構成される。
【００１９】第７の発明に係るラッチ回路は、第６の発
明のラッチ回路において、前記差動増幅手段と前記定電
流源との間に電源電圧としてトランジスタの制御電極・
一方電流電極間順方向電圧の２倍より大きく４．５倍よ
り小さい電圧が印加されているときに、前記差動増幅手
段の第１および第２の出力端子間に０．４Ｖ以上の電圧
を出力することを特徴とする。
【００２０】
【発明の実施の形態】
実施の形態１．以下、この発明の実施の形態１によるフ
リップフロップ回路について図１を用いて説明する。図
１は、この発明の実施の形態１によるフリップフロップ
回路の構成を示す回路図である。図１に示すフリップフ
ロップ回路は、マスターラッチとスレーブラッチとを含
んで構成されている。図１のフリップフロップ回路には
外部からクロックＴおよび入力信号Ｄが供給されてお
り、フリップフロップ回路は、このクロックＴのタイミ
ングで与えられる入力信号Ｄの値に応じて内部の状態を
遷移する。換言すれば、クロックＴがローレベルからハ
イレベルに変化するときの入力信号Ｄの値をデータとし
て保持するとともに、次にクロックＴがローレベルから
ハイレベルに変化するまでの間保持しているそのデータ
を出力し続ける。図１のフリップフロップ回路は、この
ような機能をマスターラッチとスレーブラッチの２つの
ラッチ回路で実現しており、これら図１のラッチ回路
は、クロックがローレベルからハイレベルになるときの
データをクロックがハイレベルの間保持する。
【００２１】図１のフリップフロップ回路は、クロック
Ｔのレベルを変換して内部クロックCK，CKCを出力する
ようなバッファリングを行うクロックバッファＣＲ１
と、入力信号Ｄのレベルを変換して内部信号Ｄ１および
Ｄ１Ｃを出力する入力レベル変換回路ＣＲ２と、内部ク
ロックCK，CKCに応じて信号Ｄ１，Ｄ１Ｃの保持および
その保持している論理値に応じて信号Ｄ２，Ｄ２Ｃの出
力を行うマスターラッチＣＲ３と、内部クロックCK，CK
Cに応じて信号Ｄ２，Ｄ２Ｃの保持およびその保持して
いる論理値に応じて信号Ｄ３，Ｄ３Ｃの出力を行うスレ
ーブラッチＣＲ４と、出力回路ＣＲ５とで構成されてい
る。なお、内部クロックCKCは内部クロックCKを反転し
たものである。
【００２２】クロックバッファＣＲ１は、NPNバイポー
ラトランジスタＱ２１〜Ｑ２５と抵抗Ｒ２１〜Ｒ２６で
構成されている。トランジスタＱ２１は、エミッタと、
外部からクロックＴが供給されるベースと、抵抗Ｒ２２
の他方端に接続されたコレクタを持ち、例えばクロック
Ｔが-0.85Vと-1.35Vの間で振幅する場合に、トランジス
タＱ２１は、そのコレクタに-0.30Vと-0.55Vで振幅する
信号を出力する。また、トランジスタＱ２２は、基準電
圧VBB4が与えられるベースと、トランジスタＱ２１のエ
ミッタに接続されたエミッタと、抵抗Ｒ２３の他方端に
接続されたコレクタを持ち、例えばクロックＴが-0.85V
と-1.35Vの間で振幅するとともに基準電圧VBB4が-1.1V
の場合に、トランジスタＱ２２は、そのコレクタに-0.3
0Vと-0.55Vで振幅する信号を出力する。
【００２３】抵抗Ｒ２２およびＲ２３は、ともに抵抗Ｒ
２１の他方端に接続された一方端を持っている。抵抗Ｒ
２１の一方端には電源電圧VCCが印加されている。トラ
ンジスタＱ２１，Ｑ２２のエミッタには定電流源Ｉ５が
接続され、定電流源Ｉ５によってトランジスタＱ２１，
Ｑ２２から引き抜かれる電流が一定に保たれている。こ
の定電流源Ｉ５は、エミッタと基準電圧VCS2が与えられ
るベースとトランジスタＱ２１，Ｑ２２のエミッタに接
続されたコレクタを持つトランジスタＱ２３、およびト
ランジスタＱ２３のエミッタに接続された一方端と電源
電圧VEEが与えられる他方端を持つ抵抗Ｒ２４で構成さ
れている。トランジスタＱ２４は、抵抗Ｒ２５を介して
電源電圧VEEが印加されるエミッタと、電源電圧VCCが印
加されるコレクタと、トランジスタＱ２１のコレクタに
接続されたベースを持ち、トランジスタＱ２４は、その
エミッタから内部クロックCKCを出力する。
【００２４】また、トランジスタＱ２５は、抵抗Ｒ２６
を介して電源電圧VEEが印加されるエミッタと、電源電
圧VCCが印加されるコレクタと、トランジスタＱ２２の
コレクタに接続されたベースを持ち、トランジスタＱ２
５は、そのエミッタから内部クロックCKを出力する。内
部クロックCKCは、クロックＴを反転して得られたもの
である。そして、内部クロックCKは、内部クロックCKC
とは相補的な関係にある。
【００２５】入力レベル変換回路ＣＲ２は、NPNバイポ
ーラトランジスタＱ２６〜Ｑ２８と抵抗Ｒ２７〜Ｒ３０
で構成されている。トランジスタＱ２６は、エミッタ
と、入力信号が与えられるベースと、抵抗Ｒ２８の他方
端に接続されたコレクタを持ち、例えば入力信号Ｄが-
0.85Vと-1.35Vの間で振幅する場合に、-0.25Vと-0.55V
の間で振幅する信号Ｄ１Ｃを出力する。トランジスタＱ
２７は、トランジスタＱ２６のエミッタに接続されたエ
ミッタと、抵抗Ｒ２９の他方端に接続されたコレクタ
と、基準電圧VBB4が印加されるベースを持ち、トランジ
スタＱ２７は、例えば入力信号Ｄが-0.85Vと-1.35Vの間
で振幅するとともに基準電圧VBB4が-1.1Vの場合に、-0.
25Vと-0.55Vの間で振幅する信号Ｄ１を出力する。
【００２６】定電流源Ｉ６は、トランジスタＱ２６，Ｑ
２７のエミッタから一定の電流を引き抜く。この定電流
源Ｉ６は、エミッタと基準電圧VCS2が与えられるベース
とトランジスタＱ２６，Ｑ２７のエミッタに接続された
コレクタを持つトランジスタＱ２８、およびトランジス
タＱ２８のエミッタに接続された一方端と電源電圧VEE
が印加される他方端を持つ抵抗Ｒ３０で構成されてい
る。
【００２７】図１のマスターラッチＣＲ３は、抵抗Ｒ３
１〜Ｒ３４とNPNバイポーラトランジスタＱ２９〜Ｑ３
５で構成されている。マスターラッチＣＲ３は、図１２
に示したマスターラッチＣＲ５１とほぼ同じ構成をして
いる。構成上の異なる点は、マスターラッチＣＲ５１の
トランジスタＱ１，Ｑ２が抵抗Ｒ１，Ｒ２を介して直接
電源電圧VCCが印加されるのに対して、マスターラッチ
ＣＲ３のトランジスタＱ２９，Ｑ３０のコレクタは抵抗
Ｒ３２，Ｒ３３の他方端に接続されおり、抵抗Ｒ３２，
Ｒ３３の一方端には抵抗Ｒ３１を介して電源電圧VCCが
印加されるている点である。その他のトランジスタＱ１
〜Ｑ６相互の接続関係とトランジスタＱ２９〜Ｑ３４相
互の接続関係は同じである。また、マスターラッチＣＲ
３において、トランジスタＱ３１，Ｑ３４のエミッタと
電源電圧VEEが与えられている電源電位点との間に定電
流源Ｉ７が設けれているのもマスターラッチＣＲ５１と
同様である。この定電流源Ｉ７は、エミッタとトランジ
スタＱ３１，Ｑ３４のエミッタに接続されたコレクタと
基準電圧VCS2が印加されるベースを持つトランジスタＱ
３５、およびトランジスタＱ３５のエミッタに接続され
た一方端と電源電位VEEが印加される他方端を持つ抵抗
Ｒ３４で構成されている。なお、マスターラッチＣＲ３
のトランジスタＱ２９のコレクタから出力される信号を
信号Ｄ２Ｃとし、トランジスタＱ３０のコレクタから出
力される信号を信号Ｄ２とする。
【００２８】スレーブラッチＣＲ４は、NPNトランジス
タＱ３６〜Ｑ４４と抵抗Ｒ３５〜Ｒ４４で構成されてい
る。スレーブラッチＣＲ４は、入力信号Ｄ２，Ｄ２Ｃを
差動増幅して出力信号Ｄ３，Ｄ３Ｃを得るための差動増
幅部ＣＲ６を含んでいる。差動増幅部ＣＲ６には、直列
にトランジスタＱ３８が接続されている。このトランジ
スタＱ３８は、エミッタと、差動増幅部ＣＲ６に接続さ
れたコレクタと、内部クロックCKを受けるベースを持
ち、トランジスタＱ３８は、内部クロックCKに応じて差
動増幅部ＣＲ６に流れる電源電流を制御する。すなわ
ち、内部クロックCKがハイレベルの時にトランジスタＱ
３８が導通して電源電流が流れて差動増幅部ＣＲ６は動
作状態となり、内部クロックCKがローレベルの時にトラ
ンジスタＱ３８が電流を遮断するため差動増幅部ＣＲ６
は非動作状態となる。
【００２９】トランジスタＱ３９，Ｑ４０のベースに
は、信号Ｄ３，Ｄ３Ｃと同じ論理値を持つ信号がそのレ
ベルを変換されて内部レベル変換回路ＣＲ７の出力端子
Ｎ２，Ｎ１から帰還される。特に、この場合内部レベル
変換回路ＣＲ７では、ハイレベルを制限するようなレベ
ルの変換が行われる。トランジスタＱ３９，Ｑ４０のコ
レクタは、それぞれトランジスタＱ３６，Ｑ３７のコレ
クタに接続されている。トランジスタＱ３９，Ｑ４０の
エミッタは共通に接続されている。トランジスタＱ４１
は、トランジスタＱ３９，Ｑ４０のエミッタに接続され
たコレクタと、内部クロックCKCが供給されるベース
と、トランジスタＱ３８のエミッタに接続されたエミッ
タを持つ。そして、トランジスタＱ３８，Ｑ４１のエミ
ッタには、定電流源Ｉ８が接続されている。定電流源Ｉ
８は、エミッタと基準電圧VCS2が印加されるベースとト
ランジスタＱ３８、Ｑ４１のエミッタに接続されたコレ
クタを持つトランジスタＱ４２、およびトランジスタＱ
４２のエミッタに接続された一方端と電源電圧VEEが印
加される他方端を持つ抵抗Ｒ３８で構成されている。
【００３０】差動増幅部ＣＲ６は、抵抗Ｒ３５〜Ｒ３７
およびNPNバイポーラトランジスタＱ３６，Ｑ３７で構
成されている。トランジスタＱ３６，Ｑ３７は、互いの
エミッタを共通に接続されており、差動対を構成してい
る。トランジスタＱ３６のベースにはマスターラッチＣ
Ｒ３の出力信号Ｄ２が、トランジスタＱ３７のベースに
はマスターラッチＣＲ３の出力信号Ｄ２Ｃが供給され
る。トランジスタＱ３６のコレクタには抵抗Ｒ３５，Ｒ
３６を介して電源電圧VCCが印加され、トランジスタＱ
３６のコレクタからスレーブラッチＣＲ４の出力信号Ｄ
３Ｃが出力される。トランジスタＱ３７のコレクタには
抵抗Ｒ３６，Ｒ３７の他方端が接続されている。抵抗Ｒ
３６，Ｒ３７の一方端には抵抗Ｒ３５を介して電源電圧
VCCが印加され、トランジスタＱ３７のコレクタからス
レーブラッチＣＲ４の出力信号Ｄ３が出力される。トラ
ンジスタＱ３６のコレクタは、内部レベル変換回路ＣＲ
７の入力端子Ｎ３に接続され、トランジスタＱ３７のコ
レクタは、内部レベル変換回路ＣＲ７の入力端子Ｎ４に
接続されている。
【００３１】内部レベル変換回路ＣＲ７は、トランジス
タＱ４３〜Ｑ４７と抵抗Ｒ３９〜Ｒ４４で構成されてい
る。トランジスタＱ４３は、エミッタと、電源電圧VCC
が印加されるコレクタと、入力端子Ｎ４に接続されて差
動増幅部ＣＲ６の出力信号Ｄ３が供給されるベースを持
ち、トランジスタＱ４３のエミッタは、例えば出力信号
Ｄ３Ｃよりも0.8V低い電圧で振幅する。同様に、トラン
ジスタＱ４４は、エミッタと、電源電圧VCCが印加され
るコレクタと、入力端子Ｎ３に接続されて差動増幅部Ｃ
Ｒ６の出力信号Ｄ３Ｃが供給されるベースを持ち、トラ
ンジスタＱ４４のエミッタは、例えば出力信号Ｄ３より
も0.8V低い電圧で振幅する。抵抗Ｒ３９，Ｒ４０は、そ
れぞれその一方端をトランジスタＱ４３，Ｑ４４のエミ
ッタに接続され、いずれもがその他方端に電源電圧VEE
を印加されている。トランジスタＱ４５，Ｑ４６は、コ
レクタと、互いに共通に接続されたエミッタと、トラン
ジスタＱ４３，Ｑ４４のエミッタに接続されたベースを
持ち、トランジスタＱ４５，Ｑ４６は差動対を構成す
る。トランジスタＱ４５，Ｑ４６のエミッタに接続され
ている定電流源Ｉ５は、トランジスタＱ４５，Ｑ４６の
エミッタから一定の電流を引き抜く。この定電流源Ｉ５
は、エミッタと基準電圧VCS2が印加されるベースとトラ
ンジスタＱ４５，Ｑ４６のエミッタに接続されたコレク
タを持つトランジスタＱ４７、およびトランジスタＱ４
７のエミッタに接続された一方端と電源電圧VEEが印加
される他方端を持つ抵抗Ｒ４４で構成されている。トラ
ンジスタＱ４５のコレクタには抵抗Ｒ４２の他方端が接
続されてトランジスタＱ４０のコレクタは抵抗Ｒ４３の
他方端に接続されている。抵抗Ｒ４２，Ｒ４３の一方端
には抵抗Ｒ４１を介して電源電圧VCCが印加される。ト
ランジスタＱ４５，Ｑ４６のコレクタは、それぞれ、ト
ランジスタＱ４０，Ｑ３９のベース（出力端子Ｎ１，Ｎ
２）にそれぞれ接続されており、前述の条件の下で、ト
ランジスタＱ４５，Ｑ４６のコレクタから出力される信
号は、-0.25Vと-0.5Vの間で振幅する。
【００３２】電源電圧VCCが０Ｖで、電源電圧VEEが-3.3
Vの場合に、例えば、マスターラッチＣＲ３の出力信号
Ｄ２，Ｄ２Ｃが-0.25Vと-0.5Vの間で振幅するとき、ス
レーブラッチＣＲ４の出力信号Ｄ３，Ｄ３Ｃを-0.05Vと
-0.55Vの間で振幅するように設定することができる。こ
れは、トランジスタＱ３９，Ｑ４０のベースに帰還され
る信号の電圧を、内部レベル変換回路ＣＲ７によってハ
イレベル側の上限を低く設定することによる結果可能と
なるものである。
【００３３】つまり、トランジスタＱ３９，Ｑ４０のコ
レクタは、例えば、トランジスタＱ３９の側が-0.55Vで
他方が-0.05Vになるとすると、従来と同様に、そのまま
これらの電圧がトランジスタＱ３９，Ｑ４０のベースに
帰還されると、トランジスタＱ３９において、そのベー
スの電圧よりもコレクタの電圧が-0.45V低くなり、オフ
状態の時にトランジスタＱ３９のベースからコレクタへ
電流が流れてしまうため動作速度が遅くなる。それを、
トランジスタＱ３９，Ｑ４０のベースに帰還する信号の
ハイレベルを制限することにより、例えばこの場合には
ハイレベルを-0.25Vにシフトすることによって、トラン
ジスタＱ３９，Ｑ４０のいずれかがオフしている時にそ
のオフしているトランジスタのベースからコレクタへ電
流が流れるのを防止して、回路動作の高速化を図ってい
る。また、このように構成してベースからコレクタに電
流が流れなくすることによって、ベースからコレクタに
電流が流れる場合に比べて誤動作を起こし難くなる。
【００３４】スレーブラッチＣＲ４の出力信号Ｄ３，Ｄ
３Ｃは、出力回路ＣＲ５を介して外部に出力されるが、
この出力回路ＣＲ５は、２つのNPNバイポーラトランジ
スタＱ４８，Ｑ４９と抵抗Ｒ４５，Ｒ４６によって構成
されている。トランジスタＱ４８は、抵抗Ｒ４５を介し
て電源電圧VEEが印加されるエミッタと、電源電圧VCCが
印加されるコレクタと、スレーブラッチＣＲ４の出力信
号Ｄ３が供給されるベースを持ち、トランジスタＱ４８
のエミッタからフリップフロップ回路の出力信号Ｙ１が
出力される。トランジスタＱ４９は、抵抗Ｒ４６を介し
て電源電圧VEEが印加されるエミッタと、電源電圧VCCが
印加されるコレクタと、スレーブラッチＣＲ４の出力信
号Ｄ３Ｃが供給されるベースを持ち、トランジスタＱ４
９のエミッタからフリップフロップ回路の出力信号Ｙ２
が出力される。出力回路ＣＲ５から出力されるプリップ
フロップ回路の出力信号Ｙ１，Ｙ２は、スレーブラッチ
ＣＲ４の出力信号Ｄ３，Ｄ３Ｃが-0.05Vと-0.55Vの間で
振幅するときに、例えば、-0.85Vと-1.35Vの間で振幅す
るように設定でき、電源電圧VCC（０Ｖ）と電源電圧VEE
（-3.3V）の間の電圧が3.3Vしかないにも係わらず、フ
リップフロップ回路は、動作速度や動作の確実性を損な
うことなく、0.5Vで振幅する出力信号を得ることができ
る。従って、フリップフロップ回路を複数従属接続する
など実施の形態１のフリップフロップ回路の後段にゲー
トを設ける場合に、次段のゲートと差動接続する必要が
なくなり、ゲート間の接続が容易になる。また、フリッ
プフロップ回路の出力を一出力とすることもでき、その
場合には消費電流を小さくできる。そして、差動増幅部
ＣＲ６の出力が直接出力回路ＣＲ５に与えられる構成と
なっているため、クロックＴからデータ出力信号Ｙ１，
Ｙ２を得るための遅延時間を図１２に示した従来のフリ
ップフロップ回路と同程度とすることができる。
【００３５】なお、このような発明の効果は、その電源
電圧が印加される経路に直列に接続されたトランジスタ
の個数によって左右されるので、フリップフロップ回路
の動作電圧が、バイポーラトランジスタのベース・エミ
ッタ接合順方向電圧の２倍以上4.5倍以下の低電源電圧
の場合に顕著である。
【００３６】なお、図３に示すように、実施の形態１に
よるフリップフロップ回路の定電流源Ｉ５ａ〜Ｉ９ａを
抵抗のみで構成することもできる。回路ＣＲ１ａ〜ＣＲ
４ａ，ＣＲ７ａは、それぞれ図１の対応する回路ＣＲ１
〜ＣＲ４，ＣＲ７の定電流源Ｉ５〜Ｉ９の部分を抵抗の
みの定電流源Ｉ５ａ〜Ｉ９ａに置き換えることによって
構成できる。この場合には、定電流源Ｉ５〜Ｉ９と違っ
てトランジスタのベース・エミッタ間電圧を考慮しなく
ても済む分、例えば図１および図２のフリップフロップ
回路に比べて１ＶBEだけ電源電圧を低く設定することが
できる等、低い電源電圧で動作させることに関する設計
が容易になる。
【００３７】例えば、フリップフロップ回路に与えられ
る電源電圧（VCC−VEE）としては、3.3Vが通常である
が、電源電圧VCCとVEEとの間に直列に接続されているト
ランジスタ数が２個の場合には、図３に示したフリップ
フロップ回路であっても、それらのトランジスタを同時
にオン状態とするために、一つのトランジスタをオンす
るときに要するベース・エミッタ接合順方向電圧ＶBEの
２倍より大きい電圧が必要である。例えば、電源電圧が
3.3Vで動作するフリップフロップ回路に通常よく用いら
れるトランジスタのベース・エミッタ間順方向電圧は0.
8Vであるから、この発明の効果を十分に引き出すには、
電源電圧がベース・エミッタ間順方向電圧の４．５倍よ
り小さいことが望ましい。また、出力信号としては、ノ
イズの影響や信号の減衰の影響を除くために0.4V以上あ
ることが望ましく、さらに0.5Ｖ以上であることが好ま
しい。
【００３８】また、図４に示すように、実施の形態１に
よるフリップフロップ回路のトランジスタをＭＯＳトラ
ンジスタに置き換えることもできる。図４の回路ＣＲ１
ｂ〜７ｂは、図１の回路ＣＲ１〜ＣＲ７と構成している
トランジスタが異なるだけで回路の接続関係は同じであ
る。つまり、図４のＭＯＳトランジスタＱ５１〜Ｑ７９
は、それぞれ対応するトランジスタＱ２１〜Ｑ４９と同
様に、トランジスタ相互および抵抗Ｒ２１〜Ｒ４６や定
電流源Ｉ５ｂ〜Ｉ９ｂと接続されている。集積回路は、
バイポーラトランジスタを用いずにＭＯＳトランジスタ
のみで構成される場合も多く、その場合には、同じ製造
工程によって製造可能なＭＯＳトランジスタのみを使用
したフリップフロップ回路を使用するのが有利である。
【００３９】実施の形態２．この発明の実施の形態２に
よるフリップフロップ回路について図１および図５を用
いて説明する。図１および図５は、この発明の実施の形
態２によるフリップフロップ回路の構成を示す回路図で
ある。図５には、スレーブラッチの内部レベル変換回路
と出力回路の回路構成が示されている。実施の形態１の
フリップフロップ回路と実施の形態２のフリップフロッ
プ回路の構成で異なる点が内部レベル変換回路の構成で
あるので、実施の形態２の内部レベル変換回路の構成に
ついて説明する。
【００４０】図５に示すように、実施の形態２による内
部レベル変換回路ＣＲ８は、その前段と出力端子Ｎ１，
Ｎ２および入力端子Ｎ３，Ｎ４によって接続されてい
る。また、内部レベル変換回路ＣＲ８は、対称な２つの
レベル変換部ＣＲ９，ＣＲ１０で構成されている。
【００４１】レベル変換部ＣＲ９は、NPNバイポーラト
ランジスタＱ５３，Ｑ５４、ＰチャネルＭＯＳトランジ
スタＱ５５，Ｑ５６、ＮチャネルＭＯＳトランジスタＱ
５７，Ｑ５８および定電流源Ｉ１０，Ｉ１１で構成され
ている。トランジスタＱ５３，Ｑ５４は、それぞれエミ
ッタと入力端子Ｎ４，Ｎ３に接続されたベースと電源電
圧VCCが印加されるコレクタを持ち、トランジスタＱ５
３のエミッタからは定電流源Ｉ１０によって一定の電流
が引き抜かれ、トランジスタＱ５４のエミッタからは定
電流源Ｉ１１によって一定の電流が引き抜かれる。トラ
ンジスタＱ５５，Ｑ５６は、それぞれドレインと電源電
圧VCCが印加されるソースとトランジスタＱ５３，５４
のエミッタに接続されたゲートを持ち、トランジスタＱ
５６のドレインが出力端子Ｎ２に接続されている。トラ
ンジスタＱ５７，Ｑ５８は、電源電圧VEEが与えられる
ソースと相互に接続されたゲートとトランジスタＱ５
５，Ｑ５６のドレインに接続されたドレインを持ち、ト
ランジスタＱ５７のドレインがそのゲートに接続されて
おり、能動負荷を構成する。レベル変換部ＣＲ９で変換
された信号は、トランジスタＱ５６のドレインから出力
端子Ｎ２に出力される。この時、トランジスタＱ５６の
ドレインからは、電源電圧VCCからトランジスタＱ５６
の閾値電圧ＶＴＨｐだけ低くなった電圧が出力されるた
め、簡単にハイレベルの上限を設定することができる。
【００４２】この点については、レベル変換部ＣＲ１０
についても同様である。レベル変換部ＣＲ１０は、レベ
ル変換部ＣＲ９のトランジスタＱ５３，Ｑ５４に対応す
るNPNバイポーラトランジスタＱ６３，Ｑ６４、定電流
源Ｉ１０，Ｉ１１に対応する定電流源Ｉ１２，Ｉ１３、
レベル変換部ＣＲ９のトランジスタＱ５５，Ｑ５６に対
応するＰチャネルＭＯＳトランジスタＱ６５，Ｑ６６、
およびレベル変換部ＣＲ９のトランジスタＱ５７，Ｑ５
８に対応するＮチャネルＭＯＳトランジスタＱ６７，Ｑ
６８を備えて構成されている。そして、これら各素子の
接続については、トランジスタＱ６８のドレインがその
ゲートに接続され、トランジスタＱ６７のドレインが出
力端子Ｎ１に接続されている部分を除いて、レベル変換
部ＣＲ９とＣＲ１０は同じである。
【００４３】実施の形態３．次に、この発明の実施の形
態３によるシフトレジスタ回路について図６を用いて説
明する。図６において、１ａ〜１ｈは実施の形態１によ
るフリップフロップ回路と同じ構成のフリップフロップ
回路、２はフリップフロップ回路１ａ〜１ｈの入出力信
号を伝える配線である。フリップフロップ回路１ａ〜１
ｈは共に同じクロックＳＣで動作する。フリップフロッ
プ回路１ｂ〜１ｈは、各々その前段のフリップフロップ
回路１ａ〜１ｇの出力Ｑを入力信号Ｄとするフリップフ
ロップ回路である。フリップフロップ回路１ａに入力さ
れる信号ＳＩは８個のフリップフロップ回路１ａ〜１ｈ
を通って出力されるため、出力される信号ＳＯは入力さ
れる信号に比べて８クロック分遅延する。
【００４４】例えば、図６に示したシフトレジスタ回路
を自動配置配線を用いてセルベースで設計する場合、フ
リップフロップ回路の構成はマクロセルとして決まって
おり、フリップフロップ回路１ａ〜１ｈの位置とそれを
接続する配線２の位置や長さが自動的に決定されるの
で、配線２の長さやそれによって減衰する信号の許容範
囲が大きいほど自動配置配線の自由度が向上して、自動
配置配線できる範囲及びその速度が向上する。フリップ
フロップ回路１ａ〜１ｈの信号振幅は、例えば電源電圧
を3.3Vとしてもその出力は0.5Vと大きく設定できるの
で、配線２の長さや配線２での信号の減衰の許容範囲は
大きくなる。なお、各フリップフロップ回路１ａ〜１ｈ
は、従来と比べてクロックＳＣ，ＳＩに対する遅延時間
は増加しておらず、シフトレジスタの速度が遅くなるこ
ともない。
【００４５】実施の形態４．次に、この発明の実施の形
態４による直列−並列変換回路について図７を用いて説
明する。図７は直列に入力された８ビットのデータを並
列に出力するための直列−並列変換回路の構成の一例を
示すブロック図である。図７において、１ａ〜１ｈ，１
１〜１８は実施の形態１に示したものと同じ構成のフリ
ップフロップ回路、２はフリップフロップ回路１ａ〜１
ｈの信号を伝達するための配線、３ａ〜３ｃはフリップ
フロップ回路が受けるクロックＳＣ，ＰＣや入力データ
ＳＩの出力負荷インピーダンスを一定にしてその影響を
小さくするためのバッファである。
【００４６】フリップフロップ回路１ａ〜１ｈは、第２
実施例と同様に直列に接続されている。そして、フリッ
プフロップ回路１ａ〜１ｈには、バッファ３ｂを介して
クロックＳＣが与えられる。また、フリップフロップ回
路１１〜１８には、バッファ３ｃを介してクロックＰＣ
が与えられる。フリップフロップ回路１１〜１８は、各
々、フリップフロップ回路１ａ〜１ｈの出力をデータ入
力Ｄとする。フリップフロップ回路１ａ〜１ｈには、順
に、クロックＳＣに従って直列にデータが入力される。
そして、フリップフロップ回路１ｈ〜１ａに直列に８ビ
ットのデータが入力された状態で、クロックＰＣによっ
て、一斉に、フリップフロップ回路１１〜１８がフリッ
プフロップ回路１ａ〜１ｈの出力データを入力する。そ
して、フリップフロップ回路１１〜１８がクロックＰＣ
に応じて出力Ｐ７〜Ｐ０として並列に８ビットのデータ
を出力する。このような、直列−並列変換回路において
も、実施の形態１に示したフリップフロップ回路を用い
ることで、配線２の設計が従来に比べて自由に行え、自
動配置配線を容易に行うことができる。なお、各フリッ
プフロップ回路１ａ〜１ｈおよび１１〜１８は、従来と
比べてクロックＳＣ，ＳＩ，ＰＣに対する遅延時間は増
加しておらず、直列−並列変換回路も従来と同様の処理
速度を保っている。
【００４７】実施の形態５．次に、この発明の実施の形
態５による直列−並列変換回路について図８を用いて説
明する。図８は並列に入力された８ビットのデータを直
列に出力するための並列−直列変換回路の構成の一例を
示すブロック図である。図８において、２１〜２８は実
施の形態１で示したのフリップフロップ回路、３１〜３
８は第１及び第２入力の否定論理和を演算して得た出力
Ａと第３及び第４入力の否定論理和を演算して得た出力
Ｂとの論理和（Ａ＋Ｂ）を出力するＡＮＤ−ＯＲゲー
ト、２ａはフリップフロップ回路２１〜２７とＡＮＤ−
ＯＲゲート３２〜３８の間の配線、２ｂはフリップフロ
ップ回路２１〜２８の出力の配線、３ｅ，３ｆはフリッ
プフロップ回路２１〜２８が受けるクロックＳＣやＡＮ
Ｄ−ＯＲゲート３１〜３８が受ける選択信号ＳＬの出力
負荷インピーダンスを一定にしてその影響を小さくする
ためのバッファである。
【００４８】ＡＮＤ−ＯＲゲート３１〜３８は、その第
２入力には選択信号ＳＬの反対の論理値を有する信号が
バッファ３ｅを介して入力され、第４入力に選択信号Ｓ
Ｌがバッファ３ｅを介して共通に入力される。ＡＮＤ−
ＯＲゲート３１〜３８の第３入力には、各々、データＳ
Ｉ及びフリップフロップ回路２１〜２７の反転出力バー
Ｑが入力される。また、ＡＮＤ−ＯＲゲート３１〜３８
の第１入力には、各々、並列に入力される８ビットのデ
ータＰ７〜Ｐ０が入力される。フリップフロップ回路２
１〜２８のデータ入力Ｄには、ＡＮＤ−ＯＲゲート３１
〜３８の出力が与えられる。このような回路構成とする
ことによって、選択信号ＳＬにより、並列に入力された
データをそのまま並列で出力するか、直列で出力するか
を選択することができる。並列−直列変換を行う際に
は、選択信号ＳＬを低電位側にすることにより、フリッ
プフロップ回路２１〜２７の反転出力バーＱに応じてフ
リップフロップ回路２１〜２７の出力を受けているＡＮ
Ｄ−ＯＲゲート３２〜３８の出力が決まる。
【００４９】このような、並列−直列変換回路において
も、実施の形態１によるフリップフロップ回路を用いる
ことで、配線２ａあるいは配線２ｂの設計が従来に比べ
て自由に行え、実施の形態２と同様に自動配置配線を容
易に行うことができる。なお、各フリップフロップ回路
１ａ〜１ｈおよび１１〜１８は、従来と比べてクロック
ＳＣ，ＳＩ，ＳＬに対する遅延時間は増加しておらず、
並列−直列変換回路も従来と同様の処理速度を保ってい
る。
【００５０】実施の形態６．次に、この発明の実施の形
態６によるラッチ回路について図９を用いて説明する。
図９は、この発明の実施の形態６によるデータラッチの
構成を示す回路図である。図９において、図１または図
２と同一符号のものは図１または図２の同一符号部分に
対応する部分である。なお、実施の形態１のフリップフ
ロップ回路のスレーブラッチＣＲ４に対応するラッチ回
路ＣＲ１２は、スレーブラッチＣＲ４と全く同じ構成で
ある。このデータラッチの構成は、実施の形態１のフリ
ップフロップ回路からマスターラッチＣＲ３を除いた構
成となっている。すなわち、入力レベル変換回路ＣＲ２
の出力信号Ｄ１，Ｄ１Ｃが直接ラッチ部ＣＲ１２の差動
増幅部６に入力されるようになっている。
【００５１】このデータラッチ回路においても、例えば
入力信号Ｄが-0.85Vと-1.35Vの間で振幅する場合に、入
力レベル変換回路ＣＲ２は、-0.25Vと-0.55Vの間で振幅
する信号Ｄ１，Ｄ１Ｃを出力する。電源電圧VCCが０Ｖ
で、電源電圧VEEが-3.3Vの場合に、ラッチ部ＣＲ１２の
出力信号Ｄ５，Ｄ５Ｃを-0.05Vと-0.55Vの間で振幅する
ように設定することができる。これは、トランジスタＱ
３９，Ｑ４０のベースに帰還される信号の電圧を、内部
レベル変換回路ＣＲ７によってハイレベル側の上限を低
く設定することによる結果可能となるものである。
【００５２】つまり、トランジスタＱ３９，Ｑ４０のコ
レクタは、例えば、トランジスタＱ３９の側が-0.55Vで
他方が-0.05Vになるとすると、従来と同様に、そのまま
これらの電圧がトランジスタＱ３９，Ｑ４０のベースに
帰還されると、トランジスタＱ３９において、そのベー
スの電圧よりもコレクタの電圧が-0.45V低くなり、オフ
状態の時にトランジスタＱ３９のベースからコレクタへ
電流が流れてしまうため動作速度が遅くなる。それを、
トランジスタＱ３９，Ｑ４０のベースに帰還する信号の
ハイレベルを制限することにより、例えばこの場合には
-0.25Vにすることによって、トランジスタＱ３９，Ｑ４
０のいずれかがオフしている時にそのオフしているトラ
ンジスタのベースからコレクタへ電流が流れるのを防止
して、回路動作の高速化を図っている。また、このよう
に構成してベースからコレクタに電流が流れなくするこ
とによって、ベースからコレクタに電流が流れる場合に
比べて誤動作を起こし難くなる。
【００５３】なお、図１０に示すように、実施の形態６
によるラッチ回路の定電流源Ｉ５ａ〜Ｉ９ａを抵抗のみ
で構成することもできる点については、実施の形態１と
同様であり、その効果も図３に示したフリップフロップ
回路と同様である。また、図１１に示すように、実施の
形態６によるラッチ回路のトランジスタをＭＯＳトラン
ジスタに置き換えることもできる点についても実施の形
態１と同様であり、その効果も図４に示したフリップフ
ロップ回路と同様である。また、上記実施の形態１，５
では、内部レベル変換回路ＣＲ７，ＣＲ７ａ，ＣＲ７ｂ
についてそれぞれ具体的な例を示したが、内部レベル変
換回路の構成についてこれ以外の構成であってもよく、
ハイレベルの上限を制限できれば上記実施の形態と同様
の効果を奏する。
【００５４】
【発明の効果】以上説明したように、請求項１記載の発
明のフリップフロップ回路あるいは請求項６記載のラッ
チ回路によれば、差動増幅手段の第１および第２の出力
端子間の電圧が第１および第２のトランジスタの一方電
流電極と制御電極間に印加されたときに第１および第２
のトランジスタが電源電圧の極性とは反対の方向にオン
する場合であっても、レベル変換回路によって前記第１
および第２のトランジスタの制御電極に与えられる信号
の一方レベルを他方レベル側へシフトすることができ、
第１および第２のトランジスタが逆向きにオン状態とな
ることを防止して、フリップフロップ回路あるいはラッ
チ回路の動作速度の向上と誤動作の抑制が図れるという
効果がある。
【００５５】請求項２記載の発明のフリップフロップ回
路あるいは請求項７記載のラッチ回路によれば、電源電
圧が低い場合、例えば3.3V程度であっても、論理振幅の
大きな出力信号、例えば０．５Ｖ程度の出力信号を得る
ことができ、動作速度の低下や誤動作を起こし難くい状
態を保ちつつクロストーク等のノイズに対する信頼性を
向上することができるという効果がある。
【００５６】請求項３記載の発明のシフトレジスタ、請
求項４記載の発明の直列−並列変換回路または請求項５
記載の発明の並列−直列変換回路によれば、請求項１ま
たは請求項２記載のフリップフロップ回路を複数用いる
ことにより、配線長等の設計の制約を緩和でき、容易に
配置配線を行うことができ、同様の理由から自動配置配
線が容易になるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるフリップフロ
ップ回路の構成の前段を示す回路図である。
【図２】 この発明の実施の形態１によるフリップフロ
ップ回路の構成の後段を示す回路図である。
【図３】 この発明の実施の形態１によるフリップフロ
ップ回路の構成の第２の態様を示す回路図である。
【図４】 この発明の実施の形態１によるフリップフロ
ップ回路の構成の第３の態様を示す回路図である。
【図５】 この発明の実施の形態２によるフリップフロ
ップ回路の構成の後段を示す回路図である。
【図６】 この発明の実施の形態３によるシフトレジス
タ回路の構成の一例を示すブロック図である。
【図７】 この発明の実施の形態４による直列−並列変
換回路の構成の一例を示すブロック図である。
【図８】 この発明の実施の形態５による並列−直列変
換回路の構成の一例を示すブロック図である。
【図９】 この発明の実施の形態６によるラッチ回路の
構成を示す回路図である。
【図１０】 この発明の実施の形態６によるラッチ回路
の第２の態様の構成を示す回路図である。
【図１１】 この発明の実施の形態６によるラッチ回路
の第３の態様の構成を示す回路図である。
【図１２】 従来のフリップフロップ回路の構成を示す
回路図である。
【図１３】 低電源電圧に対応させるべくフリップフロ
ップ回路に加えられる構成の変更について説明するため
の回路図である。
【符号の説明】
１ａ〜１ｈ，１１〜１８，２１〜２８ フリップフロッ
プ回路、２，２ａ，２ｂ 配線、ＣＲ１，ＣＲ１ａ，Ｃ
Ｒ１ｂ クロックバッファ、ＣＲ２，ＣＲ２ａ，ＣＲ２
ｂ 入力レベル変換回路、ＣＲ３，ＣＲ３ａ，ＣＲ３ｂ
マスターラッチ、ＣＲ４，ＣＲ４ａ，ＣＲ４ｂ スレ
ーブラッチ、ＣＲ５，ＣＲ５ｂ 出力回路、ＣＲ６，Ｃ
Ｒ６ｂ 差動増幅部、ＣＲ７，ＣＲ７ａ，ＣＲ７ｂ，Ｃ
Ｒ８ 内部レベル変換回路、ＣＲ１２，ＣＲ１２ａ，Ｃ
Ｒ１２ｂ ラッチ回路。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 保持しているデータを２端子間の電位差
    として出力するための第１および第２の出力端子を有
    し、クロックが第１のレベルになったときの入力信号の
    値を該クロックが第１のレベルの間中データとして保持
    するマスターラッチと、 前記クロックが第２のレベルになったときの前記マスタ
    ーラッチの出力データを保持するスレーブラッチとを備
    え、 前記スレーブラッチは、 前記マスターラッチの第１および第２の出力端子の電位
    差を差動増幅して出力するための第１および第２の出力
    端子を有する差動増幅手段と、 前記差動増幅手段の第１および第２の出力端子に接続さ
    れ、前記差動増幅手段の出力信号の振幅の一方レベルを
    他方レベル側へシフトするようなレベル変換を行って第
    １および第２のレベル変換端子から出力するレベル変換
    手段と、 一方電流電極、前記差動増幅手段の第１の出力端子に接
    続された他方電流電極、および前記レベル変換手段の第
    １の出力端子に接続された制御電極を持つ第１のトラン
    ジスタと、 前記第１のトランジスタの一方電流電極に接続された一
    方電流電極、前記差動増幅手段の第２の出力端子に接続
    された他方電流電極、および前記レベル変換手段の第２
    の出力端子に接続された制御電極を持つ第２のトランジ
    スタと、 制御電極に与えられる前記クロックに応じて前記差動増
    幅手段に供給する電源電流を制御する第３のトランジス
    タと、 前記第３のトランジスタの一方電流電極に接続された一
    方電流電極、前記第１および第２のトランジスタの一方
    電流電極に接続された他方電流電極、および前記第３の
    トランジスタの制御電極に与えられる前記クロックの反
    転クロックが与えられる制御電極を持つ第４のトランジ
    スタと、 前記第３および第４のトランジスタの一方電流電極から
    電流を引く抜く定電流源とを備える、フリップフロップ
    回路。
  2. 【請求項２】 前記差動増幅手段と前記定電流源との間
    に電源電圧としてトランジスタの制御電極・一方電流電
    極間順方向電圧の２倍より大きく４．５倍より小さい電
    圧が印加されているときに、前記差動増幅手段の第１お
    よび第２の出力端子間に０．４Ｖ以上の電圧を出力する
    ことを特徴とする、請求項１記載のフリップフロップ回
    路。
  3. 【請求項３】 半導体集積回路中に形成され、請求項１
    または請求項２記載のフリップフロップ回路を複数用い
    ることを特徴とする、シフトレジスタ回路。
  4. 【請求項４】 半導体集積回路中に形成され、請求項１
    または請求項２記載のフリップフロップ回路を複数用い
    ることを特徴とする、直列−並列変換回路。
  5. 【請求項５】 半導体集積回路中に形成され、請求項１
    または請求項２記載のフリップフロップ回路を複数用い
    ることを特徴とする、並列−直列変換回路。
  6. 【請求項６】 第１および第２の信号の電位差を差動増
    幅して第１および第２の出力端子から出力する差動増幅
    手段と、 前記差動増幅手段の第１および第２の出力端子に接続さ
    れ、前記差動増幅手段の出力信号の振幅を減少させて第
    １および第２のレベル変換端子から出力するレベル変換
    手段と、 一方電流電極、前記差動増幅手段の第１の出力端子に接
    続された他方電流電極、および前記レベル変換手段の第
    １の出力端子に接続された制御電極を持つ第１のトラン
    ジスタと、 前記差動増幅手段の第２の出力端子に接続された他方電
    流電極、前記第１のトランジスタの一方電流電極に接続
    された一方電流電極、および前記レベル変換手段の第２
    の出力端子に接続された制御電極を持つ第２のトランジ
    スタと、 前記差動増幅手段に供給する電源電流を制御電極に与え
    られる前記クロックに応じて制御する第３のトランジス
    タと、 前記第３のトランジスタの一方電流電極に接続された一
    方電流電極、前記第１および第２のトランジスタの一方
    電流電極に接続された他方電流電極、および前記第３の
    トランジスタの制御電極に与えられる前記クロックの反
    転クロックが与えられる制御電極を持つ第４のトランジ
    スタと、 前記第３および第４のトランジスタの一方電流電極から
    電流を引く抜く定電流源とを備える、ラッチ回路。
  7. 【請求項７】 前記差動増幅手段と前記定電流源との間
    に電源電圧としてトランジスタの制御電極・一方電流電
    極間順方向電圧の２倍より大きく４．５倍より小さい電
    圧が印加されているときに、前記差動増幅手段の第１お
    よび第２の出力端子間に０．４Ｖ以上の電圧を出力する
    ことを特徴とする、請求項６記載のラッチ回路。
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