JPH01286511A - マスタースレーブ型フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マスター部とスレーブ部とよりなるマスタースレーブ型
フリップフロップに関し、 高速動作を行ない、高周波数の信号の供給時に動作エラ
ーを生じないことを目的とし、マスター部及びスレーブ
部夫々を縦積み型差動回路で構成したマスタースレーブ
型フリップフロップ回路において、該マスター部の論理
振幅を該スレーブ部の論理振幅より小として構成する。

〔産業上の利用分野〕

本発明はマスタースレ＝７型プリップ７０ツブ回路に関
し、マスター部とスレーブ部とよりなるマスタースレー
ブ型フリップフロップ回路に関する。

従来から、前段のマスター部と後段のスレーブ部とより
なり、１相のクロックパルスを回路内で反転して使用す
るマスタースレーブ型フリップフロツプ回路がある。こ
のフリツプフロツプ回路はクロックスキューを生じない
ため、多段接続してもレーシングを起こさず半導体集積
回路内で良く用いられる。

近年、システムの高速化に伴ない、上記のマスタースレ
ーブ型フリップフロップも高速動作が要求されている。

〔従来の技術〕

第３図はマスタースレーブ型フリップフロップ回路のブ
ロック図を示す。

同図中、端子１０に入来する第４図（Ａ）に示す如きデ
ータ信号はマスター部１１のデータ入力端子りに供給さ
れ、また端子１２に入来する第４図（Ｂ）に示す如きク
ロック信号はマスター部１１のクロック入力端子Ｃ及び
スレーブ部１３のクロック反転入力端子Ｃ夫々に供給さ
れる。

マスター部１１はクロック信号がＬレベルに立下がると
データ信号を取込んで、立下がりから時間ｔｐｄ１後に
取込んだ同図（Ｃ）に示す如きデータ信号をＱ端子より
出力する。σ端子は上記Ｑ端子の反転出力を行ない時間
ｔｐｄｌはマスター部１１の伝搬遅延時間である。

スレーブ部１３はクロック信号が立上がると上記Ｑ、σ
端子の出力信号を取込んで、クロック信号の立上がりか
らスレーブ部１３の伝搬遅延時間ｔｐｄ２後に取込んだ
同図（Ｄ）に示す如き信号をＸ端子より出力する。この
Ｘ端子の出力信号及びその反転されたＸ端子の出力信号
は端子１４゜１５より出力される。

〔発明が解決しようとする課題〕

ゲートアレ一方式の半導体集積回路ではマスター部１１
．スレーブ部１３夫々は同一の基本セルで構成され、値
ＶＯＶとｉｕ’ｉ’との電位差である論理振幅はマスタ
ー部１１．スレーブ部１３夫々で同じ値とされることが
一般的である。また、論理振幅は次段回路のノイズマー
ジンを確保するために充分大きな値に設定する必要があ
る。

しかし、論理振幅が大きいと時間ｔ　ｐｄ　１　。

ｔｐｄ２が大きくなり、動作速度が遅くなる。このため
、データ信号、クロック信号夫々が第４図（Ｅ）、（Ｆ
）に示す如く高周波数で、クロック信号のＬレベル期間
が時間ｔｐｃ＋ｉよりも短い場合には、マスター部１１
でサンプリングされたデータ信号Ｄ１がスレーブ部１３
に伝達される前にクロック信号が立上がり、スレーブ部
１３はデータ信号Ｄｏを再びサンプリングしてしまい動
作エラーを生じるという問題があった。

本発明は上記の点に鑑みなされたもので、高速動作を行
ない、高周波数の信号の供給時に動作エラーを生じない
マスタースレーブ型フリップフロップを提供することを
目的とする。

〔課題を解決するための手段〕

本発明のマスタースレーブ型フリップフロップ回路は、 マスター部（２２）及びスレーブ部（２３）夫々を縦積
み型差動回路で構成したマスタースレーブ型フリップフ
ロップ回路において、 マスター部（２２）の論理振幅をスレーブ部（２３）の
論理振幅より小とする。

〔作用〕

本発明においては、マスター部（２２）の論理振幅をス
レーブ部（２３）の論理振幅より小としているので、マ
スター部（２２）の信号の伝搬遅延時間がスレーブ部（
２３）のそれより短縮され、それだけ高速動作が可能と
なる。

〔実施例〕

第１図は本発明のマスタースレーブ型フリップフロップ
回路の一実施例の回路図を示す。

同図中、端子２０にはクロック信号が入来し、端子２１
にはデータ信号が入来する。２２はマスター部、２３は
スレーブ部である。

マスター部２２において、データ信号をベースに供給さ
れるトランジスタＱ１はベースに一定の基準電圧ＶＲＥ
　ｔ−＋を供給されるトランジスタＱ２とエミッタが共
通接続され、夫々のコレクタは同一抵抗値の出力抵抗Ｒ
ＩＡ、ＲＩＢ夫々を介して一端に電源Ｖｃｃが供給され
た抵抗Ｒ０Ａの他端に接続されている。トランジスタ０
１０８夫々のコレクタにはトランジスタＱ４　、Ｑ３夫
々のコレクタ及びトランジスタＱｓ　、Ｑｓ夫々のベー
スが接続されている。

エミッタが共通接続されたトランジスタＱ３゜’０４夫
々のベースはトランジスタＱｓ　、Ｑｓ夫々のエミッタ
に接続されている。トランジスタＱ＋。

０３夫々のエミッタはトランジスタＱｙ　、Ｑｓ夫々の
コレクタに接続され、トランジスタ０７１０８夫々のエ
ミッタは共通接続されてトランジスタＱ９のコレクタに
接続され、ベースにチップセレクト信号電圧Ｖｃｓを印
加されるトランジスタＱ９のエミッタは抵抗Ｒ３を介し
て電源ＶＥＥを供給されている。

つまり、トランジスタＱ＋及びＱ２　、Ｑ３及びＱ４　
、Ｑ７及びＱ８夫々の構成するエミッタ・カップルド・
ロジック（ＥＣＬ）回路即ち差動回路は縦積み構造とさ
れている。

また、クロック信号をベースに供給されるトランジスタ
Ｑｗは抵抗Ｒ４と共にエミッタフォロア回路を構成し、
トランジスタＱＩＧと抵抗Ｒとの間にはレベルシフト用
のダイオードＯＬが接続されている。

上記のダイオードＤＬを通ったクロック信号はトランジ
スタＱ８のベースに供給され、トランジスタＱ７のベー
スには一定の基準電圧ＶＲＥ　Ｆ　２が供給されている
。

また、トランジスタＱｓ　、Ｑｓ夫々は抵抗Ｒｓ。

Ｒ６夫々と共に１ミツタフオロア回路を構成し、トラン
ジスタＱ６のエミッタがＱ端子であり、トランジスタＱ
５のエミッタがＱ端子である。

スレーブ部２３において、トランジスタＱ６の出力をベ
ースに供給されるトランジスタＱｕはベースにトランジ
スタＱｓの出力を供給されるトランジスタＱ１２とエミ
ッタが共通接続され、夫々のコレクタは同一抵抗値の出
力抵抗Ｒ２Ａ、Ｒ２Ｂ夫々を介して一端に電源Ｖｃｃが
供給された抵抗ＲＯ８の他端に接続されている。トラン
ジスタＱ　１１＋　’Ｑ　１２夫々のコレクタにはトラ
ンジスタＱＩ４゜ＱＬ３夫々のコレクタ及びトランジス
タＱＩＳＩＱ＋６夫々のベースが接続されている。

エミッタが共通接続されたトランジスタＱ１３゜ＱＨ夫
々のベースはトランジスタＱｓｓ、Ｑ＋６夫々のエミッ
タに接続されている。トランジスタＱｎ。

ＱＩ３夫々のエミッタはトランジスタ０７１０８夫々の
コレクタに接続され、トランジスタＱ　ｙ　＊Ｑ＋ｇ夫
々のエミッタは共通接続されてトランジスタ（ｈｓのコ
レクタに接続され、ベースにチップセレクト信号電圧Ｖ
ｃｓを印加されるトランジスタＱ＋ｓのエミッタは抵抗
Ｒ７を介して電源ＶＥＥを供給されている。

つまり、トランジスタＱｎ及びＱ１２．Ｑ１３及びＱ１
０．Ｑ＋ｙ及びＱＣｓ夫々の構成するＥ　Ｃ１，回路即
ち差動回路は縦積み構造とされている。

また、ダイオードＤＬを通ったクロック信号はトランジ
スタＱ＋ｙのベースに供給され、トランジスタＱｖｓの
ベースには一定の基準電圧ＶＲＥ　Ｆ　２が供給されて
いる。

また、トランジスタＱＩＳ、ＱＩ６夫々は抵抗Ｒ８゜Ｒ
９夫々と共にエミッタフォロア回路を構成し、トランジ
スタＱＩ６のエミッタはＸＥ子２４に接続され、トラン
ジスタＱＴＳのエミッタがＸ端子２５に接続されている
。

上記構成において、例えばマスター部２２の抵抗ＲＯＡ
は２００Ω、抵抗ＲＩＡＩＲＩ８夫々は３００Ωとされ
、抵抗Ｒ３を流れる電流１ｃｓ＋は１ｍＡとされており
、スレーブ部２３の抵抗Ｒｏｅは２００Ω、抵抗Ｒ２Ａ
ＩＲ２Ｂ夫々は６００Ωとされ、抵抗Ｒ７を流れる電流
１ｃｓ２は１ｍＡとされている。

このため、Ｉｃｓ＋　ＸＲ＋　Ａで表わされるマスター
部２２の論理振幅は０，３ｖでＱ端子、Ｑ端子における
Ｈレベル、Ｌレベルは夫々−ｉ、ｏｖ。

−１，３Ｖとなり、ＩＣ３２ＸＲ２Ａで表わされるスレ
ーブ部２３の論理振幅は０．６ｖで、Ｘ端子。

又端子におけるＨレベル、［、レベルは夫々−１，ＯＶ
、　−１，６Ｖとなる。

上記スレーブ部２３の論理振幅０．６Ｖはノイズマージ
ンを確保した従来通りの値である。スレーブ部２２の論
理振幅０，３■はスレーブ部２３のそれの１／２である
。このためスレーブ部２２における伝搬遅延時間ｔｐｄ
４が従来通りの例えば略（３Ｑ　ｐＳｅＣであるのに対
し、マスター部２２の伝搬遅延時間ｔｐｄ３は例えば５
０　ｐｓｅｃ程度となる。

ここで、第２図（８）に示すクロック信号がＬレベルと
なるとマスター部２２ではトランジスタＱ７が導通し、
トランジスタＱ＋　、Ｑ２のＥＣＬ回路が動作状態とな
って第２図（Ａ）に示すデータ信号がサンプリングされ
る。同図（Ｃ）に示す如く、クロック信号の立下がりか
ら時間ｔｐｄａ後にＱ端子までリンブリングされたデー
タ信号が伝搬する。クロック信号がＨレベルとなるとト
ランジスタＱ８が導通してトランジスタＱ３　、　Ｑ４
のＥＣＬ回路が動作状態となってＱ端子、σ端子夫々の
出力値はトランジスタＱｓ　、Ｑ４により保持される。

スレーブ部２３ではクロック信号がＨレベルとなったと
きトランジスタＯ＋ｙが導通してトランジスタＱＩ１．
Ｑ１２のＥＣＬ回路がＱ端子、σ端子夫々の出力値をサ
ンプリングする。第２図（Ｄ）に示す如く、クロック信
号の立下がりから時間ｔｐｄＪ後にＸ端子までサンプリ
ング値が伝搬する。クロック信号が［、レベルとなると
トランジスタＱＣｓが導通してトランジスタＱ１３．Ｑ
１４のＥＣＬ回路が動作状態となってＸ端子、Ｘ端子夫
々の出力値はトランジスタＱＩ３．ＱＩ４に保持される
。

前述の如く時間ｔｐｄ３はｔｐｄ４より大幅に短縮され
ているため、時間ｔｐｄ３がクロック信号の［４レベル
期間より小さい限り、第４図（Ｅ）〜（Ｈ）に示す如き
動作エラーを生じることがなく、高速動作が可能となる
。

ところで、Ｘ端子２４．ｘ端子２５夫々はいずれか一方
だけを接続回路に接続して使用することが多いので、ノ
イズマージンを確保すると論理振幅を０．６Ｖ以下にす
ることができない。しかし、Ｑ端子、σ端子夫々の出力
は差動動作を行なうトランジスタＱｎ、Ｑ＋２のＥＣＬ
回路に供給されるため、論理振幅が０゜３Ｖであっても
充分にノイズマージンを確保でき、何ら問題はない。

また、電流Ｉｃｓ＋をＩＣ９２と同一とし、抵抗ＲＩＡ
、ＲＩＢをＲ２Ａ、Ｒ２Ｂより小さくしてマスター部２
２の論理振幅を小さくしている。

この理由は電流１ｃｓ＋が大きい程時間ｔｐｄ３を小さ
くでき、また抵抗ＲＩＡＩＲＩＢが小さい程、その浮遊
容量が小さくなり、時間ｔｐｄ３を小さくできるためで
ある。

なお、ダイオードＤＬ及び抵抗Ｒ８Ａ、ＲＯＢ夫々はレ
ベル調整用として設けているもので、これらを除去して
も良い。

また、上記実施例はｎｐｎトランジスタを用いた縦積み
型のＥＣＬ回路であるが、ｎｐｎトランジスタを例えば
ガリウム・ヒ素系のｎチャンネルＦＥＴに置換えた縦積
み型のソースカップルドＦＥＴロジック（ＳＣＦＬ）回
路即ち着初回路であっても良く、上記実施例に限定され
ない。

本発明のマスタースレーブ型フリップフロップをゲート
アレイにおいて実現する場合は、次の様になる。即ち、
ゲートアレイの複数のセルは、マスター部用のセルとス
レーブ部用のセルとの対により構成される。そしてマス
ター部用セル、スレーブ用セルは夫々同一の抵抗値を右
する第１のコレクタ抵抗（出力抵抗）を有すると共に、
マスター部用セルについてはそれに加えて、抵抗値の小
さい第２のコレクタ抵抗（出力抵抗）を有することにな
る。そして、マスター部用セルがマスタースレーブ型フ
リップフロップのマスター部として使用される時は、上
記第２のコレクタ抵抗が接続されて使用される。またマ
スター部用ゼルが一般的な論理ゲート例えばＮＯＲ回路
等として使用される時は、上記第１のコレクタ抵抗が接
続されて使用される。その結果出力論理振幅は通常通り
十分大きいものとなる。

〔発明の効果〕

上述の如く、本発明のマスタースレーブ型ノリツブ７０
ツブ回路によれば、回路全体のノイズマージンを低下さ
せずに高速動作を可能とし、高周波の信号を供給された
ときに動作エラーを生じることがなく、実用上きわめて
有用である。

【図面の簡単な説明】

第１図は本発明回路の一実施例の回路図、第２図は本発
明回路を説明するための信号タイムチャート、 第３図はマスタースレーブ型フリップフロップの一例の
ブロック図、 第４図は従来回路を説明するための信号タイムチャート
である。 図において、 ２２はマスター部、 ２３はスレーブ部、 ＤＬはダイオード、 Ｑ＋ｏ＝Ｑ日はトランジスタ、 ＲＯＡ−Ｒ９は抵抗 を示す。 （Ａ）　　Ｄ　　Ｄｏ　　　　ＤＩ　　　　Ｄ２第２図 マ３２−スレーブ型フｌ−、プ７０ダグ図路のブし一、
２１２１第３図 （Ａ）Ｄ　　　　Ｄｏ　　　　　　　　　　　Ｄｌ−１
句−一÷ オし東回ヌシを鎚５叶するためのオＦ号夕Ａム斗！−ト
第４図

Claims (2)

【特許請求の範囲】
1. （１）マスター部（２２）及びスレーブ部（２３）夫々
   を縦積み型差動回路で構成したマスタースレーブ型フリ
   ップフロップ回路において、 該マスター部（２２）の論理振幅を該スレーブ（２３）
   の論理振幅より小としたことを特徴とするマスタースレ
   ーブ型フリップフロップ回路。
2. （２）該マスター部（２２）の差動回路の出力抵抗（Ｒ
   ＿１＿Ａ，Ｒ＿１＿Ｂ）を該スレーブ部（２３）の差動
   回路の出力抵抗（Ｒ＿２＿Ａ，Ｒ＿２＿Ｂ）より小とし
   たことを特徴とする請求項１記載のマスタースレーブ型
   フリップフロップ回路。