JPS62249515A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62249515A JPS62249515A JP61093716A JP9371686A JPS62249515A JP S62249515 A JPS62249515 A JP S62249515A JP 61093716 A JP61093716 A JP 61093716A JP 9371686 A JP9371686 A JP 9371686A JP S62249515 A JPS62249515 A JP S62249515A
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- JP
- Japan
- Prior art keywords
- gate
- node
- terminal
- potential
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 5
- 230000005669 field effect Effects 0.000 claims description 8
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速、低消費電力ＧａＡｓ集積回路に関する
ものである。
ものである。
従来の技術
Ｇ＆ムＳ集積回路では、電子の移動度がＳｉに比べて数
倍大きいというＧａＡｓ固有の特徴をいかして、高速性
が重視されていた。しかし最近、自動車電話等の携帯用
移動無線機の需要に伴い低消費電力化が要望されておシ
、回路そのものにも工夫をこらす必要が生じてきた。第
２図に従来技術による低消費電力化を考慮したマスター
スレイブＤ型フリップフロップ回路図を示す。構成は、
ＧａＡＳショットキーゲート型電界効果トランジスタか
らなるソースカップルド電界効果型トランジスタ（ＦＩ
ＣＴ）ロジック回路よりなる。１〜１８はシジットキー
ゲート型電界効果トランジスタであり、１９．２０はシ
ョットキーダイオード、２１〜２４は負荷抵抗である。
倍大きいというＧａＡｓ固有の特徴をいかして、高速性
が重視されていた。しかし最近、自動車電話等の携帯用
移動無線機の需要に伴い低消費電力化が要望されておシ
、回路そのものにも工夫をこらす必要が生じてきた。第
２図に従来技術による低消費電力化を考慮したマスター
スレイブＤ型フリップフロップ回路図を示す。構成は、
ＧａＡＳショットキーゲート型電界効果トランジスタか
らなるソースカップルド電界効果型トランジスタ（ＦＩ
ＣＴ）ロジック回路よりなる。１〜１８はシジットキー
ゲート型電界効果トランジスタであり、１９．２０はシ
ョットキーダイオード、２１〜２４は負荷抵抗である。
３１ｆＤ）、 ３２ （Ｄ）はデータ入力端子、３３
（０）、 ３４（Ｃ）はクロック入力端子、３ ｔｓ
（Ｑ）、 ３６ （Ｑ）は出力端子である。４０．
４１はマスター側からスレイプ側にデータを送る端子で
アリ、通常のマスタースレイブＤ型フリップフロップで
は、端子４０．４１から、ＦＥＴ６．８（７）ゲート端
子に接続する前に、レベルシフト用のンースホロアを通
し、前記ＦＫＴ５．６のゲートに接続する。しかし、第
２図では、低消費電力化のためにマスタ一部とスレイプ
部の間のンースホロアを省いている。また、回路内の論
理振幅は、ＦＥＴ１３．１４に流れる電流と負荷抵抗の
積で決定される。
（０）、 ３４（Ｃ）はクロック入力端子、３ ｔｓ
（Ｑ）、 ３６ （Ｑ）は出力端子である。４０．
４１はマスター側からスレイプ側にデータを送る端子で
アリ、通常のマスタースレイブＤ型フリップフロップで
は、端子４０．４１から、ＦＥＴ６．８（７）ゲート端
子に接続する前に、レベルシフト用のンースホロアを通
し、前記ＦＫＴ５．６のゲートに接続する。しかし、第
２図では、低消費電力化のためにマスタ一部とスレイプ
部の間のンースホロアを省いている。また、回路内の論
理振幅は、ＦＥＴ１３．１４に流れる電流と負荷抵抗の
積で決定される。
発明が解決しようとする問題点
今、クロック入力端子３３（Ｃ）がハイレベルで、同３
ａ（Ｃ）がローレベルの場合、実線で示した抵抗及びＦ
ＩＴがオン状態となり、電流が流れる。この場合、端子
４０はハイレベル、同４１はローレベルとした。従来技
術では、マスタ一部とスレイブ部の間ンースホロアがな
いため、端子４ｏのハイレベルが電源電圧まで上がろう
とすると、ＦＥＴ４．６は、ドレイン端子よりゲート端
子の方が高電位となり、点線で示すようなゲート電流が
流れてしまう。このゲート電流は、端子４０に接続され
ている負荷抵抗２１を通して供給されるため、電圧降下
が生じ、ハイレベルであるはずの端子４ｏの電位が下が
り、本来の論理振幅より著しく減少してしまうという問
題点がある。
ａ（Ｃ）がローレベルの場合、実線で示した抵抗及びＦ
ＩＴがオン状態となり、電流が流れる。この場合、端子
４０はハイレベル、同４１はローレベルとした。従来技
術では、マスタ一部とスレイブ部の間ンースホロアがな
いため、端子４ｏのハイレベルが電源電圧まで上がろう
とすると、ＦＥＴ４．６は、ドレイン端子よりゲート端
子の方が高電位となり、点線で示すようなゲート電流が
流れてしまう。このゲート電流は、端子４０に接続され
ている負荷抵抗２１を通して供給されるため、電圧降下
が生じ、ハイレベルであるはずの端子４ｏの電位が下が
り、本来の論理振幅より著しく減少してしまうという問
題点がある。
問題点を解決するための手段
本発明はＧａＡｓ ’／ ＊ットキーゲート型ＦＩＴか
らなるンースカップルドＦＩＴロジック回路にょるマス
タースレイブＤ型フリップフロップにおいて、マスター
側のみの負荷抵抗と電源との間にレベルシフトのための
ショットキーダイオードを接続したことを特徴とする。
らなるンースカップルドＦＩＴロジック回路にょるマス
タースレイブＤ型フリップフロップにおいて、マスター
側のみの負荷抵抗と電源との間にレベルシフトのための
ショットキーダイオードを接続したことを特徴とする。
作用
本発明では、マスタ一部のみに、負荷抵抗と電源との間
にショットキーダイオードを接続するため、マスター側
からスレイブ側への出力レベルはレベルシフトダウンさ
れ、それによってスレイブ側のどの電界効果トランジス
タのゲート順方向電流も流れることがない。従って、マ
スター側のハイレベルであるべき端子に接続された抵抗
を流れる電流は従来素子に比べて半分になり、回路内の
論理振幅の著しい減少を抑えることができ、動作余裕を
犬きくする。
にショットキーダイオードを接続するため、マスター側
からスレイブ側への出力レベルはレベルシフトダウンさ
れ、それによってスレイブ側のどの電界効果トランジス
タのゲート順方向電流も流れることがない。従って、マ
スター側のハイレベルであるべき端子に接続された抵抗
を流れる電流は従来素子に比べて半分になり、回路内の
論理振幅の著しい減少を抑えることができ、動作余裕を
犬きくする。
実施例
第１図に本発明によるＧ＆ムＳマスタースレイブＤ型ラ
フリップ７０ツブ回路図を示す。５１〜６８はショット
キーゲート型電界効果トランジスタ、６９．７０はショ
ットキーダイオード、７１〜７４は４にΩの負荷抵抗、
７５はマスター側をレベルシフトダウンするためのショ
ットキーダイオードである。８１ （Ｄ）、 ８２（
Ｄ）はデータ入力端子、ａ ５（Ｃ）、 ｓ ４（０
はクロック入力端子、８６（Ｑ）。
フリップ７０ツブ回路図を示す。５１〜６８はショット
キーゲート型電界効果トランジスタ、６９．７０はショ
ットキーダイオード、７１〜７４は４にΩの負荷抵抗、
７５はマスター側をレベルシフトダウンするためのショ
ットキーダイオードである。８１ （Ｄ）、 ８２（
Ｄ）はデータ入力端子、ａ ５（Ｃ）、 ｓ ４（０
はクロック入力端子、８６（Ｑ）。
８６（Ｑｌは出力端子である。６３．６４の電界効果ト
ランジスタのドレイン・ンース電流を２ｏＯμムとなる
よう端子１０１にて調整する。これよシ論理振幅は０．
８７となる。クロック入力で端子Ｃがハイレベルの場合
、ＦＥＴ８０．６１がオフするため、符号９０．９１で
示す個所の電位はＦＩＥＴ５１．５２の状態で決定され
、論理振幅０．８ ｖが得られて、問題がない。クロッ
ク入力で端子Ｃがハイレベルの場合、ＦＫＴｅａ、６１
がオン状態となり、接続点９ｏがハイレベル、接続点９
１がローレベルのとき、ＦＥＴ１５３のゲートの電位が
ドレインの電位より高くなるためゲート電流が流れるが
、Ｆ！ＥＴｓｅについては、ショットキーダイオード７
６で接続点９０の電位がレベルダウンされているため、
ゲートの電位がドレイン電位より高くなることはなく、
ゲート電流が流れない。
ランジスタのドレイン・ンース電流を２ｏＯμムとなる
よう端子１０１にて調整する。これよシ論理振幅は０．
８７となる。クロック入力で端子Ｃがハイレベルの場合
、ＦＥＴ８０．６１がオフするため、符号９０．９１で
示す個所の電位はＦＩＥＴ５１．５２の状態で決定され
、論理振幅０．８ ｖが得られて、問題がない。クロッ
ク入力で端子Ｃがハイレベルの場合、ＦＫＴｅａ、６１
がオン状態となり、接続点９ｏがハイレベル、接続点９
１がローレベルのとき、ＦＥＴ１５３のゲートの電位が
ドレインの電位より高くなるためゲート電流が流れるが
、Ｆ！ＥＴｓｅについては、ショットキーダイオード７
６で接続点９０の電位がレベルダウンされているため、
ゲートの電位がドレイン電位より高くなることはなく、
ゲート電流が流れない。
従って、接続点９ｏに接続されている負荷抵抗７１を流
れる電流がｙｘｒｓｓのゲート電流のみのため、その電
圧降下も従来例に比べて半分になり、論理振幅の減少を
緩和する。実際に、論理振幅がＯ，ａＶのところ、従来
例ではＯ，４Ｖに減少してしまったのに対して、本発明
では、論理振幅が０．６ｖと従来例に比べて減少の度合
を緩和することができた。
れる電流がｙｘｒｓｓのゲート電流のみのため、その電
圧降下も従来例に比べて半分になり、論理振幅の減少を
緩和する。実際に、論理振幅がＯ，ａＶのところ、従来
例ではＯ，４Ｖに減少してしまったのに対して、本発明
では、論理振幅が０．６ｖと従来例に比べて減少の度合
を緩和することができた。
発明の効果
本発明の半導体装置により、マスタースレイブＤ型フリ
ップ７０ツブ内部の論理振幅の減少量が従来の半分に緩
和せしめ、動作余有の大きい高速。
ップ７０ツブ内部の論理振幅の減少量が従来の半分に緩
和せしめ、動作余有の大きい高速。
低消費電力のＧ＆ムＳ集積回路を実現可能にした。
第１図は本発明の一実施例の半導体装置の回路図、第２
図は従来技術によるマスタースレイブＤ型フリップフロ
ップ回路図である。 ５１〜６８・・・・・・電界効果トランジスタ、６９〜
７０．７５・・・・・・ショットキーダイオード、７１
〜７４・・・・・・負荷抵抗。 区 −Ｎ寸 つのりう勾
図は従来技術によるマスタースレイブＤ型フリップフロ
ップ回路図である。 ５１〜６８・・・・・・電界効果トランジスタ、６９〜
７０．７５・・・・・・ショットキーダイオード、７１
〜７４・・・・・・負荷抵抗。 区 −Ｎ寸 つのりう勾
Claims (1)
- ＧａＡｓショットキーゲート型電界効果トランジスタか
らなるソースカップルド電界効果型トランジスタロジッ
ク回路によるマスタースレイブＤ型フリップフロップに
おいて、マスター側のみの負荷抵抗と電源との間にレベ
ルシフトのためのショットキーダイオードを接続したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093716A JPS62249515A (ja) | 1986-04-23 | 1986-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093716A JPS62249515A (ja) | 1986-04-23 | 1986-04-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249515A true JPS62249515A (ja) | 1987-10-30 |
Family
ID=14090138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093716A Pending JPS62249515A (ja) | 1986-04-23 | 1986-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249515A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286511A (ja) * | 1988-05-13 | 1989-11-17 | Fujitsu Ltd | マスタースレーブ型フリップフロップ回路 |
| US4970406A (en) * | 1987-12-30 | 1990-11-13 | Gazelle Microcircuits, Inc. | Resettable latch circuit |
| US5134312A (en) * | 1991-04-25 | 1992-07-28 | Digital Equipment Corporation | Shared current source for alpha particle insensitive bipolar latch |
| JP2006203762A (ja) * | 2005-01-24 | 2006-08-03 | Nec Electronics Corp | フリップフロップ回路および半導体装置 |
-
1986
- 1986-04-23 JP JP61093716A patent/JPS62249515A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970406A (en) * | 1987-12-30 | 1990-11-13 | Gazelle Microcircuits, Inc. | Resettable latch circuit |
| JPH01286511A (ja) * | 1988-05-13 | 1989-11-17 | Fujitsu Ltd | マスタースレーブ型フリップフロップ回路 |
| US5134312A (en) * | 1991-04-25 | 1992-07-28 | Digital Equipment Corporation | Shared current source for alpha particle insensitive bipolar latch |
| JP2006203762A (ja) * | 2005-01-24 | 2006-08-03 | Nec Electronics Corp | フリップフロップ回路および半導体装置 |
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