JPH0531850B2 - - Google Patents
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- JPH0531850B2 JPH0531850B2 JP57190860A JP19086082A JPH0531850B2 JP H0531850 B2 JPH0531850 B2 JP H0531850B2 JP 57190860 A JP57190860 A JP 57190860A JP 19086082 A JP19086082 A JP 19086082A JP H0531850 B2 JPH0531850 B2 JP H0531850B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、デイジタル論理回路に係り、特に、
大型計算機等に用いられる超高速LSIに用いて好
適な高速論理回路に関する。
大型計算機等に用いられる超高速LSIに用いて好
適な高速論理回路に関する。
大型計算機等の超高速処理装置で必要とされる
超高速のデイジタル論理回路としては、従来より
ECL（Emitter Coupled Logic）、NTL（Non
Threshold Logic）等のバイポーラ非飽和型論理
回路が主に使用されている。
超高速のデイジタル論理回路としては、従来より
ECL（Emitter Coupled Logic）、NTL（Non
Threshold Logic）等のバイポーラ非飽和型論理
回路が主に使用されている。
ECLは入力信号を参照電圧と比較することに
よつて論理レベルを決定する、いわゆる閾値論理
回路であり、OR、NOR両出力を取り出せるのみ
でなく、コレクタドツテイングやワイヤドオア等
の論理も可能であり、いわば「論理能力」が大き
い回路であると言える。また電流切換スイツチ部
の定電流源トランジスタのベース電位を変化させ
ることによつて、出力信号レベルに電源電圧変動
および温度変動に対する補償を与えることが可能
である。
よつて論理レベルを決定する、いわゆる閾値論理
回路であり、OR、NOR両出力を取り出せるのみ
でなく、コレクタドツテイングやワイヤドオア等
の論理も可能であり、いわば「論理能力」が大き
い回路であると言える。また電流切換スイツチ部
の定電流源トランジスタのベース電位を変化させ
ることによつて、出力信号レベルに電源電圧変動
および温度変動に対する補償を与えることが可能
である。
NTLは入力信号と出力信号が線形関係にあつ
て明確な閾値を持たない非閾値論理回路である。
NTLは、非閾値化することにより、ECLよりも
高速なスイツチングスピードを有しているが、一
方NOR論理および、エミツタフオロワーを付け
た場合のワイヤドオア論理程度しか取れず、論理
能力が小さい回路である。また、出力信号レベル
を補償する場合には、回路に与える電源自体を安
定化しなければならず、大電流を供給できる補償
回路が必要となる。このため、LSI等の高集積半
導体に用いる場合は、補償回路の実現が容易では
ない。
て明確な閾値を持たない非閾値論理回路である。
NTLは、非閾値化することにより、ECLよりも
高速なスイツチングスピードを有しているが、一
方NOR論理および、エミツタフオロワーを付け
た場合のワイヤドオア論理程度しか取れず、論理
能力が小さい回路である。また、出力信号レベル
を補償する場合には、回路に与える電源自体を安
定化しなければならず、大電流を供給できる補償
回路が必要となる。このため、LSI等の高集積半
導体に用いる場合は、補償回路の実現が容易では
ない。
非閾値論理回路の一例を第１図に示す。この回
路は、トランジスタQ1〜Q4から成る差動トラン
ジスタ回路において、トランジスタQ4のコレク
タ出力信号を、RCO1およびRCO2から成る第１の分
割抵抗、トランジスタQ6，R1およびR2から成る
第２の分割抵抗とによつてQ4のベースへ負帰還
させることにより非閾値化されている。回路の出
力信号はトランジスタQ4のコレクタから、エミ
ツタフオロアトランジスタQ5を介して取り出さ
れる。図には示していないが、Q1，Q2，Q3の共
通コレクタの出力信号を、他のエミツタフオロア
トランジスタを介して取り出すことも可能であ
る。この種の回路は、例えば特願昭56−181141号
（特開昭58−83434号）に提案されている。
路は、トランジスタQ1〜Q4から成る差動トラン
ジスタ回路において、トランジスタQ4のコレク
タ出力信号を、RCO1およびRCO2から成る第１の分
割抵抗、トランジスタQ6，R1およびR2から成る
第２の分割抵抗とによつてQ4のベースへ負帰還
させることにより非閾値化されている。回路の出
力信号はトランジスタQ4のコレクタから、エミ
ツタフオロアトランジスタQ5を介して取り出さ
れる。図には示していないが、Q1，Q2，Q3の共
通コレクタの出力信号を、他のエミツタフオロア
トランジスタを介して取り出すことも可能であ
る。この種の回路は、例えば特願昭56−181141号
（特開昭58−83434号）に提案されている。
従来、この回路はLSI中で、入力バツフア回
路、あるいは出力バツフア回路として使用されて
いる。そして、この回路を使用する主な目的は、
出力信号の高レベルを入力信号の高レベルと一致
させ、出力信号レベルの低レベルを入力信号レベ
ルの低レベルと異なつたものにする、すなわちレ
ベルシフト効果を得るためである。
路、あるいは出力バツフア回路として使用されて
いる。そして、この回路を使用する主な目的は、
出力信号の高レベルを入力信号の高レベルと一致
させ、出力信号レベルの低レベルを入力信号レベ
ルの低レベルと異なつたものにする、すなわちレ
ベルシフト効果を得るためである。
また、トランジスタQ6、抵抗R1，R1から成る
帰還部は、負電源VTTに接続されており、差動ト
ランジスタ回路の負電源VEEとは異なつている。
LSI中では一般に、異なる電源の電圧変動は独立
なものである。これは、LSIに外部から供給され
る電源自体が異なつていること、給電パツドから
その回路に至るまでの電源供給パスが異なつてい
るため、パスの途中での電圧ドロツプが異なるこ
と等の理由による。このため、トランジスタQ4
のベースへ帰還させる電圧は、負電源VEEとVTT
の変動分の差によつて変化する。したがつて、こ
の回路の出力信号は、電源電圧変動の影響を受け
て、そのレベルが変化するという欠点がある。
帰還部は、負電源VTTに接続されており、差動ト
ランジスタ回路の負電源VEEとは異なつている。
LSI中では一般に、異なる電源の電圧変動は独立
なものである。これは、LSIに外部から供給され
る電源自体が異なつていること、給電パツドから
その回路に至るまでの電源供給パスが異なつてい
るため、パスの途中での電圧ドロツプが異なるこ
と等の理由による。このため、トランジスタQ4
のベースへ帰還させる電圧は、負電源VEEとVTT
の変動分の差によつて変化する。したがつて、こ
の回路の出力信号は、電源電圧変動の影響を受け
て、そのレベルが変化するという欠点がある。
さらに温度変動に対しては、NTLの場合と同
様に、電源電圧自体を安定化せねばならず、前述
したとおり、補償回路の実現が困難であるという
欠点がある。
様に、電源電圧自体を安定化せねばならず、前述
したとおり、補償回路の実現が困難であるという
欠点がある。
本発明の目的は、上記のような従来の欠点を解
消するため、非閾値化されており、かつ論理能力
が大きく、しかも電源電圧変動及び温度変動に対
する補償を容易にできる高速論理回路を提供する
ことにある。
消するため、非閾値化されており、かつ論理能力
が大きく、しかも電源電圧変動及び温度変動に対
する補償を容易にできる高速論理回路を提供する
ことにある。
上記目的を達成するため、本発明による高速論
理回路は、差動トランジスタ回路の正相出力を負
帰還させる非閾値回路において、帰還される電圧
レベルが、電源電圧変動、温度変動の影響を受け
ないように、帰還部分の一部に定電流源トランジ
スタをもうけたことを特徴とする。
理回路は、差動トランジスタ回路の正相出力を負
帰還させる非閾値回路において、帰還される電圧
レベルが、電源電圧変動、温度変動の影響を受け
ないように、帰還部分の一部に定電流源トランジ
スタをもうけたことを特徴とする。
〔発明の実施例〕
以下、本発明を実施例により説明する。第２図
は本発明の一実施例を示す回路構成図である。こ
の回路は、論理部、帰還部およびドライバ部から
成る。論理部はトランジスタQ7〜Q11、抵抗
RCN′，RCO1′，RCO2′，RE1より構成されており、
正電源側はVCC、負電源側はVEEへ接続されてい
る。Q11，RE1はQ7〜Q10，RCN′，RCO1′，RCO2′か
ら成る差動トランジスタ回路に定電流を供給する
ための定電流源を構成している。帰還部はトラン
ジスタQ14，Q15、抵抗R1′，RE2より構成され、正
電源側、負電源側共にそれぞれ論理部と同一の
VCC，VEEへ接続される。Q15，RE2は定電流源で
あり、Q14，R1′へ定電流を供給する。ドライバ部
はQ12とRLN、および、Q13とRLOの２つのエミツ
タフオロアから成り、それぞれ差動トランジスタ
回路の逆相出力、正相出力を受けて、VNOR，VOR
を出力する。ドライバ部の正電源はVCCであり、
負電源はVTTである。
は本発明の一実施例を示す回路構成図である。こ
の回路は、論理部、帰還部およびドライバ部から
成る。論理部はトランジスタQ7〜Q11、抵抗
RCN′，RCO1′，RCO2′，RE1より構成されており、
正電源側はVCC、負電源側はVEEへ接続されてい
る。Q11，RE1はQ7〜Q10，RCN′，RCO1′，RCO2′か
ら成る差動トランジスタ回路に定電流を供給する
ための定電流源を構成している。帰還部はトラン
ジスタQ14，Q15、抵抗R1′，RE2より構成され、正
電源側、負電源側共にそれぞれ論理部と同一の
VCC，VEEへ接続される。Q15，RE2は定電流源で
あり、Q14，R1′へ定電流を供給する。ドライバ部
はQ12とRLN、および、Q13とRLOの２つのエミツ
タフオロアから成り、それぞれ差動トランジスタ
回路の逆相出力、正相出力を受けて、VNOR，VOR
を出力する。ドライバ部の正電源はVCCであり、
負電源はVTTである。
本回路においては、トランジスタQ10のコレク
タ出力電圧VCOとそのベース帰還される電圧
VBB′との関係は次式で与えられる。
タ出力電圧VCOとそのベース帰還される電圧
VBB′との関係は次式で与えられる。
VCO′＝VCC−RCO1′／RCO1′＋RCO2′（VCC−VCO）−VB
E(1) VBB′＝VCO′−R1′・I2＝VCC−RCO1′／RCO1′＋RCO2
′（VCC−VCO）−VBE−R1′・I2(2) ∴∂VBB′／∂VCO＝RCO′／RCO1′＋RCO2′ (3) (2)式に表わされるI2は抵抗R1′を流れる電流で、
後述するように定電流である。
E(1) VBB′＝VCO′−R1′・I2＝VCC−RCO1′／RCO1′＋RCO2
′（VCC−VCO）−VBE−R1′・I2(2) ∴∂VBB′／∂VCO＝RCO′／RCO1′＋RCO2′ (3) (2)式に表わされるI2は抵抗R1′を流れる電流で、
後述するように定電流である。
(3)式から明らかなように、トランジスタQ10の
コレクタ出力電圧VCOの変化量に対する同一トラ
ンジスタのベース帰還電圧VBB′の比（帰還率）
はトランジスタQ10のコレクタ抵抗RCO1′，RCO2′
の比RCO1′／（RCO1′＋RCO2′）によつて制御でき
る。また帰還率のみでなく、トランジスタQ10の
ベースへの帰還電圧VBB′の絶対値についても、
抵抗R1′に生じる電圧降下を変えることで、帰還
率とは独立に調整できることは、回路構成から明
らかである。したがつて、入力信号の高レベルと
低レベルをそれぞれ出力信号の高レベルと低レベ
ルに一致させることができる。また、入力信号レ
ベルが変化しはじめてから、出力信号レベルが変
化しはじめるまでの電圧区間、いわば不感領域に
ついてもRCO1′とRCO2′の分割比を調整することで
容易に変化させることができる。したがつて、本
回路はLSIの内部論理回路として使用することが
できる。さらにRCO1′，RCO2′，R1′の値を変える
ことによつてレベルシフト機能を持たせること
も、もちろん可能である。したがつて、LSIの入
力バツフア回路あるいは出力バツフア回路として
使用することも可能である。
コレクタ出力電圧VCOの変化量に対する同一トラ
ンジスタのベース帰還電圧VBB′の比（帰還率）
はトランジスタQ10のコレクタ抵抗RCO1′，RCO2′
の比RCO1′／（RCO1′＋RCO2′）によつて制御でき
る。また帰還率のみでなく、トランジスタQ10の
ベースへの帰還電圧VBB′の絶対値についても、
抵抗R1′に生じる電圧降下を変えることで、帰還
率とは独立に調整できることは、回路構成から明
らかである。したがつて、入力信号の高レベルと
低レベルをそれぞれ出力信号の高レベルと低レベ
ルに一致させることができる。また、入力信号レ
ベルが変化しはじめてから、出力信号レベルが変
化しはじめるまでの電圧区間、いわば不感領域に
ついてもRCO1′とRCO2′の分割比を調整することで
容易に変化させることができる。したがつて、本
回路はLSIの内部論理回路として使用することが
できる。さらにRCO1′，RCO2′，R1′の値を変える
ことによつてレベルシフト機能を持たせること
も、もちろん可能である。したがつて、LSIの入
力バツフア回路あるいは出力バツフア回路として
使用することも可能である。
本回路の論理部とドライバ部は通常のECLと
同様の構造になつている。また帰還部はその正電
源、不電源が論理部の正電源、負電源と同一であ
る。さらに、ECLの場合に必要である参照電圧
は、本回路では与える必要はない。したがつて、
内部回路がECLで構成されたLSIにおいて、その
内部回路の一部分を本回路におきかえても、電源
系等に変更を加えずにそのまま動作させることが
できる。内部回路の全部を本回路におきかえても
よい。本回路は非閾値論理回路である。このため
に、LSIの内部回路の一部あるいは全部を本回路
におきかえた場合、LSI中の平均的な回路スイツ
チングスピードを改善することができ、LSIの性
能を向上させることができる。
同様の構造になつている。また帰還部はその正電
源、不電源が論理部の正電源、負電源と同一であ
る。さらに、ECLの場合に必要である参照電圧
は、本回路では与える必要はない。したがつて、
内部回路がECLで構成されたLSIにおいて、その
内部回路の一部分を本回路におきかえても、電源
系等に変更を加えずにそのまま動作させることが
できる。内部回路の全部を本回路におきかえても
よい。本回路は非閾値論理回路である。このため
に、LSIの内部回路の一部あるいは全部を本回路
におきかえた場合、LSI中の平均的な回路スイツ
チングスピードを改善することができ、LSIの性
能を向上させることができる。
次に電源電圧変動、温度補償について説明す
る。第２図の回路において、帰還部には、トラン
ジスタQ15と抵抗RE2から成る定電流源回路が設
けられている。さらに帰還部の負電源側は論理部
の負電源と同一の電源VEEに接続されている。こ
のような回路構成にすることにより、出力信号レ
ベルが電源電圧VEEの変動、および回路動作時の
周囲温度Taの変動の影響を受けないようにする
ことができる。まず、電源電圧が変動する場合に
ついて説明する。すなわち、電源電圧VEEがΔVEE
だけ変動した場合、定電流源トランジスタQ15の
ベース電圧VCSを電源電圧変動分と同じΔVEEだけ
変化させてやればよい。こうすることにより、帰
還部のトランジスタQ14と抵抗R1′に常に同じ量の
電流を流すことができ、トランジスタQ10のベー
スへの帰還電圧VBB′に、電源電圧VEEの変動に対
する補償を与えることができる。
る。第２図の回路において、帰還部には、トラン
ジスタQ15と抵抗RE2から成る定電流源回路が設
けられている。さらに帰還部の負電源側は論理部
の負電源と同一の電源VEEに接続されている。こ
のような回路構成にすることにより、出力信号レ
ベルが電源電圧VEEの変動、および回路動作時の
周囲温度Taの変動の影響を受けないようにする
ことができる。まず、電源電圧が変動する場合に
ついて説明する。すなわち、電源電圧VEEがΔVEE
だけ変動した場合、定電流源トランジスタQ15の
ベース電圧VCSを電源電圧変動分と同じΔVEEだけ
変化させてやればよい。こうすることにより、帰
還部のトランジスタQ14と抵抗R1′に常に同じ量の
電流を流すことができ、トランジスタQ10のベー
スへの帰還電圧VBB′に、電源電圧VEEの変動に対
する補償を与えることができる。
温度変動についても同様である。温度が変動す
ると、トランジスタQ15のエミツタ電流密度によ
り決まる値（以下K15と呼ぶ）によつて、Q15の
ベース・エミツタ間電圧が変化する。したがつて
温度変化を検知し、その温度変化とK15とから決
定される電圧変動をトランジスタQ15のベース電
位VCSに与えれば、トランジスタQ14と抵抗R1′を
流れる電流を、温度変化に関係なく一定に保つこ
とができる。したがつて、電源電圧変動の場合と
同様に、トランジスタQ10のベースへの帰還電圧
VBB′に、温度変動に対する補償を与えることが
できる。さらに、トランジスタQ14のエミツタ電
流密度を、エミツタフオロアトランジスタQ12，
Q13の平均的なエミツタ電流密度と同じにするこ
とにより回路の出力信号VOR，VNORに対しても、
帰還電圧VBB′を追従させることが可能である。
ると、トランジスタQ15のエミツタ電流密度によ
り決まる値（以下K15と呼ぶ）によつて、Q15の
ベース・エミツタ間電圧が変化する。したがつて
温度変化を検知し、その温度変化とK15とから決
定される電圧変動をトランジスタQ15のベース電
位VCSに与えれば、トランジスタQ14と抵抗R1′を
流れる電流を、温度変化に関係なく一定に保つこ
とができる。したがつて、電源電圧変動の場合と
同様に、トランジスタQ10のベースへの帰還電圧
VBB′に、温度変動に対する補償を与えることが
できる。さらに、トランジスタQ14のエミツタ電
流密度を、エミツタフオロアトランジスタQ12，
Q13の平均的なエミツタ電流密度と同じにするこ
とにより回路の出力信号VOR，VNORに対しても、
帰還電圧VBB′を追従させることが可能である。
以上述べたように、定電流源トランジスタQ15
のベース電圧VCSを変化させることで、トランジ
スタQ10のベースへの帰還電圧VBB′に、電源電圧
変動および温度変動に対する補償を与えることが
できる。さらに回路の出力信号VNORおよびVORに
対しても、帰還電圧VBB′に電源電圧変動補償、
温度変動補償を与えることが可能となる。
のベース電圧VCSを変化させることで、トランジ
スタQ10のベースへの帰還電圧VBB′に、電源電圧
変動および温度変動に対する補償を与えることが
できる。さらに回路の出力信号VNORおよびVORに
対しても、帰還電圧VBB′に電源電圧変動補償、
温度変動補償を与えることが可能となる。
上述の如く、本回路は通常のECLと同一の電
源で動作させることができる。通常のECL回路
においては、本回路の論理部に図示しているよう
に、差動トランジスタ回路に定電流源回路（第２
図のQ11，RE1に相当する）を使用する。そして、
本回路の帰還部の電源電圧変動補償、温度補償の
方法と同様の方法で出力信号レベルに対して補償
を与える。したがつて、電源電圧変動と温度変動
の２つを同時に補償するようなバイアス発生回路
（VCS発生回路）の公知例は数多く存在する。こ
れらの回路は、本回路にそのまま組み合わせて使
用することが可能であることは明らかである。
源で動作させることができる。通常のECL回路
においては、本回路の論理部に図示しているよう
に、差動トランジスタ回路に定電流源回路（第２
図のQ11，RE1に相当する）を使用する。そして、
本回路の帰還部の電源電圧変動補償、温度補償の
方法と同様の方法で出力信号レベルに対して補償
を与える。したがつて、電源電圧変動と温度変動
の２つを同時に補償するようなバイアス発生回路
（VCS発生回路）の公知例は数多く存在する。こ
れらの回路は、本回路にそのまま組み合わせて使
用することが可能であることは明らかである。
本回路では、論理部の負電源側と帰還部の負電
源側は共通の電源VEEに接続されている。さらに
論理部の差動トランジスタ回路の定電流源トラン
ジスタQ11ベースと、帰還部の定電流トランジス
タQ15のベースも共通に接続されている。これは
論理部の電流に対する電源、温度補償と、帰還部
の電流に対する電源、温度補償とを一つのバイア
ス発生回路で行なうようにするためである。電源
電圧変動については、負側電源VEEが共通である
ため、VEEの変動分ΔVEEをVCS端子に与えること
で、論理部、帰還部のいずれについても、それぞ
れの定電流源トランジスタを流れる電流を一定に
することができる。温度変動については、Q11の
エミツタ電流密度と、Q15のエミツタ電流密度を
同じ値に設計することにより、それぞれのトラン
ジスタのベース・エミツタ間電圧の温度係数
（K11，K15）を同じにすることができる。したが
つて、Q11とQ15のベース電位に同一の電圧変化
を与えれば良いことになり、それぞれのベース端
子を共通にすることができる。したがつて、論理
部、帰還部共に同一のバイアス発生回路で補償を
与えることができる。
源側は共通の電源VEEに接続されている。さらに
論理部の差動トランジスタ回路の定電流源トラン
ジスタQ11ベースと、帰還部の定電流トランジス
タQ15のベースも共通に接続されている。これは
論理部の電流に対する電源、温度補償と、帰還部
の電流に対する電源、温度補償とを一つのバイア
ス発生回路で行なうようにするためである。電源
電圧変動については、負側電源VEEが共通である
ため、VEEの変動分ΔVEEをVCS端子に与えること
で、論理部、帰還部のいずれについても、それぞ
れの定電流源トランジスタを流れる電流を一定に
することができる。温度変動については、Q11の
エミツタ電流密度と、Q15のエミツタ電流密度を
同じ値に設計することにより、それぞれのトラン
ジスタのベース・エミツタ間電圧の温度係数
（K11，K15）を同じにすることができる。したが
つて、Q11とQ15のベース電位に同一の電圧変化
を与えれば良いことになり、それぞれのベース端
子を共通にすることができる。したがつて、論理
部、帰還部共に同一のバイアス発生回路で補償を
与えることができる。
バイアス回路を共通にする必要がない場合に
は、論理部と帰還部の定電流源トランジスタのベ
ースを共通にする必要はなく、また負電源につい
ても共通にする必要はない。この場合、帰還部の
負電源の電圧値を論理部の負電源の電圧値よりも
小さくすることができ、帰還部で消費する電力を
低減させることができる。
は、論理部と帰還部の定電流源トランジスタのベ
ースを共通にする必要はなく、また負電源につい
ても共通にする必要はない。この場合、帰還部の
負電源の電圧値を論理部の負電源の電圧値よりも
小さくすることができ、帰還部で消費する電力を
低減させることができる。
さらに、定電流源トランジスタQ15を設けたこ
とにより、回路のスイツチングスピードを改善す
る効果もある。すなわち、分割抵抗で回路を構成
している場合に比べて、Q10のベース端子につく
容量が増大する。増大する容量はトランジスタ
Q15のベース・コレクタ間の容量および、コレク
タ・基板間容量の２つである。この容量の増大に
より、トランジスタQ10のベース端子の電圧
VBB′の時間的変化が、容量がない場合に比べて
遅くなる。これにより、入力信号が高レベルから
低レベル、または低レベルから高レベルへ変化す
る時に、差動トランジスタ回路の参照電圧VBB′
が時間的にヒステリシス特性を持つことになる。
このヒステリシス特性は差動トランジスタ回路の
スイツチングスピードを速くする方向に働く。し
たがつて、本回路自体のスイツチングスピード
も、トランジスタQ15がない場合に比べて、速く
なる方向になる。さらにこの効果を増すために、
意図的にトランジスタQ10のベースに負荷を取り
付けてもよい。負荷の大きさはトランジスタパラ
メータや、回路の消費電力等で決まるものであ
り、数pF程度の容量が適当である。この容量は
平行平板容量や、逆方向にバイアスされたダイオ
ード等で実現できる。
とにより、回路のスイツチングスピードを改善す
る効果もある。すなわち、分割抵抗で回路を構成
している場合に比べて、Q10のベース端子につく
容量が増大する。増大する容量はトランジスタ
Q15のベース・コレクタ間の容量および、コレク
タ・基板間容量の２つである。この容量の増大に
より、トランジスタQ10のベース端子の電圧
VBB′の時間的変化が、容量がない場合に比べて
遅くなる。これにより、入力信号が高レベルから
低レベル、または低レベルから高レベルへ変化す
る時に、差動トランジスタ回路の参照電圧VBB′
が時間的にヒステリシス特性を持つことになる。
このヒステリシス特性は差動トランジスタ回路の
スイツチングスピードを速くする方向に働く。し
たがつて、本回路自体のスイツチングスピード
も、トランジスタQ15がない場合に比べて、速く
なる方向になる。さらにこの効果を増すために、
意図的にトランジスタQ10のベースに負荷を取り
付けてもよい。負荷の大きさはトランジスタパラ
メータや、回路の消費電力等で決まるものであ
り、数pF程度の容量が適当である。この容量は
平行平板容量や、逆方向にバイアスされたダイオ
ード等で実現できる。
第２図から明らかなように、本回路において
は、OR、NORの両極性の出力を同時に取り出す
ことができる。また、図には３入力の場合につい
て示したが、さらに多入力することは通常の
ECLと同様の方法で可能である。さらに、出力
をエミツタフオロアで取り出しているため、この
部分でワイヤドオア論理を作ることができる。
は、OR、NORの両極性の出力を同時に取り出す
ことができる。また、図には３入力の場合につい
て示したが、さらに多入力することは通常の
ECLと同様の方法で可能である。さらに、出力
をエミツタフオロアで取り出しているため、この
部分でワイヤドオア論理を作ることができる。
第３図は本発明の他の実施例であり、コレクタ
ドツテイングをとつた場合を示している。図中、
Ｇ１で示す回路は第２図のものと同一である。Ｇ
２で示す回路は第２図の回路においてRCO1′，
RCO2′，Q14，R1′，Q15，RE2をなくしたものであ
る。第３図に示すように、回路Ｇ１中のトランジ
スタQ10のコレクタ出力を回路Ｇ２中のトランジ
スタQ10′のコレクタと共通に接続し、回路Ｇ１中
のトランジスタQ10のベース端子と回路Ｇ２中の
トランジスタQ10′のベースと共通に接続すること
により、回路Ｇ１と回路Ｇ２の間でコレクタドツ
テイング論理を取ることができる。第３図は２個
の回路の場合のみを示しているが、さらに多くの
場合についても同様の方法でコレタドツテイング
が取れることは明らかである。第３図の回路Ｇ１
において、抵抗RCO1′，RCO2′と並列にダイオード
Ｄが接続されている。これは多くのコレクタドツ
テイングを取つた場合、抵抗RCO1′，RCO2′に生じ
る電圧降下が大きくなり、トランジスタQ10のコ
レクタ電位が下がりすぎるのを防ぐためである。
第３図はPN接合ダイオードでクランプする場合
を示しているが、例えばシヨツトキーダイオード
等、他の手段でレベルの低下を防いでもよい。ま
た、レベルの降下を防ぐ手段を設けなくてもよ
い。
ドツテイングをとつた場合を示している。図中、
Ｇ１で示す回路は第２図のものと同一である。Ｇ
２で示す回路は第２図の回路においてRCO1′，
RCO2′，Q14，R1′，Q15，RE2をなくしたものであ
る。第３図に示すように、回路Ｇ１中のトランジ
スタQ10のコレクタ出力を回路Ｇ２中のトランジ
スタQ10′のコレクタと共通に接続し、回路Ｇ１中
のトランジスタQ10のベース端子と回路Ｇ２中の
トランジスタQ10′のベースと共通に接続すること
により、回路Ｇ１と回路Ｇ２の間でコレクタドツ
テイング論理を取ることができる。第３図は２個
の回路の場合のみを示しているが、さらに多くの
場合についても同様の方法でコレタドツテイング
が取れることは明らかである。第３図の回路Ｇ１
において、抵抗RCO1′，RCO2′と並列にダイオード
Ｄが接続されている。これは多くのコレクタドツ
テイングを取つた場合、抵抗RCO1′，RCO2′に生じ
る電圧降下が大きくなり、トランジスタQ10のコ
レクタ電位が下がりすぎるのを防ぐためである。
第３図はPN接合ダイオードでクランプする場合
を示しているが、例えばシヨツトキーダイオード
等、他の手段でレベルの低下を防いでもよい。ま
た、レベルの降下を防ぐ手段を設けなくてもよ
い。
第２図および第３図に示した実施例では、回路
の出力信号はエミツタフオロアトランジスタ
Q12，Q12′，Q13を介して取り出されている。これ
は回路の負荷駆動能力を増加させるためであり、
これらドライバ部がなくても論理回路として動作
可能であることは、通常のECLとCMLの関係と
同様である。ドライバ部をなくした場合には、ワ
イアドオア論理が取れなくなることは言うまでも
ない。
の出力信号はエミツタフオロアトランジスタ
Q12，Q12′，Q13を介して取り出されている。これ
は回路の負荷駆動能力を増加させるためであり、
これらドライバ部がなくても論理回路として動作
可能であることは、通常のECLとCMLの関係と
同様である。ドライバ部をなくした場合には、ワ
イアドオア論理が取れなくなることは言うまでも
ない。
第４図は、本発明の他の実施例を示す回路図で
ある。第４図の回路は、第２図の回路に対して、
トランジスタQCRを追加した構造になつている。
トランジスタQCRのコレクタは正電源VCCへ接続
される。エミツタは、抵抗R1′、トランジスタQ10
のベース、トランジスタQ15のコレクタの共通接
点へ接続される。ベースは別のバイアス電源VCR
へ接続される。
ある。第４図の回路は、第２図の回路に対して、
トランジスタQCRを追加した構造になつている。
トランジスタQCRのコレクタは正電源VCCへ接続
される。エミツタは、抵抗R1′、トランジスタQ10
のベース、トランジスタQ15のコレクタの共通接
点へ接続される。ベースは別のバイアス電源VCR
へ接続される。
トランジスタQCRをこのように接続した効果は
２つある。第１はスピードアツプ容量としての効
果である。前述のとおり、入力パルスに対する
VBB′の応答を遅くすることにより、回路の遅延
時間を速くすることができる。第４の回路構成に
した場合、トランジスタQCRのベース・エミツタ
間接合容量およびQCRのベースに蓄積される電荷
がスピードアツプ容量として作用する。
２つある。第１はスピードアツプ容量としての効
果である。前述のとおり、入力パルスに対する
VBB′の応答を遅くすることにより、回路の遅延
時間を速くすることができる。第４の回路構成に
した場合、トランジスタQCRのベース・エミツタ
間接合容量およびQCRのベースに蓄積される電荷
がスピードアツプ容量として作用する。
第２の効果は、コレクタドツテイング論理を取
つた場合のLOW側雑音予裕の増大である。以下、
第５図ａ，ｂを使つて説明する。第５図ａは第２
図に示した回路のVINとVBB′の関係を示したもの
である。ここでVINとはQ7〜Q9のいずれかのトラ
ンジスタのベース電位である。VBB′は第２図に
示したように、トランジスタQ10のベース電位で
ある。トランジスタQ11を流れる定電流をI1、ト
ランジスタQ15を流れる定電流をI2とすると、
Vh1，Vl1はそれぞれ次式で表わされる。
つた場合のLOW側雑音予裕の増大である。以下、
第５図ａ，ｂを使つて説明する。第５図ａは第２
図に示した回路のVINとVBB′の関係を示したもの
である。ここでVINとはQ7〜Q9のいずれかのトラ
ンジスタのベース電位である。VBB′は第２図に
示したように、トランジスタQ10のベース電位で
ある。トランジスタQ11を流れる定電流をI1、ト
ランジスタQ15を流れる定電流をI2とすると、
Vh1，Vl1はそれぞれ次式で表わされる。
Vh1＝VCC−VBE−R1′・I2 (4)
Vl1＝VCC−RCO1′・I1−VBE−R1′・I2 (5)
ここでVBEはトランジスタQ14のベース・エミ
ツタ間電圧である。またVb1は(4)、(5)式から次の
ように表わされる。
ツタ間電圧である。またVb1は(4)、(5)式から次の
ように表わされる。
Vb1＝RCO1′・I1 (6)
コレクタドツテイング論理を取る場合、何個の
カレントスイツチ電流をOR側に流すかによつて
RCO1′（およびRCO2′）に生じる電圧降下が変化す
る。これを防ぐために、通常コレクタドツテイン
グを取る場合はRCO1′，RCO2′に並列にクランプダ
イオードを入れる。これにより、OR出力のLOW
側レベルの降下は減少するが、クランプダイオー
ドの効果は完全ではなく、コレクタドツテイグを
取らない場合に比べて100mV程度のレベルが下
降する。ECL回路の場合は、LOW側レベルが降下
することは、むしろ雑音予裕が増大する方向であ
るため、遅延時間は少し大きくなるが、このまま
論理回路として使用可能である。しかし第２図に
示す実施例の場合、RCO1′の電圧降下が増大する
ことはそのままVBB′が降下することであり、コ
レクタドツテイング時のLOW側雑音予裕が減少す
る。
カレントスイツチ電流をOR側に流すかによつて
RCO1′（およびRCO2′）に生じる電圧降下が変化す
る。これを防ぐために、通常コレクタドツテイン
グを取る場合はRCO1′，RCO2′に並列にクランプダ
イオードを入れる。これにより、OR出力のLOW
側レベルの降下は減少するが、クランプダイオー
ドの効果は完全ではなく、コレクタドツテイグを
取らない場合に比べて100mV程度のレベルが下
降する。ECL回路の場合は、LOW側レベルが降下
することは、むしろ雑音予裕が増大する方向であ
るため、遅延時間は少し大きくなるが、このまま
論理回路として使用可能である。しかし第２図に
示す実施例の場合、RCO1′の電圧降下が増大する
ことはそのままVBB′が降下することであり、コ
レクタドツテイング時のLOW側雑音予裕が減少す
る。
第５図ｂは第４図に示す回路について、第５図
ａと同様にVINとVBB′の関係を示したものであ
る。第５図ｂにおいて、Vh2，Vl2はそれぞれ次式
で表わされる。
ａと同様にVINとVBB′の関係を示したものであ
る。第５図ｂにおいて、Vh2，Vl2はそれぞれ次式
で表わされる。
Vh2＝VCC−VBE−R1′・I2 (7)
Vl2＝VCC−RCO1′・I1−VBE−R1′・I2 (8)
Vl2′はトランジスタQCRのベース電位とベー
ス・エミツタ間電圧から決るレベルであり、次の
ようになる。
ス・エミツタ間電圧から決るレベルであり、次の
ようになる。
Vl2′＝VCR−VBE′ (9)
ここでVBE′はトランジスタQCRのベース・エミ
ツタ間電圧である。
ツタ間電圧である。
第２図の回路と第４図の回路の直流動作上の異
いはここにある。つまり、VBB′のLOW側のレベル
をRCO1′に生じる電圧降下に無関係なレベルVl2′
にすることにより、コレクタドツテイングを取つ
た時のVBB′のLOW側レベルの変動を無くしている
わけである。なお、第５図ｂにおいて、(1)で示す
曲線はトランジスタQCRが無い場合のVBB′の軌
跡、(2)はQCRを付けた場合のVBB′の軌跡である。
いはここにある。つまり、VBB′のLOW側のレベル
をRCO1′に生じる電圧降下に無関係なレベルVl2′
にすることにより、コレクタドツテイングを取つ
た時のVBB′のLOW側レベルの変動を無くしている
わけである。なお、第５図ｂにおいて、(1)で示す
曲線はトランジスタQCRが無い場合のVBB′の軌
跡、(2)はQCRを付けた場合のVBB′の軌跡である。
以上説明したように、第４図に示す回路を使用
すれば、コレクタドツテイング時のLOW側雑音予
裕の減少を防ぐことができるため、第２図で示し
た回路を使用する場合に比べてより低振幅な動作
が可能になる。
すれば、コレクタドツテイング時のLOW側雑音予
裕の減少を防ぐことができるため、第２図で示し
た回路を使用する場合に比べてより低振幅な動作
が可能になる。
以上説明したように、本発明によれば、論理能
力がECLと同程度で、出力信号に電源電圧変動
補償、温度変動補償を持たせることができ、しか
もECLと混在させて使用することも可能で、
ECLよりも高速な非閾値論理回路を実現するこ
とができる。
力がECLと同程度で、出力信号に電源電圧変動
補償、温度変動補償を持たせることができ、しか
もECLと混在させて使用することも可能で、
ECLよりも高速な非閾値論理回路を実現するこ
とができる。
第１図は従来の帰還型非閾値論理回路を示す
図、第２図は本発明の実施例を示す図、第３図は
本発明の他の実施例を示す図、第４図は本発明の
もう一つの実施例を示す図、第５図ａ，ｂは本発
明の実施例回路の効果を説明するための図であ
る。 Q1，Q2，Q3，Q7，Q8，Q9……入力用トランジ
スタ、Q4，Q10……帰還電圧入力用トランジス
タ、Q6，Q14……帰還用トランジスタ、RCO1，
RCO2，RCO1′，RCO2′，R1，R2……分割抵抗、
R1′……レベルシフト用抵抗、Q11，Q15……定電
流源用トランジスタ、RE1，RE2……定電流源用
抵抗、Q5，Q12，Q13……エミツタフオロア用ト
ランジスタ、RL，RLN，RLO……エミツタフオロ
ア用抵抗。
図、第２図は本発明の実施例を示す図、第３図は
本発明の他の実施例を示す図、第４図は本発明の
もう一つの実施例を示す図、第５図ａ，ｂは本発
明の実施例回路の効果を説明するための図であ
る。 Q1，Q2，Q3，Q7，Q8，Q9……入力用トランジ
スタ、Q4，Q10……帰還電圧入力用トランジス
タ、Q6，Q14……帰還用トランジスタ、RCO1，
RCO2，RCO1′，RCO2′，R1，R2……分割抵抗、
R1′……レベルシフト用抵抗、Q11，Q15……定電
流源用トランジスタ、RE1，RE2……定電流源用
抵抗、Q5，Q12，Q13……エミツタフオロア用ト
ランジスタ、RL，RLN，RLO……エミツタフオロ
ア用抵抗。
Claims (1)
- 【特許請求の範囲】 １ 入力信号と基準信号とを比較する差動トラン
ジスタ回路を含む論理部と、上記差動トランジス
タ回路の正相出力を上記差動トランジスタ回路に
上記基準信号として負帰還する帰還部とを有する
高速論理回路であつて、上記帰還部は、上記差動
トランジスタ回路への帰還電圧の絶対値を決定す
る定電流源トランジスタを有し、該定電流源トラ
ンジスタのベース電圧は上記帰還電圧の絶対値が
電源電圧変動あるいは温度変動に対して一定とな
るように制御されることを特徴とする高速論理回
路。 ２ 上記帰還部は、上記差動トランジスタ回路の
正相出力をベースで受ける第１のトランジスタ
と、該第１のトランジスタのエミツタに一端が接
続され他端が上記定電流源トランジスタに接続さ
れた抵抗とを含み、上記抵抗の他端から上記基準
信号を得ることを特徴とする特許請求の範囲第１
項記載の高速論理回路。 ３ 上記定電流源トランジスタは、上記抵抗を流
れる電流を制御して上記帰還電圧の絶対値を決定
することを特徴とする特許請求の範囲第２項記載
の高速論理回路。 ４ 上記論理部と帰還部とが、第１の電源に接続
される第１の端子と第２の電源に接続される第２
の端子との間に並列に設けられていることを特徴
とする特許請求の範囲第１項乃至第３項記載の高
速論理回路。 ５ 上記差動トランジスタ回路は、上記入力信号
をベースで受ける正相入力トランジスタと、該正
相入力トランジスタと共通にエミツタ結合され上
記基準信号をベースで受ける反転入力トランジス
タと、上記正相入力トランジスタのコレクタに一
端が接続された抵抗と、上記反転入力トランジス
タのコレクタに一端が接続された分割抵抗とを含
み、該分割抵抗で分圧された信号を上記正相出力
とすることを特徴とする特許請求の範囲第１項乃
至第４項記載の高速論理回路。 ６ 上記反転入力トランジスタのベースに接続さ
れる負荷を設け、上記反転入力トランジスタのベ
ース電圧の時間的変化を遅くしたことを特徴とす
る特許請求の範囲第５項記載の高速論理回路。 ７ 上記反転入力トランジスタのコレクタ信号を
ベースで受ける第１のエミツタフオロワトランジ
スタと上記正相入力トランジスタのコレクタ信号
をベースで受ける第２のエミツタフオロワトラン
ジスタとの少なくともいずれか一方を含むドライ
バ部を有することを特徴とする特許請求の範囲第
５項または第６項記載の高速論理回路。 ８ 上記ドライバ部が、上記第１の電源に接続さ
れる第１の端子と第３の電源に接続される第３の
端子との間に設けられることを特徴とする特許請
求の範囲第７項記載の高速論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190860A JPS5981921A (ja) | 1982-11-01 | 1982-11-01 | 高速論理回路 |
| GB08328981A GB2130830B (en) | 1982-11-01 | 1983-10-31 | High-speed logic circuit |
| DE19833339498 DE3339498A1 (de) | 1982-11-01 | 1983-10-31 | Schnelle logische schaltung |
| US06/547,586 US4609837A (en) | 1982-11-01 | 1983-11-01 | High-speed logic circuit with a constant current source arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190860A JPS5981921A (ja) | 1982-11-01 | 1982-11-01 | 高速論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5981921A JPS5981921A (ja) | 1984-05-11 |
| JPH0531850B2 true JPH0531850B2 (ja) | 1993-05-13 |
Family
ID=16264972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57190860A Granted JPS5981921A (ja) | 1982-11-01 | 1982-11-01 | 高速論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4609837A (ja) |
| JP (1) | JPS5981921A (ja) |
| DE (1) | DE3339498A1 (ja) |
| GB (1) | GB2130830B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644194A (en) * | 1985-06-24 | 1987-02-17 | Motorola, Inc. | ECL to TTL voltage level translator |
| JPS62222711A (ja) * | 1986-03-11 | 1987-09-30 | Fujitsu Ltd | ラツチ回路 |
| JPS6314393A (ja) * | 1986-07-05 | 1988-01-21 | Fujitsu Ltd | 磁気バブルメモリ装置のフアンクシヨンドライバ |
| US4806796A (en) * | 1988-03-28 | 1989-02-21 | Motorola, Inc. | Active load for emitter coupled logic gate |
| JP3039930B2 (ja) * | 1988-06-24 | 2000-05-08 | 株式会社日立製作所 | Ｍｉｓ容量の接続方法 |
| US4871929A (en) * | 1988-07-07 | 1989-10-03 | Motorola Inc. | ECL logic gate |
| US4980579A (en) * | 1988-08-29 | 1990-12-25 | Motorola, Inc. | ECL gate having dummy load for substantially reducing skew |
| US4988898A (en) * | 1989-05-15 | 1991-01-29 | National Semiconductor Corporation | High speed ECL/CML to TTL translator circuit |
| JP2833657B2 (ja) * | 1989-07-13 | 1998-12-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5068552A (en) * | 1990-09-10 | 1991-11-26 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
| USRE34771E (en) * | 1989-09-11 | 1994-11-01 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
| US4931673A (en) * | 1989-10-02 | 1990-06-05 | Advanced Micro Devices, Inc. | ECL-to-TTL translator circuit with ground bounce protection |
| DE4007212A1 (de) * | 1990-03-07 | 1991-09-12 | Siemens Ag | Integrierbare transistorschaltung zur abgabe logischer pegel |
| DE4030631A1 (de) * | 1990-09-27 | 1992-04-09 | Siemens Ag | Ecl-multiplexeranordnung |
| JP2990791B2 (ja) * | 1990-11-20 | 1999-12-13 | ソニー株式会社 | コレクタドットアンド回路 |
| US5324997A (en) * | 1993-02-23 | 1994-06-28 | The United States Of America As Represented By The Secretary Of The Air Force | Delayed negative feedback circuit |
| DE69426713T2 (de) * | 1993-06-16 | 2001-09-06 | Koninklijke Philips Electronics N.V., Eindhoven | Integrierte Logikschaltung mit Logikgattern mit einem einzigen Eingang |
| US5844426A (en) * | 1996-06-13 | 1998-12-01 | Texas Intruments Incorporated | Read Channel device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3467839A (en) * | 1966-05-18 | 1969-09-16 | Motorola Inc | J-k flip-flop |
| DE1246027B (de) * | 1966-07-30 | 1967-08-03 | Telefunken Patent | Logische Schaltung aus zwei in Stromuebernahme-schaltung geschalteten Transistoren |
| US3509362A (en) * | 1966-08-19 | 1970-04-28 | Rca Corp | Switching circuit |
| US3573488A (en) * | 1967-09-05 | 1971-04-06 | Rca Corp | Electrical system and lsi standard cells |
| FR1594389A (ja) * | 1967-12-20 | 1970-06-01 | ||
| DE2007912A1 (de) * | 1970-02-20 | 1971-09-09 | Licentia Gmbh | Als Fhpflop geschalteter logischer Verknupfungsbaustein |
| JPS6028414B2 (ja) * | 1977-09-09 | 1985-07-04 | 株式会社日立製作所 | 半導体論理回路 |
| JPS5494269A (en) * | 1978-01-09 | 1979-07-25 | Hitachi Ltd | Logic circuit |
| US4276488A (en) * | 1978-11-13 | 1981-06-30 | Hughes Aircraft Company | Multi-master single-slave ECL flip-flop |
| JPS5883434A (ja) * | 1981-11-13 | 1983-05-19 | Hitachi Ltd | 半導体集積回路装置 |
-
1982
- 1982-11-01 JP JP57190860A patent/JPS5981921A/ja active Granted
-
1983
- 1983-10-31 DE DE19833339498 patent/DE3339498A1/de active Granted
- 1983-10-31 GB GB08328981A patent/GB2130830B/en not_active Expired
- 1983-11-01 US US06/547,586 patent/US4609837A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2130830A (en) | 1984-06-06 |
| GB2130830B (en) | 1987-05-13 |
| DE3339498C2 (ja) | 1987-07-23 |
| GB8328981D0 (en) | 1983-11-30 |
| JPS5981921A (ja) | 1984-05-11 |
| DE3339498A1 (de) | 1984-05-24 |
| US4609837A (en) | 1986-09-02 |
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