JPS6314393A - 磁気バブルメモリ装置のフアンクシヨンドライバ - Google Patents
磁気バブルメモリ装置のフアンクシヨンドライバInfo
- Publication number
- JPS6314393A JPS6314393A JP61158479A JP15847986A JPS6314393A JP S6314393 A JPS6314393 A JP S6314393A JP 61158479 A JP61158479 A JP 61158479A JP 15847986 A JP15847986 A JP 15847986A JP S6314393 A JPS6314393 A JP S6314393A
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- Japan
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- 238000010586 diagram Methods 0.000 description 4
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
磁気バブルメモリ装置のファンクションドライバでは従
来、正・負電圧源端子と接地端子とに接続した各部があ
って動作待機時の電力消費が大きかった。本発明は定電
流源回路と制御素子を挿入して制御することにより、動
作待機時の電力消費を少なくしたファンクションドライ
バである。
来、正・負電圧源端子と接地端子とに接続した各部があ
って動作待機時の電力消費が大きかった。本発明は定電
流源回路と制御素子を挿入して制御することにより、動
作待機時の電力消費を少なくしたファンクションドライ
バである。
〔産業上の利用分野コ
本発明は動作待機時の電力消費を節減した磁気バブルメ
モリ装置のファンクションドライバに関する。
モリ装置のファンクションドライバに関する。
ファンクションドライバは磁気バブルメモリデバイスに
対しメモリチップのジェネレータや各ゲートを動作させ
るため、必要な定電流パル） スを発生させる回路であ
るが、動作待機時においても可成り大きな消費電力を要
しているから、これを節減することが要望されている。
対しメモリチップのジェネレータや各ゲートを動作させ
るため、必要な定電流パル） スを発生させる回路であ
るが、動作待機時においても可成り大きな消費電力を要
しているから、これを節減することが要望されている。
［従来の技術］
磁気バブルメモリ装置は、中央処理装置から制御される
コントローラと、バブルメモリデバイスとの間にコイル
ドライバ・ファンクションドライバ・センス増幅器を使
用して構成される。
コントローラと、バブルメモリデバイスとの間にコイル
ドライバ・ファンクションドライバ・センス増幅器を使
用して構成される。
このとき従来のファンクションドライバは、第３図に示
すように、制御信号人力部・論理信号入力部・レベルシ
フト部・信号出力部・定電流開閉部とで構成され、それ
らが正電圧源■。Ｃ端子、負電圧源■。端子、接地端子
と接続されている。第３図において論理信号印加部１・
制御信号印加部２が直列接続され、正電圧源端子３と負
電圧源端子４間に接続される。制御信号印加部２には接
地端子５からの接続回路も存在する。レベルシフト部６
は論理信号印加部１と制’＜Ｂ信号印加部２への印加信
号により動作し、レベルシフトした信号を信号出力部７
において整形し、開閉器８を制御する。開閉器８は定電
流源回路９からの定電流を開閉し、バブルメモリデバイ
ス１０に対する所定の動作を行わせる。
すように、制御信号人力部・論理信号入力部・レベルシ
フト部・信号出力部・定電流開閉部とで構成され、それ
らが正電圧源■。Ｃ端子、負電圧源■。端子、接地端子
と接続されている。第３図において論理信号印加部１・
制御信号印加部２が直列接続され、正電圧源端子３と負
電圧源端子４間に接続される。制御信号印加部２には接
地端子５からの接続回路も存在する。レベルシフト部６
は論理信号印加部１と制’＜Ｂ信号印加部２への印加信
号により動作し、レベルシフトした信号を信号出力部７
において整形し、開閉器８を制御する。開閉器８は定電
流源回路９からの定電流を開閉し、バブルメモリデバイ
ス１０に対する所定の動作を行わせる。
論理信号印加部１が開閉器８を開閉制御することを認め
る論理状態とし、且つ制御信号印加部２に通常Ｖｃと示
す一定電圧が印加されたときは、ファンクションドライ
バが動作状態となり開閉器８をオンとして、Ｖｃが印加
されないとき待機状態となって開閉器８をオフとする。
る論理状態とし、且つ制御信号印加部２に通常Ｖｃと示
す一定電圧が印加されたときは、ファンクションドライ
バが動作状態となり開閉器８をオンとして、Ｖｃが印加
されないとき待機状態となって開閉器８をオフとする。
［発明が解決しようとする問題点］
Ｖｃの印加がなく、開閉器８をオフとしたとき、第３図
における回路では論理信号印加部１・制御信号印加部２
を流れる直流電流が切断されるが、レベルシフト部６に
おいて接地端子５から負電圧源ｖ０端子４へ流れる電流
はスタンバイ電流Ｉｓが流れ続ける。この電流はメモリ
デバイスの容量が大きくなるとき、必然的に太き（なり
、待機時の大電流が無駄になる欠点があった。
における回路では論理信号印加部１・制御信号印加部２
を流れる直流電流が切断されるが、レベルシフト部６に
おいて接地端子５から負電圧源ｖ０端子４へ流れる電流
はスタンバイ電流Ｉｓが流れ続ける。この電流はメモリ
デバイスの容量が大きくなるとき、必然的に太き（なり
、待機時の大電流が無駄になる欠点があった。
本発明の目的は前述の欠点を改善し、動作待機時の消費
電力を節減した磁気バブルメモリ装置のファンクション
ドライバを提供することにある。
電力を節減した磁気バブルメモリ装置のファンクション
ドライバを提供することにある。
［問題点を解決するための手段］
第１図は本発明の原理構成を示す図である。
第１図において、１は論理信号印加部、２は制御信号印
加部、３は正電圧源端子、４は負電圧源端子、６はレベ
ルシフト部、７は信号出力部、８は定電流開閉部、９は
定電流源回路を示し、これらは従来のファンクションド
ライバと同様のものである。１０はバブルメモリデバイ
スを示し、本発明はこれらについて、下記の構成とする
ことを特徴とする。即ち定電流源回路１１．１２、制御
素子１３を具備し定電流源回路１１は正電圧源端子３か
ら制御信号印加部２への接続路に挿入し、正電圧源端子
３からレベルシフト部６への接続路には定電流源回路１
２．論理信号印加部１、制御素子１３を挿入する。そし
て制御信号印加部２の出力により制御素子１３を制御す
る。
加部、３は正電圧源端子、４は負電圧源端子、６はレベ
ルシフト部、７は信号出力部、８は定電流開閉部、９は
定電流源回路を示し、これらは従来のファンクションド
ライバと同様のものである。１０はバブルメモリデバイ
スを示し、本発明はこれらについて、下記の構成とする
ことを特徴とする。即ち定電流源回路１１．１２、制御
素子１３を具備し定電流源回路１１は正電圧源端子３か
ら制御信号印加部２への接続路に挿入し、正電圧源端子
３からレベルシフト部６への接続路には定電流源回路１
２．論理信号印加部１、制御素子１３を挿入する。そし
て制御信号印加部２の出力により制御素子１３を制御す
る。
［作用］
制御信号印加部２にＶｃと示す一定電圧を印加したとき
、論理信号印加部１における論理状態がバブルメモリデ
バイス１０に定電流を流すことを可としているときは、
従来と同様にファンクションドライバが動作状態となる
。
、論理信号印加部１における論理状態がバブルメモリデ
バイス１０に定電流を流すことを可としているときは、
従来と同様にファンクションドライバが動作状態となる
。
若し制御信号印加部２にＶｃと示す一定電圧の印加を停
止したとき、制御信号印加部２は定電流源回路１１から
の電流を切断する。そのとき制御信号印加部２の出力信
号は制御素子１３へ与えられ、同素子１３を流れる電流
を切るように制御する。そのため論理信号印加部１．レ
ベルシフト部６について直流電流は全て切断される。し
たがってこのときファンクションドライバの待機直流電
流は零であって、無駄な電力消費は起こらない。
止したとき、制御信号印加部２は定電流源回路１１から
の電流を切断する。そのとき制御信号印加部２の出力信
号は制御素子１３へ与えられ、同素子１３を流れる電流
を切るように制御する。そのため論理信号印加部１．レ
ベルシフト部６について直流電流は全て切断される。し
たがってこのときファンクションドライバの待機直流電
流は零であって、無駄な電力消費は起こらない。
［実施例］
第２図は本発明の実施例として各部の構成回路を詳細に
示すものである。第２図において、１４は基準電圧Ｖｒ
を得るためのダイオード列、ＩＮＩ〜ＩＮ３は論理信号
入力端子を示す。その他害部におけるトランジスタ・抵
抗素子の記号は通常に使用するものである。また第１図
と同−の符号は同様の内容を示す範囲に付しである。
示すものである。第２図において、１４は基準電圧Ｖｒ
を得るためのダイオード列、ＩＮＩ〜ＩＮ３は論理信号
入力端子を示す。その他害部におけるトランジスタ・抵
抗素子の記号は通常に使用するものである。また第１図
と同−の符号は同様の内容を示す範囲に付しである。
論理信号印加部１に端子ＩＮＩ〜ＩＮ３からの信号が印
加されたとき、各ＮＰＮ型トランジスタで増幅し、基準
電圧Ｖｒを得る回路１４の出力と比較される。基準電圧
Ｖｒを超えないとき制御素子１３の左側のトランジスタ
が制御信号印加部２の出力により主として制御され、右
側のトランジスタがそれに追随する動作を行う。
加されたとき、各ＮＰＮ型トランジスタで増幅し、基準
電圧Ｖｒを得る回路１４の出力と比較される。基準電圧
Ｖｒを超えないとき制御素子１３の左側のトランジスタ
が制御信号印加部２の出力により主として制御され、右
側のトランジスタがそれに追随する動作を行う。
したがってレベルシフト部６において正常にレベルシフ
トした出力またはしない出力が定電流源開閉部８へ達し
、正常に開閉する動作を行う。
トした出力またはしない出力が定電流源開閉部８へ達し
、正常に開閉する動作を行う。
論理信号印加部１に印加された信号により基準電圧Ｖｒ
を超えたとき、制御素子１３の右側のトランジスタが制
御信号印加部２の出力により主として制御されるように
なる。このときはレベルシフト部６の動作は不十分にな
り、定電流源開閉部８への出力は正常ではないが、開閉
（オン・オフ）動作は可能である。
を超えたとき、制御素子１３の右側のトランジスタが制
御信号印加部２の出力により主として制御されるように
なる。このときはレベルシフト部６の動作は不十分にな
り、定電流源開閉部８への出力は正常ではないが、開閉
（オン・オフ）動作は可能である。
以上の動作において制御信号部２へ信号Ｖｃを印加する
とき、Ｎ Ｐ 、Ｎ型のトランジスタをオフさせ、定電
流源回路１１からの電流を切断したとき、同時に制御素
子１３における２個のトランジスタをオフさせ、したが
ってレベルシフト部６への定電流源回路１２から流れる
電流は切断される。
とき、Ｎ Ｐ 、Ｎ型のトランジスタをオフさせ、定電
流源回路１１からの電流を切断したとき、同時に制御素
子１３における２個のトランジスタをオフさせ、したが
ってレベルシフト部６への定電流源回路１２から流れる
電流は切断される。
したがって所謂動作待機のとき、無駄に流れる電流が無
い。
い。
なお各定電流源で駆動されている論理信号入力部乃至レ
ベルシフト部の各々について、そのレベルをセンサで監
視することにより、各部の動作についてシーケンス制御
を行うことも可能である。
ベルシフト部の各々について、そのレベルをセンサで監
視することにより、各部の動作についてシーケンス制御
を行うことも可能である。
［発明の効果］
このようにして本発明によると、ファンクションドライ
バの各部について定電流源で駆動する形式としたため、
動作待機のときは流れる電流を切断することが出来て、
無駄な電力消費を起こすことがない。特にこの動作につ
いて電圧源を直接開閉することがなく、制御信号のみで
動作処理できる。そのため電圧源を共通にしている他部
に対し動作時に電圧変動を及ぼすことがない。
バの各部について定電流源で駆動する形式としたため、
動作待機のときは流れる電流を切断することが出来て、
無駄な電力消費を起こすことがない。特にこの動作につ
いて電圧源を直接開閉することがなく、制御信号のみで
動作処理できる。そのため電圧源を共通にしている他部
に対し動作時に電圧変動を及ぼすことがない。
第１図は本発明の原理構成を示す図、
第２図は本発明の実施例の構成を示す図、第３図は従来
の構成を示すブロック図である。 １−論理信号印加部 ２−・・制御信号印加部 ３・−正電圧源端子 ４−負電圧源端子 ５・−・接地端子 ６− レベルシフト部 ８−開閉器 ９．１１．１２・・一定電流源回路 １０・・・・バブルメモリデバイス １３・−制御素子 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 本発明の、θλ王賛図 第１図 芙ｊ！例 ジし東の購戊囚 第”’Ｊ、１５：（
の構成を示すブロック図である。 １−論理信号印加部 ２−・・制御信号印加部 ３・−正電圧源端子 ４−負電圧源端子 ５・−・接地端子 ６− レベルシフト部 ８−開閉器 ９．１１．１２・・一定電流源回路 １０・・・・バブルメモリデバイス １３・−制御素子 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 本発明の、θλ王賛図 第１図 芙ｊ！例 ジし東の購戊囚 第”’Ｊ、１５：（
Claims (1)
- 【特許請求の範囲】 正電圧源端子（３）・負電圧源端子（４）・接地端子（
５）とそれぞれ所定の接続をされた制御信号入力部（２
）・論理信号印加部（１）・レベルシフト部（６）・信
号出力部（７）・定電流源開閉部（８）とで構成された
磁気バブルメモリ装置のファンクションドライバにおい
て、 正電圧源端子（３）から制御信号印加部（２）への接続
路に定電流源回路（１１）を挿入し、 また正電圧源端子（３）からレベルシフト部（６）への
接続路に他の定電流源回路（１２）と前記論理信号印加
部（１）と制御素子（１３）の直列回路を挿入し、制御
信号印加部（２）の出力により前記制御素子（１３）を
制御すること を特徴とする磁気バブルメモリ装置のファンクションド
ライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158479A JPS6314393A (ja) | 1986-07-05 | 1986-07-05 | 磁気バブルメモリ装置のフアンクシヨンドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158479A JPS6314393A (ja) | 1986-07-05 | 1986-07-05 | 磁気バブルメモリ装置のフアンクシヨンドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6314393A true JPS6314393A (ja) | 1988-01-21 |
| JPH0514357B2 JPH0514357B2 (ja) | 1993-02-24 |
Family
ID=15672639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61158479A Granted JPS6314393A (ja) | 1986-07-05 | 1986-07-05 | 磁気バブルメモリ装置のフアンクシヨンドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6314393A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928293A (ja) * | 1982-08-09 | 1984-02-14 | Hitachi Ltd | 磁気バブルメモリ駆動回路 |
| JPS5981921A (ja) * | 1982-11-01 | 1984-05-11 | Hitachi Ltd | 高速論理回路 |
-
1986
- 1986-07-05 JP JP61158479A patent/JPS6314393A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928293A (ja) * | 1982-08-09 | 1984-02-14 | Hitachi Ltd | 磁気バブルメモリ駆動回路 |
| JPS5981921A (ja) * | 1982-11-01 | 1984-05-11 | Hitachi Ltd | 高速論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514357B2 (ja) | 1993-02-24 |
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