JPH06208423A - 電源回路 - Google Patents
電源回路Info
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- JPH06208423A JPH06208423A JP5003236A JP323693A JPH06208423A JP H06208423 A JPH06208423 A JP H06208423A JP 5003236 A JP5003236 A JP 5003236A JP 323693 A JP323693 A JP 323693A JP H06208423 A JPH06208423 A JP H06208423A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
- H03K17/167—Soft switching using parallel switching arrangements
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- Continuous-Control Power Sources That Use Transistors (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 立ち上り速度が限定された電源回路を提供す
る。 【構成】 電流駆動能力の大きなＰチャンネル電界効果
トランジスタ１（第１のトランジスタ）と電流駆動能力
の小さなＰチャンネル電界効果トランジスタ８（第２の
トランジスタ）を入力端子と出力端子の間に並列に接続
する。抵抗４、５およびコンパレータ７により入力端子
２の電圧を検知し、入力端子２の電圧が第１の所定値を
超えるとコンパレータの出力によりＰチャンネル電界効
果トランジスタ８をＯＮ状態にする。またコンパレータ
９により出力端子３の電圧を検知し、出力端子の電圧が
第２の所定値に達するととＰチャンネル電界効果トラン
ジスタ１をＯＮ状態にする。
る。 【構成】 電流駆動能力の大きなＰチャンネル電界効果
トランジスタ１（第１のトランジスタ）と電流駆動能力
の小さなＰチャンネル電界効果トランジスタ８（第２の
トランジスタ）を入力端子と出力端子の間に並列に接続
する。抵抗４、５およびコンパレータ７により入力端子
２の電圧を検知し、入力端子２の電圧が第１の所定値を
超えるとコンパレータの出力によりＰチャンネル電界効
果トランジスタ８をＯＮ状態にする。またコンパレータ
９により出力端子３の電圧を検知し、出力端子の電圧が
第２の所定値に達するととＰチャンネル電界効果トラン
ジスタ１をＯＮ状態にする。
Description
【０００１】
【産業上の利用分野】この発明は、メモリＩＣ等の半導
体装置に使用される電源回路に関するものである。
体装置に使用される電源回路に関するものである。
【０００２】
【従来の技術】図６は従来の電源回路の回路図である。
Ｐチャンネル電界効果トランジスタ１は入力端子２と出
力端子３の間に接続される。抵抗４、５は入力端子２、
接地端子６の間に接続される。コンパレータ７の反転入
力端子は抵抗４、５の中間接続点に、また非反転入力端
子は定電圧源１０に接続される。コンパレータ７の出力
端子はＰチャンネル電界効果トランジスタ１のゲートに
接続されている。
Ｐチャンネル電界効果トランジスタ１は入力端子２と出
力端子３の間に接続される。抵抗４、５は入力端子２、
接地端子６の間に接続される。コンパレータ７の反転入
力端子は抵抗４、５の中間接続点に、また非反転入力端
子は定電圧源１０に接続される。コンパレータ７の出力
端子はＰチャンネル電界効果トランジスタ１のゲートに
接続されている。
【０００３】図６の電源回路の動作は次の通りである。
入力端子２に正電圧が印加されるとコンパレータ７の非
反転入力端子に印加される電圧が非反転入力端子に印加
される電圧よりも高くなり、コンパレータ７の出力はＬ
レベルと成る。この結果、Ｐチャンネル電界効果トラン
ジスタ１はＯＮ状態となり入力端子２の電圧が出力端子
３に出力される。
入力端子２に正電圧が印加されるとコンパレータ７の非
反転入力端子に印加される電圧が非反転入力端子に印加
される電圧よりも高くなり、コンパレータ７の出力はＬ
レベルと成る。この結果、Ｐチャンネル電界効果トラン
ジスタ１はＯＮ状態となり入力端子２の電圧が出力端子
３に出力される。
【０００４】
【発明が解決しようとする課題】従来の電源回路は以上
のように構成されているので入力端子２に印加される電
圧が急峻に立ち上がると出力端子３の電圧も急峻に立ち
上がる。このため、出力端子３に接続されたメモリＩＣ
に供給される電圧も急激に立ち上がる。このためメモリ
ＩＣが必要とする所定の電源立ち上がり速度を満足でき
ず、メモリＩＣの誤動作を引き起こす可能性があった。
更にバックアップの必要なメモリＩＣの場合には記憶デ
ータを変化ないし喪失させてしまう可能性があった。
のように構成されているので入力端子２に印加される電
圧が急峻に立ち上がると出力端子３の電圧も急峻に立ち
上がる。このため、出力端子３に接続されたメモリＩＣ
に供給される電圧も急激に立ち上がる。このためメモリ
ＩＣが必要とする所定の電源立ち上がり速度を満足でき
ず、メモリＩＣの誤動作を引き起こす可能性があった。
更にバックアップの必要なメモリＩＣの場合には記憶デ
ータを変化ないし喪失させてしまう可能性があった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので入力端子２に印加される電圧が
急峻にたちあがってもメモリＩＣなどに接続された出力
端子３に対し所定の限定された速度で立ち上る電圧を供
給しメモリＩＣの誤動作を防止し、記憶されたデータの
喪失を効果的に防止できる電源回路を提供する事を目的
とする。
るためになされたもので入力端子２に印加される電圧が
急峻にたちあがってもメモリＩＣなどに接続された出力
端子３に対し所定の限定された速度で立ち上る電圧を供
給しメモリＩＣの誤動作を防止し、記憶されたデータの
喪失を効果的に防止できる電源回路を提供する事を目的
とする。
【０００６】
【課題を解決するための手段】この発明の第１発明に係
る電源回路は、入力端子に印加された電圧を出力端子に
供給する電源回路において、前記入力端子と出力端子の
間に接続された第１のトランジスタと、前記入力端子と
出力端子の間に接続された前記第１のトランジスタと並
列に接続された第２のトランジスタであって前記第１の
トランジスタよりも小さな電流駆動能力を有する第２の
トランジスタと、前記入力端子に印加された電圧を検知
し、検知電圧が第１の所定値を超えた場合に前記第２の
トランジスタをＯＮ状態にする第１の制御手段と、前記
出力端子の電圧を検知し、検知電圧が第２の所定値を超
えた場合に前記第１のトランジスタをＯＮ状態にする第
２の制御手段と、を備え、前記出力端子の電圧の立ち上
り速度を限定する電源回路である。
る電源回路は、入力端子に印加された電圧を出力端子に
供給する電源回路において、前記入力端子と出力端子の
間に接続された第１のトランジスタと、前記入力端子と
出力端子の間に接続された前記第１のトランジスタと並
列に接続された第２のトランジスタであって前記第１の
トランジスタよりも小さな電流駆動能力を有する第２の
トランジスタと、前記入力端子に印加された電圧を検知
し、検知電圧が第１の所定値を超えた場合に前記第２の
トランジスタをＯＮ状態にする第１の制御手段と、前記
出力端子の電圧を検知し、検知電圧が第２の所定値を超
えた場合に前記第１のトランジスタをＯＮ状態にする第
２の制御手段と、を備え、前記出力端子の電圧の立ち上
り速度を限定する電源回路である。
【０００７】この発明の第２発明に係る電源回路は、入
力端子に印加された電圧を出力端子に供給する電源回路
において、前記入力端子と出力端子の間に接続されたト
ランジスタと、前記入力端子と出力端子の間に接続され
た積分回路手段であって、前記入力端子に印加された電
圧を所定の限定された立ち上り速度で出力端子に供給す
る積分回路手段と、前記出力端子の電圧を検知し、検知
電圧が所定値を超えた場合に前記トランジスタをＯＮ状
態にする制御手段と、を備え、前記出力端子の電圧の立
ち上り速度を限定する電源回路である。
力端子に印加された電圧を出力端子に供給する電源回路
において、前記入力端子と出力端子の間に接続されたト
ランジスタと、前記入力端子と出力端子の間に接続され
た積分回路手段であって、前記入力端子に印加された電
圧を所定の限定された立ち上り速度で出力端子に供給す
る積分回路手段と、前記出力端子の電圧を検知し、検知
電圧が所定値を超えた場合に前記トランジスタをＯＮ状
態にする制御手段と、を備え、前記出力端子の電圧の立
ち上り速度を限定する電源回路である。
【０００８】この発明の第３発明に係る電源回路は、入
力端子に印加された電圧を出力端子に供給する電源回路
において、前記入力端子と出力端子の間に接続された前
記第１のトランジスタと、前記入力端子と出力端子の間
に接続された前記第１のトランジスタと並列に接続され
た第２のトランジスタであって前記第１のトランジスタ
よりも小さな電流駆動能力を有する第２のトランジスタ
と、前記第１、第２のトランジスタと直列に接続された
第３のトランジスタであって、ＯＦＦ状態において前記
出力端子から入力端子への電流を防止するトランジスタ
と、前記入力端子に印加された電圧を検知し、検知電圧
が第１の所定値を超えた場合に前記第２および第３のト
ランジスタをＯＮ状態にする第１の制御手段と、前記出
力端子の電圧を検知し、検知電圧が第２の所定値を超え
た場合に前記第１のトランジスタをＯＮ状態にする第２
の制御手段と、を備え、前記出力端子の電圧の立ち上り
速度を限定し、かつ前記出力端子から入力端子への電流
の逆流を防止する電源回路である。
力端子に印加された電圧を出力端子に供給する電源回路
において、前記入力端子と出力端子の間に接続された前
記第１のトランジスタと、前記入力端子と出力端子の間
に接続された前記第１のトランジスタと並列に接続され
た第２のトランジスタであって前記第１のトランジスタ
よりも小さな電流駆動能力を有する第２のトランジスタ
と、前記第１、第２のトランジスタと直列に接続された
第３のトランジスタであって、ＯＦＦ状態において前記
出力端子から入力端子への電流を防止するトランジスタ
と、前記入力端子に印加された電圧を検知し、検知電圧
が第１の所定値を超えた場合に前記第２および第３のト
ランジスタをＯＮ状態にする第１の制御手段と、前記出
力端子の電圧を検知し、検知電圧が第２の所定値を超え
た場合に前記第１のトランジスタをＯＮ状態にする第２
の制御手段と、を備え、前記出力端子の電圧の立ち上り
速度を限定し、かつ前記出力端子から入力端子への電流
の逆流を防止する電源回路である。
【０００９】
【作用】第１発明に係る電源回路においては、入力端子
が電源に接続されると、まず第１の制御手段が第２のト
ランジスタをＯＮ状態にし、入力端子の電圧を第２のト
ランジスタを介して出力端子に供給する。第２のトラン
ジスタは電流駆動能力が小さいので出力端子の電圧は所
定の限定された速度で立ち上る。出力端子の電圧が第２
の所定値に達すると、第２の制御手段が第１とトランジ
スタをＯＮ状態にし、電流駆動能力の大きな第１のトラ
ンジスタを介して入力端子の電圧を出力端子に供給す
る。
が電源に接続されると、まず第１の制御手段が第２のト
ランジスタをＯＮ状態にし、入力端子の電圧を第２のト
ランジスタを介して出力端子に供給する。第２のトラン
ジスタは電流駆動能力が小さいので出力端子の電圧は所
定の限定された速度で立ち上る。出力端子の電圧が第２
の所定値に達すると、第２の制御手段が第１とトランジ
スタをＯＮ状態にし、電流駆動能力の大きな第１のトラ
ンジスタを介して入力端子の電圧を出力端子に供給す
る。
【００１０】第２発明に係る電源回路においては、入力
端子が電源に接続されると、まず前記積分回路手段を介
して所定の限定された立ち上り速度で入力端子の電圧が
出力端子に供給される。ここで出力端子の電圧が第２の
所定値に達すると、制御手段がトランジスタをＯＮ状態
にし、入力端子の電圧をトランジスタを介して出力端子
に供給する。
端子が電源に接続されると、まず前記積分回路手段を介
して所定の限定された立ち上り速度で入力端子の電圧が
出力端子に供給される。ここで出力端子の電圧が第２の
所定値に達すると、制御手段がトランジスタをＯＮ状態
にし、入力端子の電圧をトランジスタを介して出力端子
に供給する。
【００１１】この発明の第３発明に係る電源回路におい
ては、入力端子が電源に接続されると、まず第１の制御
手段が第２および第３のトランジスタをＯＮ状態にし、
入力端子の電圧を第２、第３のトランジスタを介して出
力端子に供給する。第２のトランジスタは電流駆動能力
が小さいので出力端子の電圧は所定の限定された速度で
立ち上る。出力端子の電圧が第２の所定値に達すると、
第２の制御手段が第１とトランジスタをＯＮ状態にし、
電流駆動能力の大きな第１および第３のトランジスタを
介して入力端子の電圧を出力端子に供給する。また入力
端子が電源に接続されていない状態では第３のトランジ
スタが出力端子から入力端子への電流の逆流を防止す
る。
ては、入力端子が電源に接続されると、まず第１の制御
手段が第２および第３のトランジスタをＯＮ状態にし、
入力端子の電圧を第２、第３のトランジスタを介して出
力端子に供給する。第２のトランジスタは電流駆動能力
が小さいので出力端子の電圧は所定の限定された速度で
立ち上る。出力端子の電圧が第２の所定値に達すると、
第２の制御手段が第１とトランジスタをＯＮ状態にし、
電流駆動能力の大きな第１および第３のトランジスタを
介して入力端子の電圧を出力端子に供給する。また入力
端子が電源に接続されていない状態では第３のトランジ
スタが出力端子から入力端子への電流の逆流を防止す
る。
【００１２】
実施例１．図１は第１発明の第１実施例を示す回路図で
ある。Ｐチャンネル電界効果トランジスタ１（第１のト
ランジスタ）のドレインおよびソース端子はそれぞれ入
力端子２、出力端子３に接続される。入力端子２、接地
端子６間に直列に接続された抵抗４、５の中間接続点は
コンパレータ７の反転入力端子に接続される。Ｐチャン
ネル電界効果トランジスタ８（第２のトランジスタ）の
ドレインおよびソース端子はそれぞれ入力端子２、出力
端子３に接続され、コンパレータ７の出力はＰチャンネ
ル電界効果トランジスタ８のゲートに接続される。更に
Ｐチャンネル電界効果トランジスタ８のソース端子はコ
ンパレータ９の反転入力端子に接続されており、コンパ
レータ９の出力はＰチャンネル電界効果トランジスタ１
のゲートに接続されている。なお、コンパレータ７、９
の非反転入力端子はそれぞれ定電圧源１０、１１に接続
されている。またＰチャンネル電界効果トランジスタ８
の電流駆動能力はＰチャンネル電界効果トランジスタ１
の電流駆動能力よりも小さい。すなわちのＯＮ状態のト
ランジスタ８を流れる電流はＯＮ状態のトランジスタ１
を流れる電流よりも小さくまた立ち上り速度も小さい。
ある。Ｐチャンネル電界効果トランジスタ１（第１のト
ランジスタ）のドレインおよびソース端子はそれぞれ入
力端子２、出力端子３に接続される。入力端子２、接地
端子６間に直列に接続された抵抗４、５の中間接続点は
コンパレータ７の反転入力端子に接続される。Ｐチャン
ネル電界効果トランジスタ８（第２のトランジスタ）の
ドレインおよびソース端子はそれぞれ入力端子２、出力
端子３に接続され、コンパレータ７の出力はＰチャンネ
ル電界効果トランジスタ８のゲートに接続される。更に
Ｐチャンネル電界効果トランジスタ８のソース端子はコ
ンパレータ９の反転入力端子に接続されており、コンパ
レータ９の出力はＰチャンネル電界効果トランジスタ１
のゲートに接続されている。なお、コンパレータ７、９
の非反転入力端子はそれぞれ定電圧源１０、１１に接続
されている。またＰチャンネル電界効果トランジスタ８
の電流駆動能力はＰチャンネル電界効果トランジスタ１
の電流駆動能力よりも小さい。すなわちのＯＮ状態のト
ランジスタ８を流れる電流はＯＮ状態のトランジスタ１
を流れる電流よりも小さくまた立ち上り速度も小さい。
【００１３】図１の電源回路の動作は次の通りである。
入力端子２が電源に接続されていない状態においては、
Ｐチャンネル電界効果トランジスタ１、８はＯＦＦ状態
である。ここで入力端子２が電源に接続され、入力端子
２に印加される電圧が立ち上ると、抵抗４、５の中間点
の電圧が上昇し、コンパレータ７の反転入力端子に印加
される電圧が定電圧源１０の電圧を超える。この結果、
コンパレータ７の出力はＬレベルとなり、Ｐチャンネル
電界効果トランジスタ８はＯＮ状態に成る。このためＰ
チャンネル電界効果トランジスタ８を介して入力端子２
の電圧が出力端子３に供給され始める。しかしＰチャン
ネル電界効果トランジスタ８の電流駆動能力は小さいの
で、出力端子３の電圧は入力端子２の電圧の立ち上り速
度によらず所定の限定された速度で立ち上る。この出力
端子３の電圧の立ち上り速度はＰチャンネル電界効果ト
ランジスタ８の電流駆動能力により所定の値に設定され
る。
入力端子２が電源に接続されていない状態においては、
Ｐチャンネル電界効果トランジスタ１、８はＯＦＦ状態
である。ここで入力端子２が電源に接続され、入力端子
２に印加される電圧が立ち上ると、抵抗４、５の中間点
の電圧が上昇し、コンパレータ７の反転入力端子に印加
される電圧が定電圧源１０の電圧を超える。この結果、
コンパレータ７の出力はＬレベルとなり、Ｐチャンネル
電界効果トランジスタ８はＯＮ状態に成る。このためＰ
チャンネル電界効果トランジスタ８を介して入力端子２
の電圧が出力端子３に供給され始める。しかしＰチャン
ネル電界効果トランジスタ８の電流駆動能力は小さいの
で、出力端子３の電圧は入力端子２の電圧の立ち上り速
度によらず所定の限定された速度で立ち上る。この出力
端子３の電圧の立ち上り速度はＰチャンネル電界効果ト
ランジスタ８の電流駆動能力により所定の値に設定され
る。
【００１４】出力端子３の電圧が上昇し、コンパレータ
９の反転入力端子に印加される電圧が定電圧源１１の提
供する電圧を超えると、コンパレータ９の出力がＬレベ
ルとなり、Ｐチャンネル電界効果トランジスタ１がＯＮ
状態と成る。このため入力端子２の電圧は電流駆動能力
の大きなＰチャンネル電界効果トランジスタ１を介して
出力端子３に供給され、大きな出力電流が十分に小さな
電圧降下で出力端子３に供給される。
９の反転入力端子に印加される電圧が定電圧源１１の提
供する電圧を超えると、コンパレータ９の出力がＬレベ
ルとなり、Ｐチャンネル電界効果トランジスタ１がＯＮ
状態と成る。このため入力端子２の電圧は電流駆動能力
の大きなＰチャンネル電界効果トランジスタ１を介して
出力端子３に供給され、大きな出力電流が十分に小さな
電圧降下で出力端子３に供給される。
【００１５】実施例２．図２は第１発明の第２実施例を
示す回路図である。図２の電源回路も図１の電源回路と
同様に構成されている。しかしＰチャンネル電界効果ト
ランジスタ８のゲートは抵抗１９を介して入力端子２に
接続されており、またコンパレータ７の出力はアナログ
スイッチ２０を介してＰチャンネル電界効果トランジス
タ８のゲートに接続される。またコンパレータ９の出力
はＰチャンネル電界効果トランジスタ１のゲートだけで
はなく、アナログスイッチ２０の制御入力端子にも接続
されている。
示す回路図である。図２の電源回路も図１の電源回路と
同様に構成されている。しかしＰチャンネル電界効果ト
ランジスタ８のゲートは抵抗１９を介して入力端子２に
接続されており、またコンパレータ７の出力はアナログ
スイッチ２０を介してＰチャンネル電界効果トランジス
タ８のゲートに接続される。またコンパレータ９の出力
はＰチャンネル電界効果トランジスタ１のゲートだけで
はなく、アナログスイッチ２０の制御入力端子にも接続
されている。
【００１６】このため、図２の電源回路では、出力端子
３の電圧が上昇し、コンパレータ９の出力がＬレベルに
なって、Ｐチャンネル電界効果トランジスタ１がＯＮ状
態に成ると同時に、アナログスイッチ２０が切断され
る。この結果、Ｐチャンネル電界効果トランジスタ８の
ゲートには抵抗１９を介して高い電圧が印加され、Ｐチ
ャンネル電界効果トランジスタ８はＯＦＦ状態と成る。
従って、出力端子３の電圧の立ち上り後は入力端子２の
電圧はＰチャンネル電界効果トランジスタ１のみを介し
て出力端子３に供給される。
３の電圧が上昇し、コンパレータ９の出力がＬレベルに
なって、Ｐチャンネル電界効果トランジスタ１がＯＮ状
態に成ると同時に、アナログスイッチ２０が切断され
る。この結果、Ｐチャンネル電界効果トランジスタ８の
ゲートには抵抗１９を介して高い電圧が印加され、Ｐチ
ャンネル電界効果トランジスタ８はＯＦＦ状態と成る。
従って、出力端子３の電圧の立ち上り後は入力端子２の
電圧はＰチャンネル電界効果トランジスタ１のみを介し
て出力端子３に供給される。
【００１７】実施例３．図３は第１発明の第３実施例を
示す回路図である。図３の電源回路も図１の電源回路と
同様に構成されている。しかし、図３の電源回路の場
合、アナログスイッチ１２が入力端子２とＰチャンネル
電界効果トランジスタ８のドレイン端子の間に挿入さ
れ、コンパレータ９の出力はＰチャンネル電界効果トラ
ンジスタ１のゲートだけではなく、アナログスイッチ１
２の制御入力端子にも接続されている。
示す回路図である。図３の電源回路も図１の電源回路と
同様に構成されている。しかし、図３の電源回路の場
合、アナログスイッチ１２が入力端子２とＰチャンネル
電界効果トランジスタ８のドレイン端子の間に挿入さ
れ、コンパレータ９の出力はＰチャンネル電界効果トラ
ンジスタ１のゲートだけではなく、アナログスイッチ１
２の制御入力端子にも接続されている。
【００１８】このため、図３の電源回路では、出力端子
３の電圧が上昇し、コンパレータ９の出力がＬレベルに
なって、Ｐチャンネル電界効果トランジスタ１がＯＮ状
態に成ると同時に、アナログスイッチ１２が切断され
る。従って、出力端子３の電圧の立ち上り所定の電圧に
達した後は入力端子２の電圧はＰチャンネル電界効果ト
ランジスタ１のみを介して出力端子３に供給される。
３の電圧が上昇し、コンパレータ９の出力がＬレベルに
なって、Ｐチャンネル電界効果トランジスタ１がＯＮ状
態に成ると同時に、アナログスイッチ１２が切断され
る。従って、出力端子３の電圧の立ち上り所定の電圧に
達した後は入力端子２の電圧はＰチャンネル電界効果ト
ランジスタ１のみを介して出力端子３に供給される。
【００１９】実施例４．図４は第２発明の実施例を示す
回路図である。図１の電源回路と同様にＰチャンネル電
界効果トランジスタ１は入力端子２と出力端子３の間に
接続される。一方入力端子２と接地端子６の間には、直
列に接続された抵抗１４、コンデンサ１５が接続されて
いる。抵抗１４、コンデンサ１５は後に説明するように
積分回路を構成するものである。抵抗１４とコンデンサ
１５の接続点はアナログスイッチ１３を介して出力端子
３およびコンパレータ９の反転入力端子に接続される。
コンパレータ９の出力はＰチャンネル電界効果トランジ
スタ１のゲートおよびアナログスイッチ１３の制御入力
端子に接続される。またコンパレータ９の非反転入力端
子は定電圧源１１に接続される。
回路図である。図１の電源回路と同様にＰチャンネル電
界効果トランジスタ１は入力端子２と出力端子３の間に
接続される。一方入力端子２と接地端子６の間には、直
列に接続された抵抗１４、コンデンサ１５が接続されて
いる。抵抗１４、コンデンサ１５は後に説明するように
積分回路を構成するものである。抵抗１４とコンデンサ
１５の接続点はアナログスイッチ１３を介して出力端子
３およびコンパレータ９の反転入力端子に接続される。
コンパレータ９の出力はＰチャンネル電界効果トランジ
スタ１のゲートおよびアナログスイッチ１３の制御入力
端子に接続される。またコンパレータ９の非反転入力端
子は定電圧源１１に接続される。
【００２０】図４の電源回路の動作は次の通りである。
入力端子２が電源に接続されると抵抗１４、アナログス
イッチ１３を介して入力端子２から出力端子３に電圧が
供給される。この状態ではＰチャンネル電界効果トラン
ジスタ１はＯＦＦ状態であるから、出力端子３の電圧は
コンデンサ１５の端子間に発生する電圧に等しい。とこ
ろで抵抗１４、コンデンサ１５は入力端子２、接地端子
６の間に直列接続されている。従って、コンデンサ１５
の端子間に発生する電圧は抵抗１４を流れる電圧の積分
値にほぼ比例する。従って、入力端子２に印加される電
圧が急峻にたちあがっても、出力端子３の電圧は抵抗１
４、コンデンサ１５により構成される積分回路で決定さ
れる所定の速度で立ち上る。
入力端子２が電源に接続されると抵抗１４、アナログス
イッチ１３を介して入力端子２から出力端子３に電圧が
供給される。この状態ではＰチャンネル電界効果トラン
ジスタ１はＯＦＦ状態であるから、出力端子３の電圧は
コンデンサ１５の端子間に発生する電圧に等しい。とこ
ろで抵抗１４、コンデンサ１５は入力端子２、接地端子
６の間に直列接続されている。従って、コンデンサ１５
の端子間に発生する電圧は抵抗１４を流れる電圧の積分
値にほぼ比例する。従って、入力端子２に印加される電
圧が急峻にたちあがっても、出力端子３の電圧は抵抗１
４、コンデンサ１５により構成される積分回路で決定さ
れる所定の速度で立ち上る。
【００２１】その後出力端子３の電圧が上昇しコンパレ
ータ９の反転入力端子の電圧が定電圧源１１の電圧を超
えるとコンパレータ９の出力はＬレベルとなり、Ｐチャ
ンネル電界効果トランジスタ１をＯＮ状態にすると同時
にアナログスイッチ１３を切断する。従って、この後
は、Ｐチャンネル電界効果トランジスタ１を介して大き
な電流が入力端子２から出力端子３に供給される。この
際の電圧降下は十分に小さい。
ータ９の反転入力端子の電圧が定電圧源１１の電圧を超
えるとコンパレータ９の出力はＬレベルとなり、Ｐチャ
ンネル電界効果トランジスタ１をＯＮ状態にすると同時
にアナログスイッチ１３を切断する。従って、この後
は、Ｐチャンネル電界効果トランジスタ１を介して大き
な電流が入力端子２から出力端子３に供給される。この
際の電圧降下は十分に小さい。
【００２２】実施例５．例えば図１〜４の電源回路の出
力端子３はメモリＩＣなどに接続される。このメモリＩ
Ｃを電池などで常時バックアップする必要がある場合、
出力端子３には常に所定の正電圧が電池から印加されて
いる。しかし図１〜４の電源回路のみを使用した場合、
トランジスタの接続極性から、Ｐチャンネル電界効果ト
ランジスタ１がＯＦＦ状態であっても出力端子３から入
力端子２に電流が流れてしまう可能性がある。
力端子３はメモリＩＣなどに接続される。このメモリＩ
Ｃを電池などで常時バックアップする必要がある場合、
出力端子３には常に所定の正電圧が電池から印加されて
いる。しかし図１〜４の電源回路のみを使用した場合、
トランジスタの接続極性から、Ｐチャンネル電界効果ト
ランジスタ１がＯＦＦ状態であっても出力端子３から入
力端子２に電流が流れてしまう可能性がある。
【００２３】図６はこのような場合に、電流の逆流を防
止するため、例えば図１〜３の電源回路の後段に接続さ
れる回路を示す。図６の出力端子３は図１〜３の出力端
子３に接続され、Ｐチャンネル電界効果トランジスタ１
６（第３のトランジスタ）のソースおよびドレイン端子
はそれぞれ出力端子３と出力端子１７に接続される。出
力端子１７はメモリＩＣなどのバックアップ電源に接続
されている。Ｐチャンネル電界効果トランジスタ１６の
ゲートはゲート信号入力端子１８を介して図１〜３のコ
ンパレータ７の出力に接続される。
止するため、例えば図１〜３の電源回路の後段に接続さ
れる回路を示す。図６の出力端子３は図１〜３の出力端
子３に接続され、Ｐチャンネル電界効果トランジスタ１
６（第３のトランジスタ）のソースおよびドレイン端子
はそれぞれ出力端子３と出力端子１７に接続される。出
力端子１７はメモリＩＣなどのバックアップ電源に接続
されている。Ｐチャンネル電界効果トランジスタ１６の
ゲートはゲート信号入力端子１８を介して図１〜３のコ
ンパレータ７の出力に接続される。
【００２４】従って入力端子２が電源に接続されていな
い状態においては、Ｐチャンネル電界効果トランジスタ
１６はＯＦＦ状態であり、出力端子１７から出力端子３
に電流が逆流する事はない。ここで入力端子２が電源に
接続されると、コンパレータ７の出力はＬレベルにな
り、Ｐチャンネル電界効果トランジスタ８と同時にＰチ
ャンネル電界効果トランジスタ１６もＯＮ状態と成る。
他の動作は第１発明の実施例の場合と同様である。
い状態においては、Ｐチャンネル電界効果トランジスタ
１６はＯＦＦ状態であり、出力端子１７から出力端子３
に電流が逆流する事はない。ここで入力端子２が電源に
接続されると、コンパレータ７の出力はＬレベルにな
り、Ｐチャンネル電界効果トランジスタ８と同時にＰチ
ャンネル電界効果トランジスタ１６もＯＮ状態と成る。
他の動作は第１発明の実施例の場合と同様である。
【００２５】
【発明の効果】以上のようにこの発明の第１発明に係る
電源回路は、電源の立ち上り時においてまず電流駆動能
力の小さな第２のトランジスタを介して電源を供給し、
出力端子の電圧が所定値になった後電流駆動能力の大き
な第１のトランジスタを介して電圧を供給する。従って
出力端子に接続されたメモリＩＣなどに供給される電源
を所定の限定された速度で立ち上げる事ができ、メモリ
ＩＣの誤動作を防止し、記憶されたデータの変化を防止
する事ができる。
電源回路は、電源の立ち上り時においてまず電流駆動能
力の小さな第２のトランジスタを介して電源を供給し、
出力端子の電圧が所定値になった後電流駆動能力の大き
な第１のトランジスタを介して電圧を供給する。従って
出力端子に接続されたメモリＩＣなどに供給される電源
を所定の限定された速度で立ち上げる事ができ、メモリ
ＩＣの誤動作を防止し、記憶されたデータの変化を防止
する事ができる。
【００２６】また第２発明に係る電源回路は、電源の立
ち上り時においてまず所定の限定された立ち上り速度を
有する積分回路手段を介して電源を供給し、出力端子の
電圧が所定値になった後トランジスタを介して電圧を供
給する。従って出力端子に接続されたメモリＩＣなどに
供給される電源を所定の限定された速度で立ち上げる事
ができ、メモリＩＣの誤動作を防止し、記憶されたデー
タの変化を防止する事ができる。
ち上り時においてまず所定の限定された立ち上り速度を
有する積分回路手段を介して電源を供給し、出力端子の
電圧が所定値になった後トランジスタを介して電圧を供
給する。従って出力端子に接続されたメモリＩＣなどに
供給される電源を所定の限定された速度で立ち上げる事
ができ、メモリＩＣの誤動作を防止し、記憶されたデー
タの変化を防止する事ができる。
【００２７】第３発明に係る電源回路においては第１発
明と同様の構成に追加して、更に第３のトランジスタを
第１、だい２のトランジスタと直列に接続し、出力端子
から入力端子への電流の逆流を防止している。従って第
３発明に係る電源回路は第１発明と同様の効果に加え、
特に次のような効果がある。出力端子に接続されたメモ
リＩＣにバックアップ用の電源が接続されている場合、
このバックアップ電源から入力端子への電流の逆流を防
止する事ができ、メモリＩＣに記憶されたデータを確実
に保持する事ができる効果がある。
明と同様の構成に追加して、更に第３のトランジスタを
第１、だい２のトランジスタと直列に接続し、出力端子
から入力端子への電流の逆流を防止している。従って第
３発明に係る電源回路は第１発明と同様の効果に加え、
特に次のような効果がある。出力端子に接続されたメモ
リＩＣにバックアップ用の電源が接続されている場合、
このバックアップ電源から入力端子への電流の逆流を防
止する事ができ、メモリＩＣに記憶されたデータを確実
に保持する事ができる効果がある。
【図１】第１発明の第１実施例に係る電源回路を示す回
路図である。
路図である。
【図２】第１発明の第２実施例に係る電源回路を示す回
路図である。
路図である。
【図３】第１発明の第３実施例に係る電源回路を示す回
路図である。
路図である。
【図４】第２発明の実施例に係る電源回路を示す回路図
である。
である。
【図５】第３発明に係る電源回路の一部を構成する回路
を示す。
を示す。
【図６】従来の電源回路の回路図である。
１ Ｐチャンネル電界効果トランジスタ（第１のトラン
ジスタ） ２ 入力端子 ３ 出力端子 ６ 接地端子 ７ コンパレータ ８ Ｐチャンネル電界効果トランジスタ（第２のトラン
ジスタ） ９ コンパレータ １２ アナログスイッチ １３ アナログスイッチ １５ コンデンサ １６ Ｐチャンネル電界効果トランジスタ（第３のトラ
ンジスタ） １７ 外部出力端子 １８ ゲート信号入力端子 ２０ アナログスイッチ
ジスタ） ２ 入力端子 ３ 出力端子 ６ 接地端子 ７ コンパレータ ８ Ｐチャンネル電界効果トランジスタ（第２のトラン
ジスタ） ９ コンパレータ １２ アナログスイッチ １３ アナログスイッチ １５ コンデンサ １６ Ｐチャンネル電界効果トランジスタ（第３のトラ
ンジスタ） １７ 外部出力端子 １８ ゲート信号入力端子 ２０ アナログスイッチ
Claims (3)
- 【請求項１】 入力端子に印加された電圧を出力端子に
供給する電源回路において、 前記入力端子と出力端子の間に接続された第１のトラン
ジスタと、 前記入力端子と出力端子の間に接続された前記第１のト
ランジスタと並列に接続された第２のトランジスタであ
って前記第１のトランジスタよりも小さな電流駆動能力
を有する第２のトランジスタと、 前記入力端子に印加された電圧を検知し、検知電圧が第
１の所定値を超えた場合に前記第２のトランジスタをＯ
Ｎ状態にする第１の制御手段と、 前記出力端子の電圧を検知し、検知電圧が第２の所定値
を超えた場合に前記第１のトランジスタをＯＮ状態にす
る第２の制御手段と、 を備え、前記出力端子の電圧の立ち上り速度を限定する
事を特徴とする電源回路。 - 【請求項２】 入力端子に印加された電圧を出力端子に
供給する電源回路において、 前記入力端子と出力端子の間に接続されたトランジスタ
と、 前記入力端子と出力端子の間に接続された積分回路手段
であって、前記入力端子に印加された電圧を所定の限定
された立ち上り速度で出力端子に供給する積分回路手段
と、 前記出力端子の電圧を検知し、検知電圧が所定値を超え
た場合に前記トランジスタをＯＮ状態にする制御手段
と、 を備え、前記出力端子の電圧の立ち上り速度を限定する
事を特徴とする電源回路。 - 【請求項３】 入力端子に印加された電圧を出力端子に
供給する電源回路において、 前記入力端子と出力端子の間に接続された第１のトラン
ジスタと、 前記入力端子と出力端子の間に接続された前記第１のト
ランジスタと並列に接続された第２のトランジスタであ
って前記第１のトランジスタよりも小さな電流駆動能力
を有する第２のトランジスタと、 前記第１、第２のトランジスタと直列に接続された第３
のトランジスタであって、ＯＦＦ状態において前記出力
端子から入力端子への電流を防止するトランジスタと、 前記入力端子に印加された電圧を検知し、検知電圧が第
１の所定値を超えた場合に前記第２および第３のトラン
ジスタをＯＮ状態にする第１の制御手段と、 前記出力端子の電圧を検知し、検知電圧が第２の所定値
を超えた場合に前記第１のトランジスタをＯＮ状態にす
る第２の制御手段と、 を備え、前記出力端子の電圧の立ち上り速度を限定し、
かつ前記出力端子から入力端子への電流の逆流を防止す
る事を特徴とする電源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003236A JPH06208423A (ja) | 1993-01-12 | 1993-01-12 | 電源回路 |
| US08/179,713 US5475332A (en) | 1993-01-12 | 1994-01-11 | Power source circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003236A JPH06208423A (ja) | 1993-01-12 | 1993-01-12 | 電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208423A true JPH06208423A (ja) | 1994-07-26 |
Family
ID=11551824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5003236A Pending JPH06208423A (ja) | 1993-01-12 | 1993-01-12 | 電源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5475332A (ja) |
| JP (1) | JPH06208423A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09140126A (ja) * | 1995-05-30 | 1997-05-27 | Linear Technol Corp | 適応スイッチ回路、適応出力回路、制御回路およびスイッチング電圧レギュレータを動作させる方法 |
| GB2301720B (en) * | 1995-06-01 | 2000-05-24 | Motorola Inc | A MOS switching circuit |
| US5844440A (en) * | 1996-12-20 | 1998-12-01 | Ericsson, Inc. | Circuit for inrush and current limiting |
| US5952870A (en) * | 1997-12-29 | 1999-09-14 | Motorola, Inc. | Circuit with hysteresis and method using same |
| US6208194B1 (en) * | 1998-12-31 | 2001-03-27 | Honeywell International Inc. | Synchronous rectifier MOFSET with controlled channel voltage drop |
| JP4308985B2 (ja) * | 1999-08-12 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6268759B1 (en) * | 1999-11-23 | 2001-07-31 | Texas Instruments Incorporated | Low-power 5-volt input/output tolerant circuit with power-down control for a low voltage CMOS crossbar switch |
| DE10334334B3 (de) * | 2003-07-28 | 2004-10-14 | Texas Instruments Deutschland Gmbh | CMOS-Analogschalter |
| US7271626B1 (en) | 2004-10-27 | 2007-09-18 | National Semiconductor Corporation | Suppression of parasitic ringing at the output of a switched capacitor DC/DC converter |
| US8385498B2 (en) * | 2006-05-31 | 2013-02-26 | Kenet, Inc. | Boosted charge transfer circuit |
| US7782117B2 (en) * | 2008-12-18 | 2010-08-24 | Fairchild Semiconductor Corporation | Constant switch Vgs circuit for minimizing rflatness and improving audio performance |
| JP5431992B2 (ja) * | 2010-02-09 | 2014-03-05 | セイコーインスツル株式会社 | トランスミッションゲート及び半導体装置 |
| CN102736655B (zh) * | 2011-04-07 | 2014-04-30 | 鸿富锦精密工业（深圳）有限公司 | 线性稳压电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3720848A (en) * | 1971-07-01 | 1973-03-13 | Motorola Inc | Solid-state relay |
| US3723763A (en) * | 1971-08-02 | 1973-03-27 | Bell Telephone Labor Inc | Quasi-rms measurement circuit utilizing field effect transistor as a switch |
| NL188612C (nl) * | 1977-09-24 | 1992-08-03 | Clarion Co Ltd | Poortketen. |
| US5010261A (en) * | 1989-12-08 | 1991-04-23 | General Electric Company | Lossless gate driver circuit for a high frequency converter |
| US5111084A (en) * | 1990-05-31 | 1992-05-05 | Westinghouse Electric Corp. | Low loss drain pulser circuit for solid state microwave power amplifiers |
| US5111064A (en) * | 1990-09-05 | 1992-05-05 | Vlsi Technology, Inc. | Slow ramp high drive output pad |
-
1993
- 1993-01-12 JP JP5003236A patent/JPH06208423A/ja active Pending
-
1994
- 1994-01-11 US US08/179,713 patent/US5475332A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5475332A (en) | 1995-12-12 |
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