JPS63184074A - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JPS63184074A JPS63184074A JP1650687A JP1650687A JPS63184074A JP S63184074 A JPS63184074 A JP S63184074A JP 1650687 A JP1650687 A JP 1650687A JP 1650687 A JP1650687 A JP 1650687A JP S63184074 A JPS63184074 A JP S63184074A
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- 238000001514 detection method Methods 0.000 claims abstract description 63
- 230000003068 static effect Effects 0.000 abstract description 8
- 230000004913 activation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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-
- G—PHYSICS
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- Power Engineering (AREA)
- Measurement Of Current Or Voltage (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電圧検出回路に関する。
従来の電圧検出回路は、第６図に示されるようなカレン
トミラー効果を利用した差動型コンバーレータで構成さ
れていた。ＭＯＳトランジスタＱ２．Ｑ４はカレントミ
ラー回路を構成しており、ＭＯＳトランジスタＱ３．Ｑ
５は差動増幅器を構成しており、ＭＯＳトランジスタＱ
６はＭＯＳトランジスタＱ１．Ｑａとともに抵抗Ｒ１を
介して電源端子５３より電源電圧Ｖｏでバイアスされて
おり常時オンとなっている。ＭＯＳトランジスタＱ５の
ゲートが接続されている点Ａは抵抗Ｒ４゜Ｒ５により固
定バイアスを印加されている。ＭＯＳトランジスタＱ３
のゲートの接続されている点Ｂは抵抗Ｒ２により入力端
子５１に、抵抗Ｒ３によりアースに接続されている。Ｍ
ＯＳトランジスタＱ５のドレインはＭＯＳトランジスタ
Ｑ７のゲートに接続され、ＭＯＳ トランジスタＱｙ、
Ｑａのトレインはインバータを構成しているＭＯＳトラ
ンジスタＱ９．ＱＩＯのゲートに接続されている。
トミラー効果を利用した差動型コンバーレータで構成さ
れていた。ＭＯＳトランジスタＱ２．Ｑ４はカレントミ
ラー回路を構成しており、ＭＯＳトランジスタＱ３．Ｑ
５は差動増幅器を構成しており、ＭＯＳトランジスタＱ
６はＭＯＳトランジスタＱ１．Ｑａとともに抵抗Ｒ１を
介して電源端子５３より電源電圧Ｖｏでバイアスされて
おり常時オンとなっている。ＭＯＳトランジスタＱ５の
ゲートが接続されている点Ａは抵抗Ｒ４゜Ｒ５により固
定バイアスを印加されている。ＭＯＳトランジスタＱ３
のゲートの接続されている点Ｂは抵抗Ｒ２により入力端
子５１に、抵抗Ｒ３によりアースに接続されている。Ｍ
ＯＳトランジスタＱ５のドレインはＭＯＳトランジスタ
Ｑ７のゲートに接続され、ＭＯＳ トランジスタＱｙ、
Ｑａのトレインはインバータを構成しているＭＯＳトラ
ンジスタＱ９．ＱＩＯのゲートに接続されている。
ＭＯＳトランジスタＱｓ、Ｑｌｏで構成されたインバー
タの出力端は出力端子５２に接続されている。
タの出力端は出力端子５２に接続されている。
したがって、入力端子５１よりの入力信号ｖ１により十
分低いときはＭｏＳトランジスタＱ３はオフ、高いとき
はオンとなる。ＭＯＳトランジスタＱ３がオフのときは
、Ｍｏ３ トランジスタＱａ。
分低いときはＭｏＳトランジスタＱ３はオフ、高いとき
はオンとなる。ＭＯＳトランジスタＱ３がオフのときは
、Ｍｏ３ トランジスタＱａ。
Ｑ７．Ｑ１０はオンとなり、出力端子５２は、ＭＯＳト
ランジスタＱ＋ｏを介してアース端子５４に接続され、
出力はロウとなる。一方ＭＯ８ｔ−ランジスタＱ３がオ
ンのときは、出力端子５２の出力はハイレベルとなる。
ランジスタＱ＋ｏを介してアース端子５４に接続され、
出力はロウとなる。一方ＭＯ８ｔ−ランジスタＱ３がオ
ンのときは、出力端子５２の出力はハイレベルとなる。
上述した従来の電圧検出回路は、電圧検出に関する特性
は優れているが、その構成上電圧比較を行なうためのト
ランジスタを通して常時電源からグランドに向かって電
流が流れており、その電流は比較的多く、システム全体
の消費電流を少なくする必要がある回路の中で使用する
場合、電圧検出回路で消費する電流の割合が多くなって
しまう欠点があり、特に、電圧検出回路が、ある特定の
電圧を検出した状態でシステム全体の動作が開始する構
成である場合、システム全体が非動作状態である時にも
電圧検出回路は電流を消費しており、電源を電池として
いる場合には、電池の寿命が短くなるという欠点がある
。
は優れているが、その構成上電圧比較を行なうためのト
ランジスタを通して常時電源からグランドに向かって電
流が流れており、その電流は比較的多く、システム全体
の消費電流を少なくする必要がある回路の中で使用する
場合、電圧検出回路で消費する電流の割合が多くなって
しまう欠点があり、特に、電圧検出回路が、ある特定の
電圧を検出した状態でシステム全体の動作が開始する構
成である場合、システム全体が非動作状態である時にも
電圧検出回路は電流を消費しており、電源を電池として
いる場合には、電池の寿命が短くなるという欠点がある
。
（問題点を解決するための手段）
本発明の電圧検出回路は、入力信号の電圧が供給電源電
圧を、供給電源の電圧極性と同一方向に、第１の所定値
分越えたとき第１の検出信号を出力し、入力信号の非検
出状態では電流消費を要しない第１の電圧検出回路と、
前記入力信号を入力し、第１の検出信号を入力すると動
作状態になり、前記入力信号の電圧が供給電源電圧を、
供給電源の電圧極性と同一方向に、第１の所定値分以上
の第２の所定値分越えたとぎ、第２の検出信号を出力し
、第１の検出信号を入力しないときは電流消費を要しな
い非動作状態になる第２の電圧検出回路とを有する。
圧を、供給電源の電圧極性と同一方向に、第１の所定値
分越えたとき第１の検出信号を出力し、入力信号の非検
出状態では電流消費を要しない第１の電圧検出回路と、
前記入力信号を入力し、第１の検出信号を入力すると動
作状態になり、前記入力信号の電圧が供給電源電圧を、
供給電源の電圧極性と同一方向に、第１の所定値分以上
の第２の所定値分越えたとぎ、第２の検出信号を出力し
、第１の検出信号を入力しないときは電流消費を要しな
い非動作状態になる第２の電圧検出回路とを有する。
精度がある程麿低いが入力電圧が所定値を越えないと電
流消費を伴なわない第１の電圧検出回路で入力電圧が電
源電圧を第１の所定値分越えたことを検出し、この検出
信号により、精度が高いが動作中のみ電流消費を伴う、
第２の電圧検出回路を動作状態にさせることにより効率
のよい最小限の電流消費で精度のよい電圧検出回路を実
現できる。
流消費を伴なわない第１の電圧検出回路で入力電圧が電
源電圧を第１の所定値分越えたことを検出し、この検出
信号により、精度が高いが動作中のみ電流消費を伴う、
第２の電圧検出回路を動作状態にさせることにより効率
のよい最小限の電流消費で精度のよい電圧検出回路を実
現できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の電圧検出回路の一実施例を示すブロッ
ク図である。
ク図である。
第１の電圧検出回路５は電源端子３より電源電圧Ｖｏが
電源端１３に供給され、入力端子１に入力された入力信
号を入力端１１より入力し、この入力信号が設定電圧Ｖ
＋ （Ｖ＋ ＞Ｖｏ ）を越えたとき第１の検出信号
７を出力端１２より出力する。
電源端１３に供給され、入力端子１に入力された入力信
号を入力端１１より入力し、この入力信号が設定電圧Ｖ
＋ （Ｖ＋ ＞Ｖｏ ）を越えたとき第１の検出信号
７を出力端１２より出力する。
第２の電圧検出回路６は、電源端子３より電源電圧Ｖｏ
が電源端２３に供給され、入力端子１に入力された入力
信号を入力端２１より入力し、第１の検出信号７を入力
端２５より入力したときは動作状態となり、入力端２１
の入力電圧が設定電圧Ｖ２ （Ｖ２ ＞Ｖ＋ ）を越
えると第２の検出信号８を出力端２２から出力端子２に
出力する。
が電源端２３に供給され、入力端子１に入力された入力
信号を入力端２１より入力し、第１の検出信号７を入力
端２５より入力したときは動作状態となり、入力端２１
の入力電圧が設定電圧Ｖ２ （Ｖ２ ＞Ｖ＋ ）を越
えると第２の検出信号８を出力端２２から出力端子２に
出力する。
本実施例の第１．第２の電圧検出回路１，２は電界効果
トランジスタ（以後ＦＥＴという）で構成されており、
第１の電圧検出回路５は精度はあまりよくないが、電流
を消費しないもの、第２の電圧検出回路は電流は消費す
るが精度のよいものである。したがって、入力電圧が設
定電圧ｖ１を越えたときのみ電流を消費する省電力型と
なっている。
トランジスタ（以後ＦＥＴという）で構成されており、
第１の電圧検出回路５は精度はあまりよくないが、電流
を消費しないもの、第２の電圧検出回路は電流は消費す
るが精度のよいものである。したがって、入力電圧が設
定電圧ｖ１を越えたときのみ電流を消費する省電力型と
なっている。
第２．第３図はそれぞれ第１図の第１．第２の電圧検出
回路５．６をＭＯＳトランジスタで実現した第１の具体
例を示す回路図である。
回路５．６をＭＯＳトランジスタで実現した第１の具体
例を示す回路図である。
まず、第１の電圧検出回路５について説明する。
Ｐ型ＭＯ８ｔ−ランジスタＱ２１のゲートは電源端１３
より正極性の電源電圧ＶＤを供給され、ソースとバック
ゲートは抵抗Ｒ１ｏを介して入力端１１に接続されてい
る。Ｎ型ＭＯＳトランジスタＱ２２は、ゲートがＰ型Ｍ
ＯＳトランジスタＱ２＋のグートに、ソースがアース端
１４に、ドレインがＰ型ＭＯＳトランジスタＱ２＋のド
レインにそれぞれ接続されている。Ｐ型、Ｎ型ＭＯＳト
ランジスタＱ２３．Ｑ２．！はＣＭＯ８ｔ−ランジスタ
を形成し、ゲートがＰ型ＭＯＳトランジスタＱ２１のド
レインに、Ｐ型ＭＯＳトランジスタＱ２３のソースが電
源端１３に、Ｎ型ＭＯＳトランジスタＱ２４のソースが
アース端１４に、ドレインが出力端１２にそれぞれ接続
されている。
より正極性の電源電圧ＶＤを供給され、ソースとバック
ゲートは抵抗Ｒ１ｏを介して入力端１１に接続されてい
る。Ｎ型ＭＯＳトランジスタＱ２２は、ゲートがＰ型Ｍ
ＯＳトランジスタＱ２＋のグートに、ソースがアース端
１４に、ドレインがＰ型ＭＯＳトランジスタＱ２＋のド
レインにそれぞれ接続されている。Ｐ型、Ｎ型ＭＯＳト
ランジスタＱ２３．Ｑ２．！はＣＭＯ８ｔ−ランジスタ
を形成し、ゲートがＰ型ＭＯＳトランジスタＱ２１のド
レインに、Ｐ型ＭＯＳトランジスタＱ２３のソースが電
源端１３に、Ｎ型ＭＯＳトランジスタＱ２４のソースが
アース端１４に、ドレインが出力端１２にそれぞれ接続
されている。
次に、第２の電圧検出回路について説明する。
ＭＯＳトランジスタＱ１＋、Ｑ１２．〜．Ｑ１７を除い
た部分は従来例と同じなので説明を省略し、点線内を主
に説明する。Ｐ型ＭＯＳトランジスタＱ１１とＮ型ＭＯ
ＳトランジスタＱ１２とはＣＭＯＳトランジスタを形成
し、ゲートが入力端２５に、Ｐ型ＭｏＳトランジスタＱ
ｎのソースは電源Ｉｊ８２３に、Ｎ型ＭＯＳトランジス
タ１２のソースはアース端２４に接続されている。Ｎ！
ＷＭＯＳトランジスタＱ１３は、ドレインがＮ型ＭＯＳ
トランジスタＱ１のトレインに、ゲートが入力端２５に
、ソースがＮ型ＭＯＳトランジスタＱ１のゲートにそれ
ぞれ接続されている。Ｎ型ＭＯ８ｌ−ランジスタＱ＋ａ
は、ゲートがＰ型ＭＯＳトランジスタＱｎのドレインに
、ソースがアース端２４に、トレインがＮ型ＭＯＳトラ
ンジスタＱ１３のソースにそれぞれ接続されている。Ｎ
型ＭＯＳトランジスタＱ１５は、ゲートが入力端２５に
、ドレインが抵抗Ｒ３を介して点Ｂに、ソースがアース
端２４にそれぞれ接続されている。Ｎ型ＭＯＳトランジ
スタ０１６は、ゲートが入力端２５に、トレインが抵抗
Ｒ５を介して点Ａに、ソースがアース端２４にそれぞれ
接続されている。Ｐ型ＭＯＳトランジスタＱ１７は、ゲ
ートがＮ型ＭＯＳトランジスタＱ１４のドレインに、ソ
ースが電源端２３に、ドレインがＰ型ＭＯＳトランジス
タＱ７のドレインに接続されている。
た部分は従来例と同じなので説明を省略し、点線内を主
に説明する。Ｐ型ＭＯＳトランジスタＱ１１とＮ型ＭＯ
ＳトランジスタＱ１２とはＣＭＯＳトランジスタを形成
し、ゲートが入力端２５に、Ｐ型ＭｏＳトランジスタＱ
ｎのソースは電源Ｉｊ８２３に、Ｎ型ＭＯＳトランジス
タ１２のソースはアース端２４に接続されている。Ｎ！
ＷＭＯＳトランジスタＱ１３は、ドレインがＮ型ＭＯＳ
トランジスタＱ１のトレインに、ゲートが入力端２５に
、ソースがＮ型ＭＯＳトランジスタＱ１のゲートにそれ
ぞれ接続されている。Ｎ型ＭＯ８ｌ−ランジスタＱ＋ａ
は、ゲートがＰ型ＭＯＳトランジスタＱｎのドレインに
、ソースがアース端２４に、トレインがＮ型ＭＯＳトラ
ンジスタＱ１３のソースにそれぞれ接続されている。Ｎ
型ＭＯＳトランジスタＱ１５は、ゲートが入力端２５に
、ドレインが抵抗Ｒ３を介して点Ｂに、ソースがアース
端２４にそれぞれ接続されている。Ｎ型ＭＯＳトランジ
スタ０１６は、ゲートが入力端２５に、トレインが抵抗
Ｒ５を介して点Ａに、ソースがアース端２４にそれぞれ
接続されている。Ｐ型ＭＯＳトランジスタＱ１７は、ゲ
ートがＮ型ＭＯＳトランジスタＱ１４のドレインに、ソ
ースが電源端２３に、ドレインがＰ型ＭＯＳトランジス
タＱ７のドレインに接続されている。
次に、本具体例の動作について説明する。
まず、第１の電圧検出回路５について説明する。
入力端１１の入力電圧が低いときは、Ｐ型ＭＯＳトラン
ジスタＱ２１はオフ、Ｎ型ＭＯ８ｔ−ランジス □
りＱａ２はオンであり、ＭＯＳトランジスタＱ２３゜Ｑ
２１１のゲートはロウレベルになるので、Ｐ型ＭＯＳト
ランジスタＱ２３はオン、Ｎ型ＭＯＳトランジスタＱ２
４はオフとなり、出力端１２はハイレベルの電源電圧Ｖ
Ｄとなる。出力端１２に接続されているのは入力端２５
を介してＭＯＳトランジスタのゲートなので静消費電流
は発生しない。入力電圧が徐々に上昇しＰ型ＭＯＳトラ
ンジスタＱ２１のゲート・ソース間電圧がＰ型ＭｏＳト
ランジスタＱ２１がオンするスレッシュホールド電圧Ｖ
Ｇｓ１を越えると、Ｐ型ＭＯＳトランジスタＱ２１もオ
ン状態になりはじめるので、静消費電流が流れ始める。
ジスタＱ２１はオフ、Ｎ型ＭＯ８ｔ−ランジス □
りＱａ２はオンであり、ＭＯＳトランジスタＱ２３゜Ｑ
２１１のゲートはロウレベルになるので、Ｐ型ＭＯＳト
ランジスタＱ２３はオン、Ｎ型ＭＯＳトランジスタＱ２
４はオフとなり、出力端１２はハイレベルの電源電圧Ｖ
Ｄとなる。出力端１２に接続されているのは入力端２５
を介してＭＯＳトランジスタのゲートなので静消費電流
は発生しない。入力電圧が徐々に上昇しＰ型ＭＯＳトラ
ンジスタＱ２１のゲート・ソース間電圧がＰ型ＭｏＳト
ランジスタＱ２１がオンするスレッシュホールド電圧Ｖ
Ｇｓ１を越えると、Ｐ型ＭＯＳトランジスタＱ２１もオ
ン状態になりはじめるので、静消費電流が流れ始める。
この状態ではＮ型ＭＯＳトランジスタＱ２２とＰ型ＭＯ
ＳトランジスタＱ２１はレシオ回路を構成し、ＭＯＳト
ランジスタＱ２１．Ｑａ２のドレイン電圧は入力電圧■
１Ｎの上昇とともに上昇し、Ｎ型ＭＯＳトランジスタＱ
２４とＰ型ＭｏＳトランジスタＱ２３で構成されるＣＭ
ＯＳインバータのハイレベルスレッショルド電圧に達す
ると、出力端１２の電圧が電圧Ｖｏからゼロ電位へと変
化する。このゼロ電位が第１の検出信号７である。
ＳトランジスタＱ２１はレシオ回路を構成し、ＭＯＳト
ランジスタＱ２１．Ｑａ２のドレイン電圧は入力電圧■
１Ｎの上昇とともに上昇し、Ｎ型ＭＯＳトランジスタＱ
２４とＰ型ＭｏＳトランジスタＱ２３で構成されるＣＭ
ＯＳインバータのハイレベルスレッショルド電圧に達す
ると、出力端１２の電圧が電圧Ｖｏからゼロ電位へと変
化する。このゼロ電位が第１の検出信号７である。
次に、第２の電圧検出回路６について説明する。
第２の電圧検出回路６は入力端２５に第１の電圧検出回
路５より第１の検出信号７を入力すると、ＭＯＳトラン
ジスタ（ｈｌ、Ｑ１０より成るＣＭＯＳインバータの出
力端はハイレベルとなり、このハイレベルの出力をゲー
トに入力するＮ型ＭＯＳトランジスタＱ １３ 、０１
５ 、 Ｑ １６はオンとなり、Ｐ型ＭＯＳトランジス
タＱ＋ｙはオフとなる。グー１〜が入力端２５に接続さ
れたＮ型ＭＯＳトランジスタＱ１４は入力検出信号によ
りオフとなるので、トレインは、Ｎ型ＭＯＳトランジス
タＱ１３を介して、ハイレベルとなる。このハイレベル
になったＮ型ＭＯＳトランジスタＱ１３のドレインにゲ
ートが接続されたＮ型ＭｏＳトランジスタＱ１．Ｑａ
。
路５より第１の検出信号７を入力すると、ＭＯＳトラン
ジスタ（ｈｌ、Ｑ１０より成るＣＭＯＳインバータの出
力端はハイレベルとなり、このハイレベルの出力をゲー
トに入力するＮ型ＭＯＳトランジスタＱ １３ 、０１
５ 、 Ｑ １６はオンとなり、Ｐ型ＭＯＳトランジス
タＱ＋ｙはオフとなる。グー１〜が入力端２５に接続さ
れたＮ型ＭＯＳトランジスタＱ１４は入力検出信号によ
りオフとなるので、トレインは、Ｎ型ＭＯＳトランジス
タＱ１３を介して、ハイレベルとなる。このハイレベル
になったＮ型ＭＯＳトランジスタＱ１３のドレインにゲ
ートが接続されたＮ型ＭｏＳトランジスタＱ１．Ｑａ
。
Ｑａはオンとなる。したがって、第２の電圧検出回路６
は作動状態となり、入力端２１の入力電圧のレベル検出
が可能となり、はじめて静消費電流が発生する。そして
、入力電圧が、第１の電圧検出回路５が第１の検出信号
７を出力したときより、さらに上昇し点Ｂの電位が、あ
らかじめ設定された点Ａの電位を、Ｎ型ＭＯｓトランジ
スタＱ３がオンするゲート・ソース間のスレッショルド
電圧ｖＧ８２以上に越えると、Ｎ型ＭＯＳトランジスタ
Ｑ３はオン、Ｎ型ＭＯＳトランジスタＱ５はオフとなる
。したがって、Ｐ型ＭｏＳトランジスタＱ７はオフとな
り、ゲートがＮ型ＭｏｓトランジスタＱ８を介してロウ
レベルとなったＭＯＳトランジスタＱ９．Ｑ＋ｏよりな
りＣＭＯＳインバータの出力はハイレベルとなり出力端
２２に第２の検出信号８が出力される。
は作動状態となり、入力端２１の入力電圧のレベル検出
が可能となり、はじめて静消費電流が発生する。そして
、入力電圧が、第１の電圧検出回路５が第１の検出信号
７を出力したときより、さらに上昇し点Ｂの電位が、あ
らかじめ設定された点Ａの電位を、Ｎ型ＭＯｓトランジ
スタＱ３がオンするゲート・ソース間のスレッショルド
電圧ｖＧ８２以上に越えると、Ｎ型ＭＯＳトランジスタ
Ｑ３はオン、Ｎ型ＭＯＳトランジスタＱ５はオフとなる
。したがって、Ｐ型ＭｏＳトランジスタＱ７はオフとな
り、ゲートがＮ型ＭｏｓトランジスタＱ８を介してロウ
レベルとなったＭＯＳトランジスタＱ９．Ｑ＋ｏよりな
りＣＭＯＳインバータの出力はハイレベルとなり出力端
２２に第２の検出信号８が出力される。
第４．第５はそれぞれ第１図の第１．第２の電圧検出回
路５，６をＭＯＳトランジスタで実現した：５２の具体
例を示す回路図である。
路５，６をＭＯＳトランジスタで実現した：５２の具体
例を示す回路図である。
本具体例は、入力端子１の入力信号がピロ電位より低く
なったとき検出するためのものである。
なったとき検出するためのものである。
本具体例は電源端１３．２３を基準としアース端２４を
電源供給端と考えれば、第１の具体例と比較して、ＭＯ
ＳトランジスタのＮ型をＰ型に、Ｐ型をＮ型に変えたも
のであり、論理を逆にすれば容易に理解できるので、構
成および動作の説明は省略する。
電源供給端と考えれば、第１の具体例と比較して、ＭＯ
ＳトランジスタのＮ型をＰ型に、Ｐ型をＮ型に変えたも
のであり、論理を逆にすれば容易に理解できるので、構
成および動作の説明は省略する。
〔発明の効果〕
以上説明したように本発明は、電圧の非検出状態で静消
費電流を要しない第１の電圧検出回路と、その出力によ
り動作／非動作を制御され、非初作状態で静消費電流を
要しない第２の電圧検出回路を結合し、また、第１の電
圧検出回路が、第２の電圧の検出回路より先に検出状態
になるように設定することにより、電圧の非検出時は静
消！！７電流を要せず、検出は精度よく行なう電圧検出
回路を提供できる効果がある。
費電流を要しない第１の電圧検出回路と、その出力によ
り動作／非動作を制御され、非初作状態で静消費電流を
要しない第２の電圧検出回路を結合し、また、第１の電
圧検出回路が、第２の電圧の検出回路より先に検出状態
になるように設定することにより、電圧の非検出時は静
消！！７電流を要せず、検出は精度よく行なう電圧検出
回路を提供できる効果がある。
それぞれ第１図の第１．第２の電圧検出回路の第２の具
体例を示す回路図、第６図は従来例を示す回路図である
。 １・・・入力端子、 ２・・・出力端子、 ３・・・電源端子、 ４・・・アース端子、 ５・・・第１の電圧検出回路、 ６・・・第２の電圧検出回路、 ７・・・第１の検出信号、 ８・・・第２の検出信号、 １１．２１’、２５・・・入力端、 １２．２２・・・出力端、 １３．２３・・・電ａ端、 １４．２４・・・アース端、 Ｑ＋ 、Ｑ２ 、〜． Ｑｌｙ−ＭＯＳ トランジス９
、Ｑ２１．Ｑ２２．〜．Ｑ２ａ−ＭＯ８トランジスタ、
Ｒ＋ 、Ｒ２、〜、Ｒｓ・・・抵抗、 Ｒ＋ｏ・・・抵抗。 特許出願人 日本電気株式会社 第６０
体例を示す回路図、第６図は従来例を示す回路図である
。 １・・・入力端子、 ２・・・出力端子、 ３・・・電源端子、 ４・・・アース端子、 ５・・・第１の電圧検出回路、 ６・・・第２の電圧検出回路、 ７・・・第１の検出信号、 ８・・・第２の検出信号、 １１．２１’、２５・・・入力端、 １２．２２・・・出力端、 １３．２３・・・電ａ端、 １４．２４・・・アース端、 Ｑ＋ 、Ｑ２ 、〜． Ｑｌｙ−ＭＯＳ トランジス９
、Ｑ２１．Ｑ２２．〜．Ｑ２ａ−ＭＯ８トランジスタ、
Ｒ＋ 、Ｒ２、〜、Ｒｓ・・・抵抗、 Ｒ＋ｏ・・・抵抗。 特許出願人 日本電気株式会社 第６０
Claims (1)
- 入力信号の電圧が供給電源電圧を、供給電源の電圧極性
と同一方向に、第１の所定値分越えたとき第１の検出信
号を出力し、入力信号の非検出状態では電流消費を要し
ない第１の電圧検出回路と、前記入力信号を入力し、第
１の検出信号を入力すると動作状態になり、前記入力信
号の電圧が供給電源電圧を、供給電源の電圧極性と同一
方向に、第１の所定値分以上の第２の所定値分越えたと
き、第２の検出信号を出力し、第１の検出信号を入力し
ないときは電流消費を要しない非動作状態になる第２の
電圧検出回路とを有する電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016506A JP2842588B2 (ja) | 1987-01-26 | 1987-01-26 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016506A JP2842588B2 (ja) | 1987-01-26 | 1987-01-26 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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-
1987
- 1987-01-26 JP JP62016506A patent/JP2842588B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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