JPS6387014A - ラツチドコンパレ−タ - Google Patents
ラツチドコンパレ−タInfo
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- JPS6387014A JPS6387014A JP23238686A JP23238686A JPS6387014A JP S6387014 A JPS6387014 A JP S6387014A JP 23238686 A JP23238686 A JP 23238686A JP 23238686 A JP23238686 A JP 23238686A JP S6387014 A JPS6387014 A JP S6387014A
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- 238000010586 diagram Methods 0.000 description 4
- 241000700159 Rattus Species 0.000 description 2
- 208000018583 New-onset refractory status epilepticus Diseases 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- RYMZZMVNJRMUDD-HGQWONQESA-N simvastatin Chemical compound C([C@H]1[C@@H](C)C=CC2=C[C@H](C)C[C@@H]([C@H]12)OC(=O)C(C)(C)CC)C[C@@H]1C[C@@H](O)CC(=O)O1 RYMZZMVNJRMUDD-HGQWONQESA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＡＤ変換回路等に使用されるラッチトコンノ
々レータに関する。
々レータに関する。
本発明ハラッチドコンノぐレータに関シ、コンノぐレー
タを２組の差動回路で構成し、これらの間をカレントミ
ラーで接続することによシ、極めて高速でかつ安定な出
力信号を得られるようにしたものである。
タを２組の差動回路で構成し、これらの間をカレントミ
ラーで接続することによシ、極めて高速でかつ安定な出
力信号を得られるようにしたものである。
いわゆるラツチドコンＩＪＩレータは第３図に示すよう
に構成される。すなわち入力信号電位■Ｓの供給される
信号電位端子６υがＭＯＳ）ランジスタＣ３３のゲート
に接続され、参照電位ＶＲの供給される参照電位端子田
がＭＯＳ）ランジスタ（２）のｙ−トに接続され、これ
らのトランジスタＣ３１！ｌのソースが互いに接続され
てこの接続中点がＭＯＳ）ランノスタ田のドレインソー
スを通じて定電流源■に接続される。またトランジスタ
ｃ３ｚ（至）のドレインがそれぞれ抵抗器（３７）（至
）を通じて電源端子０９に接続される。さらにトランジ
スタＣ３２（ロ）のドレインがそれぞれＭＯＳ）ランジ
スタ曲ＱＢのゲートに接続され、このトランジスタ１４
０ （４υのドレインが互いに逆側のトランジスタｆ４
１）（４０のｒ−トに接続されると共に、このトランジ
スタ（４（Ｈ４υのソースが互いに接続されてこの接続
中点がＭＯＳトランジスタＧ４２のドレインソースを通
じて定電流源（至）に接続される。さらにトランジスタ
■Ｑ２のｒ−ト間にノルス信号源ｆ４３が接続される。
に構成される。すなわち入力信号電位■Ｓの供給される
信号電位端子６υがＭＯＳ）ランジスタＣ３３のゲート
に接続され、参照電位ＶＲの供給される参照電位端子田
がＭＯＳ）ランジスタ（２）のｙ−トに接続され、これ
らのトランジスタＣ３１！ｌのソースが互いに接続され
てこの接続中点がＭＯＳ）ランノスタ田のドレインソー
スを通じて定電流源■に接続される。またトランジスタ
ｃ３ｚ（至）のドレインがそれぞれ抵抗器（３７）（至
）を通じて電源端子０９に接続される。さらにトランジ
スタＣ３２（ロ）のドレインがそれぞれＭＯＳ）ランジ
スタ曲ＱＢのゲートに接続され、このトランジスタ１４
０ （４υのドレインが互いに逆側のトランジスタｆ４
１）（４０のｒ−トに接続されると共に、このトランジ
スタ（４（Ｈ４υのソースが互いに接続されてこの接続
中点がＭＯＳトランジスタＧ４２のドレインソースを通
じて定電流源（至）に接続される。さらにトランジスタ
■Ｑ２のｒ−ト間にノルス信号源ｆ４３が接続される。
そしてトランジスタ（４０１４υのドレインから出力端
子■Ｏ９が導出される。
子■Ｏ９が導出される。
従ってこの回路において、）臂ルス信号源卿から第４図
の波形図Ａに示すようなノ臂ルス信号φが発生され、こ
の信号と反転信号とがトランジスタ（至）にのｆ−）に
供給されることによシ、・々ルス信号φの高電位期間に
トランジスタ（ハ）（ロ）がオンされて信号電位ＶＳと
参照電位ＶＲのコン・々レートが行われると共に、ノ々
ルス信号φの低電位の期間にトランジスタ（４（Ｈ４１
）がオンされてコンパレート出力のラッチが行われる。
の波形図Ａに示すようなノ臂ルス信号φが発生され、こ
の信号と反転信号とがトランジスタ（至）にのｆ−）に
供給されることによシ、・々ルス信号φの高電位期間に
トランジスタ（ハ）（ロ）がオンされて信号電位ＶＳと
参照電位ＶＲのコン・々レートが行われると共に、ノ々
ルス信号φの低電位の期間にトランジスタ（４（Ｈ４１
）がオンされてコンパレート出力のラッチが行われる。
ところがこの回路において、トランジスタＣ３２（至）
の相互コンダクタンスをね、抵抗器６η（至）の抵抗値
をＲとすると、トランジスタ６つ（ロ）の回路の利得は
、 ？ｍ／２ となシ、上述のコンル−ト期間の出力信号電位は波形図
Ｂに示すように、中心電位の Ｖｄｄ−ＩｏＲ 但しＶｄｄは電源端子（至）の電位 ＩＯは定電流源（至）の電流値 から、 Ｐｍ ＲＡＭ 但しΔＶはＶ３と■Ｒの差 の変化しか得られず、このためΔＶの値が小さい（２Ｖ
入力８ピツトのＡＤ変換回路では約４ｍＶ）ときは、ラ
ッチ期間にこの値からＶａｄ （１）またはｖａｄ−Ｉ
ｏＲ（０）の論理レベルの出力を得るまでに多くの時間
が必要となる。従って安定な論理レベルの出力信号の得
られる期間（Ａ）が極めて短くなシ、良好な出力信号を
得ることができなかった。
の相互コンダクタンスをね、抵抗器６η（至）の抵抗値
をＲとすると、トランジスタ６つ（ロ）の回路の利得は
、 ？ｍ／２ となシ、上述のコンル−ト期間の出力信号電位は波形図
Ｂに示すように、中心電位の Ｖｄｄ−ＩｏＲ 但しＶｄｄは電源端子（至）の電位 ＩＯは定電流源（至）の電流値 から、 Ｐｍ ＲＡＭ 但しΔＶはＶ３と■Ｒの差 の変化しか得られず、このためΔＶの値が小さい（２Ｖ
入力８ピツトのＡＤ変換回路では約４ｍＶ）ときは、ラ
ッチ期間にこの値からＶａｄ （１）またはｖａｄ−Ｉ
ｏＲ（０）の論理レベルの出力を得るまでに多くの時間
が必要となる。従って安定な論理レベルの出力信号の得
られる期間（Ａ）が極めて短くなシ、良好な出力信号を
得ることができなかった。
以上述べたように従来の技術では、論理レベルの出力信
号の得られる期間が短いなどの問題点があった。
号の得られる期間が短いなどの問題点があった。
本発明は、信号電位端子（１）が第１及び第２の能動素
子（２） （３）のｒ−トに接続され、参照電位端子（
４）が第３及び第４の能動素子＋５３ （６）のゲート
に接続され、上記第１及び第４の能動素子のドレイン間
に第１のカレントミラー回路（トランジスタ（力（９）
）が設けられ、上記第２及び第３の能動素子のドレイン
間に第２のカレントミラー回路（トランジスタ（ｌｕｌ
ｌ）が設けられ、上記第２及び第４の能動素子のドレイ
ンが双安定回路（トランジスタα４）（ｌｓ）を介して
出力端子に接続されると共に１上記双安定回路の能動素
子と共通ｅ−）で設げられた第４及び第５の能動素子（
１ｔｕηが上記第１及び第３の能動素子に並列に接続さ
れたことを特徴とするラッチトコンノぐレータで６る。
子（２） （３）のｒ−トに接続され、参照電位端子（
４）が第３及び第４の能動素子＋５３ （６）のゲート
に接続され、上記第１及び第４の能動素子のドレイン間
に第１のカレントミラー回路（トランジスタ（力（９）
）が設けられ、上記第２及び第３の能動素子のドレイン
間に第２のカレントミラー回路（トランジスタ（ｌｕｌ
ｌ）が設けられ、上記第２及び第４の能動素子のドレイ
ンが双安定回路（トランジスタα４）（ｌｓ）を介して
出力端子に接続されると共に１上記双安定回路の能動素
子と共通ｅ−）で設げられた第４及び第５の能動素子（
１ｔｕηが上記第１及び第３の能動素子に並列に接続さ
れたことを特徴とするラッチトコンノぐレータで６る。
これによれば、２組の差動回路の間をカレントミラーで
接続することにより、出力信号の立上りが極めて速くな
ると共にその電位が電源電位となるので、コンパレート
期間及びラッチ期間の略全域にわたって論理レベルの出
力信号を得ることができる。
接続することにより、出力信号の立上りが極めて速くな
ると共にその電位が電源電位となるので、コンパレート
期間及びラッチ期間の略全域にわたって論理レベルの出
力信号を得ることができる。
第１図において、入力信号電位■ｓの供給される信号電
位端子（１）がＮ型ＭＯＳ トランジスタ（２） （３
）のゲートに接続され、参照電位ＶＲの供給される参照
を位４子（４）がＮ１ＭＯ３） ラン、：／ｘｉ５１（
６）のｒ−トに接続される。さらにトランジスタ（２）
のドレインが第１のカレントミラーを構成するダイオー
ド側のＰ型入１０Ｓトランジスタ（力を通じて電源端子
（８）に接続されると共に、このカレントミラーのトラ
ンジスタ側のＰ型ＭＯ８）ランジスタ（９）がトランジ
スタ（５）のドレインと電源端子（８）間に設けられる
。またトランジスタ（６）のドレインが第２のカレント
ミラーを構成するダイオード側のＰ型Ｍ ＯＳトランジ
スタα臼を通じて電源端子（８）に接続されると共に１
このカレントミラーのトランジスタ側のＰ型ＭＯ３）ラ
ンジスタａυがトランジスタ（３）のドレインと電源端
子（８）間に設けられる。さらにトランジスタ（２１（
３） （６） （５）のソースが互いに接続されてこの
接続中点がＮ型ＭＯＳトランジスタ（１ｚのドレインソ
ースを通じて定電流源ｆｉ３）Ｋ接続される。
位端子（１）がＮ型ＭＯＳ トランジスタ（２） （３
）のゲートに接続され、参照電位ＶＲの供給される参照
を位４子（４）がＮ１ＭＯ３） ラン、：／ｘｉ５１（
６）のｒ−トに接続される。さらにトランジスタ（２）
のドレインが第１のカレントミラーを構成するダイオー
ド側のＰ型入１０Ｓトランジスタ（力を通じて電源端子
（８）に接続されると共に、このカレントミラーのトラ
ンジスタ側のＰ型ＭＯ８）ランジスタ（９）がトランジ
スタ（５）のドレインと電源端子（８）間に設けられる
。またトランジスタ（６）のドレインが第２のカレント
ミラーを構成するダイオード側のＰ型Ｍ ＯＳトランジ
スタα臼を通じて電源端子（８）に接続されると共に１
このカレントミラーのトランジスタ側のＰ型ＭＯ３）ラ
ンジスタａυがトランジスタ（３）のドレインと電源端
子（８）間に設けられる。さらにトランジスタ（２１（
３） （６） （５）のソースが互いに接続されてこの
接続中点がＮ型ＭＯＳトランジスタ（１ｚのドレインソ
ースを通じて定電流源ｆｉ３）Ｋ接続される。
またトランジスタ（３） （５）のドレインがそれぞれ
Ｎ型ＭＯ８）ランソスタＣ１４）ａｓのゲートに接続さ
れ、このトランジスタα４）ｆｉ９のドレインが互いに
逆側のトランジスタαりα着のゲートに接続される。さ
らにトランジスタＩ（１９とそれぞれゲートが共通のＮ
型ＭＯ８）ランジスタ（Ｉυαηが設けられ、このトラ
ンジスタ（１１１９σηのドレインがそれぞれトランジ
スタ（６）（２）のドレインに接続される。またトラン
ジスタ（１４Ｊ〜顛のソースが互いに接続されてこの接
続中点がＮ型ＭＯ８）ランジスタ０＆のドレインソース
を通じて定電流源ｆｉ３）に接続される。さらにトラン
ジスタα３（１８のｒ−）間にパルス信号源α９が接続
される。
Ｎ型ＭＯ８）ランソスタＣ１４）ａｓのゲートに接続さ
れ、このトランジスタα４）ｆｉ９のドレインが互いに
逆側のトランジスタαりα着のゲートに接続される。さ
らにトランジスタＩ（１９とそれぞれゲートが共通のＮ
型ＭＯ８）ランジスタ（Ｉυαηが設けられ、このトラ
ンジスタ（１１１９σηのドレインがそれぞれトランジ
スタ（６）（２）のドレインに接続される。またトラン
ジスタ（１４Ｊ〜顛のソースが互いに接続されてこの接
続中点がＮ型ＭＯ８）ランジスタ０＆のドレインソース
を通じて定電流源ｆｉ３）に接続される。さらにトラン
ジスタα３（１８のｒ−）間にパルス信号源α９が接続
される。
そしてトランジスタα滲αりのドレインから出力端子（
至）Ｑυが導出される。
至）Ｑυが導出される。
この回路において、信号源ａ９からのパルス信号φとそ
の反転信号とがそれぞれトランジスタ（１３Ｑ８のゲー
トに供給され、トランジスタ０ｚのオン期間にコンパレ
ートが行われると共に、トランジスタ０秒のオン期間に
ラッテが行われる。
の反転信号とがそれぞれトランジスタ（１３Ｑ８のゲー
トに供給され、トランジスタ０ｚのオン期間にコンパレ
ートが行われると共に、トランジスタ０秒のオン期間に
ラッテが行われる。
そしてこの回路において、コンパレート期間に信号電位
ＶＳが参照電位ＶＲよシ少しでも高いと、トランジスタ
（２１（３）がオンし、トランジスタ（５） （６）が
オフする。これによってトランジスタ（２）を流れる電
流がトランジスタ（力（９）のカレントミラーで折返さ
れ、このときトランジスタ（５）がオフしているのでト
ランジスタ（５）のドレイン電位は急速に上昇して電源
端子（８）の電位Ｖｄｄになる。またトランジスタ（６
）がオフしているのでトランジスタα臼αυのカレント
ミラーには電流が流されず、トランジスタ（３）のドレ
イン電位は略零になっている。
ＶＳが参照電位ＶＲよシ少しでも高いと、トランジスタ
（２１（３）がオンし、トランジスタ（５） （６）が
オフする。これによってトランジスタ（２）を流れる電
流がトランジスタ（力（９）のカレントミラーで折返さ
れ、このときトランジスタ（５）がオフしているのでト
ランジスタ（５）のドレイン電位は急速に上昇して電源
端子（８）の電位Ｖｄｄになる。またトランジスタ（６
）がオフしているのでトランジスタα臼αυのカレント
ミラーには電流が流されず、トランジスタ（３）のドレ
イン電位は略零になっている。
さらにラッテ期間になると、トランジスタ（３） （５
）のドレイン電位が略零及びＶｄｄになっているので、
トランジスタＩがオフ、（１りがオンとなって出力端子
■にＶａｃｉ、Ｃ）１１ｉＣ略零の出力信号が取出され
る。
）のドレイン電位が略零及びＶｄｄになっているので、
トランジスタＩがオフ、（１りがオンとなって出力端子
■にＶａｃｉ、Ｃ）１１ｉＣ略零の出力信号が取出され
る。
またこのときトランジスタａ■がオフ、αηがオンとさ
れ、トランジスタ（力の電流が流され続ける。
れ、トランジスタ（力の電流が流され続ける。
さらに信号電位ＶＳが参照電位ＶＲよシ少しでも低いと
きは上述と逆の動作が行われる。
きは上述と逆の動作が行われる。
従ってこの回路において、第２図Ａに示すまうな、ｓル
ス信号φがあった場合に出力信号は同図ＢＫ示すようＫ
なシ、コンル−ト期間、ラッチ期間の略全域にわたって
論理レベル（ＶｄｄとＯ）の出力信号を得ることができ
る。
ス信号φがあった場合に出力信号は同図ＢＫ示すようＫ
なシ、コンル−ト期間、ラッチ期間の略全域にわたって
論理レベル（ＶｄｄとＯ）の出力信号を得ることができ
る。
こうしてコンル−ト及びラッチが行われるわけであるが
、上述の回路によればコンツクレート期間及びラッチ期
間の略全域にわたって論理レベルの出力信号を得ること
ができ、安定で極めて良好な出力信号を得ることができ
る。
、上述の回路によればコンツクレート期間及びラッチ期
間の略全域にわたって論理レベルの出力信号を得ること
ができ、安定で極めて良好な出力信号を得ることができ
る。
なお上述の回路でＰ型素子とＮ型素子の配置は逆でもよ
い。
い。
また上述の回路はＴＰＴ、ＳＯＩ等の回路にも適用可能
である。
である。
この発明によれば、２組の差動回路の間をカレントミラ
ーで接続することにより、出力信号の立上りが極めて速
くなると共にその電位が１！源電位となるので、コンル
−ト期間及びラッチ期間の略全域にわたって論理レベル
の出力信号を得ることができるようになった。
ーで接続することにより、出力信号の立上りが極めて速
くなると共にその電位が１！源電位となるので、コンル
−ト期間及びラッチ期間の略全域にわたって論理レベル
の出力信号を得ることができるようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図、第４図は従来の技術の説明のための図
である。 （１１Ｆ４１は端子、（２１（３） （６） （５）
１２ ｆ１４） 〜鰻はＮＨ２Ｍｏｓトランジスタ、（
７１（９）〜αＢはＰ型ＭＯ５）ラン・ゾスタ、（８）
は電源端子、αＪは定電流源、α９は・ぞルス信号念、
■ｃ！Ｄは出力端子である。
めの図、第３図、第４図は従来の技術の説明のための図
である。 （１１Ｆ４１は端子、（２１（３） （６） （５）
１２ ｆ１４） 〜鰻はＮＨ２Ｍｏｓトランジスタ、（
７１（９）〜αＢはＰ型ＭＯ５）ラン・ゾスタ、（８）
は電源端子、αＪは定電流源、α９は・ぞルス信号念、
■ｃ！Ｄは出力端子である。
Claims (1)
- 【特許請求の範囲】 信号電位端子が第１及び第２の能動素子のゲートに接続
され、 参照電位端子が第３及び第４の能動素子のゲートに接続
され、 上記第１及び第４の能動素子のドレイン間に第１のカレ
ントミラー回路が設けられ、 上記第２及び第３の能動素子のドレイン間に第２のカレ
ントミラー回路が設けられ、 上記第２及び第４の能動素子のドレインが双安定回路を
介して出力端子に接続されると共に、上記双安定回路の
能動素子と共通ゲートで設けられた第４及び第５の能動
素子が上記第１及び第３の能動素子に並列に接続された
ことを特徴とするラッチドコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23238686A JPS6387014A (ja) | 1986-09-30 | 1986-09-30 | ラツチドコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23238686A JPS6387014A (ja) | 1986-09-30 | 1986-09-30 | ラツチドコンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6387014A true JPS6387014A (ja) | 1988-04-18 |
Family
ID=16938420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23238686A Pending JPS6387014A (ja) | 1986-09-30 | 1986-09-30 | ラツチドコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6387014A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07502221A (ja) * | 1991-12-12 | 1995-03-09 | ミネソタ マイニング アンド マニュファクチャリング カンパニー | 分解性の多層構造体 |
| US5877642A (en) * | 1995-11-17 | 1999-03-02 | Nec Corporation | Latch circuit for receiving small amplitude signals |
| WO2002069497A3 (en) * | 2001-02-27 | 2003-07-31 | Broadcom Corp | High speed latch comparators |
| JP2007295570A (ja) * | 2006-04-20 | 2007-11-08 | Honeywell Internatl Inc | 信号一致検出回路 |
| JP2009527166A (ja) * | 2006-02-17 | 2009-07-23 | サイコン セミコンダクター アクティエボラーグ | ラッチ素子 |
| JP2010004468A (ja) * | 2008-06-23 | 2010-01-07 | Seiko Instruments Inc | コンパレータ |
| JP2010035186A (ja) * | 2009-09-15 | 2010-02-12 | Fujitsu Ltd | 信号処理回路 |
| JP2010505349A (ja) * | 2006-09-29 | 2010-02-18 | アナログ・デバイシズ・インコーポレーテッド | 信号調整回路、そのような調整回路を含むコンパレータ、およびそのような回路を含む逐次近似変換器 |
| JP2010098657A (ja) * | 2008-10-20 | 2010-04-30 | Asahi Kasei Electronics Co Ltd | 差動増幅回路及びこれを用いたリングオシレータ回路 |
-
1986
- 1986-09-30 JP JP23238686A patent/JPS6387014A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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