JP2009527166A - ラッチ素子 - Google Patents

Abstract

【課題】同相モード変化に対する影響の受けやすさを低減したラッチ素子を実現する。
【解決手段】第１の分岐（４ａ）中の第１の入力素子（１０ａ）と第２の分岐（４ｂ）中の第２の入力素子（１０ｂ）とを備えるラッチ素子（１）である。ラッチ素子は、第１の入力素子（１０ａ）が生成する電流の第１の推定値を生成する第１の推定ユニット（４０ａ）と、第２の入力素子（１０ｂ）が生成する電流の第２の推定値を生成する第２の推定ユニット（４０ｂ）とを備える。ラッチ素子はさらに、第１および第２の推定ユニット（４０ａ、４０ｂ）に機能的に接続した制御電圧ユニット（５０）を備える。制御電圧ユニットは、第１の推定値および第２の推定値の合計に基づいて制御電圧を生成する。さらに、ラッチ素子（１）は、少なくとも制御電圧に基づいて電流を生成する第１および第２の電圧制御電流ユニット（３０ａ、３０ｂ）を備える。第１の電圧制御電流ユニット（３０ａ）は第１の分岐（４ａ）に機能的に接続する。第２の電圧制御電流ユニット（３０ｂ）は第２の分岐（４ｂ）に機能的に接続する。ラッチ素子（１）の同相モード変化を補償するための方法も開示される。
【選択図】図１

Description

本発明は、ラッチ素子およびラッチ素子の動作方法に関する。

比較器は普通、比較器に入力される第１のアナログ値を比較器に入力される第２のアナログ値と比較するために使用する。比較器は、例えば、アナログデジタル変換器（ＡＤＣ）のアナログ入力を複数の基準レベルと比較するためＡＤＣで使用してもよい。比較器の出力は、例えば第１のアナログ値が第２のアナログ値より小さい場合「０」である第１のデジタル値に対応する第１のレベル、および、例えば第１のアナログ値が第２のアナログ値より大きい場合「１」である第２のデジタル値に対応する第２のレベルを採用する電圧でもよい。

ロバスト設計を得るため、一般に、デジタル値を表す電圧レベルの分離に対する要求がなされる。例えば、こうした要求は、Ｖ_DDが供給電圧である時、「０」を表す電圧は０．２Ｖ_DDより小さくなければならず、「１」を表す電圧は０．８Ｖ_DDより大きくなければならないというものでもよい。比較器の出力でこうした分離を得るため、ラッチ素子の形態の出力段を使用してもよい。ラッチ素子は、第１の分岐および第２の分岐を備える差動構造を有してもよい。ラッチ素子は、正帰還構成の少なくとも１つの交差結合したトランジスタ対を含んでもよい。

ラッチ素子のリセット段階では、例えば第１の分岐のノードを第２の分岐の対応するノードに、例えばスイッチを使用して接続することによって、２つの分岐を平衡させてもよい。

ラッチ素子のラッチ段階では、例えばスイッチを開くことによって、分岐の平衡を除去してもよい。例えば比較器に入力される第１および第２のアナログ入力値の間の差によって発生する２つの分岐の電気的条件の差を、交差結合したトランジスタ対によって増幅してもよい。ラッチ素子は、第１の分岐および第２の分岐の各々が関連する出力端子を有する差動出力を有してもよい。ラッチの出力電圧は、第１および第２の分岐に関連する出力端子の電圧間の差でもよい。代替的には、ラッチ素子は第１および第２の分岐のうち１つだけが関連する出力端子を有するシングルエンド出力を有してもよい。

ラッチ素子は、ラッチ素子に入力されるアナログ信号間の差を増幅すべきである。既知のラッチ素子の欠点は、ラッチ素子に入力されるアナログ信号中の同相モード変化の影響を受けやすいことがある点である。例えば、入力信号中の同相モード変化の結果、リセット段階でのラッチ素子の出力電圧の動作点が大きく変化することがある。このため例えば、実際には「１」が出力されるべき時に「０」が出力される、およびその逆というようなラッチ素子の誤動作が発生することがある。代替的には、同相モード変化は、ラッチ素子１を正しい出力レベルに整定するために必要な時間を減速することがある。

ＡＤＣ中の比較器として使用する場合、ラッチ素子が同相モード変化の影響を受けやすいため、ＡＤＣの実効解像度が制限されることがある。

本発明の目的は、同相モード変化に対する影響の受けやすさを低減したラッチ素子を提供することである。本発明のさらなる目的は、ラッチ素子の同相モード変化を補償するための方法を提供することである。

第１の態様によれば、第１の分岐中の第１の入力素子と第２の分岐中の第２の入力素子とを備えるラッチ素子はさらに、第１の入力素子が生成する電流の第１の推定値を生成する第１の推定ユニットと、第２の入力素子が生成する電流の第２の推定値を生成する第２の推定ユニットとを備える。ラッチ素子はさらに、第１および第２の推定ユニットに機能的に接続した制御電圧ユニットを備える。制御電圧ユニットは、第１の推定値および第２の推定値の合計に基づいて制御電圧を生成する。ラッチ素子はさらに、少なくとも制御電圧に基づいて電流を生成する第１および第２の電圧制御電流ユニットを備える。第１の電圧制御電流ユニットは第１の分岐に機能的に接続する。第２の電圧制御電流ユニットは第２の分岐に機能的に接続する。

第１の入力素子、第２の入力素子、第１の推定ユニット、および第２の推定ユニットの各々は、少なくとも１つのトランジスタを含んでもよい。

第１の入力素子、第２の入力素子、第１の推定ユニット、および第２の推定ユニットに含まれる少なくとも１つのトランジスタは全て、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのいずれかでもよい。

制御電圧ユニット、第１の電圧制御電流ユニット、および第２の電圧制御電流ユニットの各々は、少なくとも１つのトランジスタを含んでもよい。

制御電圧ユニット、第１の電圧制御電流ユニット、および第２の電圧制御電流ユニットに含まれる少なくとも１つのトランジスタは全て、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの何れかでもよい。

制御電圧ユニットに含まれる少なくとも１つのトランジスタの少なくとも１つはダイオード接続でもよい。

ラッチ素子は、オートゼロ段階でラッチ素子のためのバイアス電圧を供給するようになったオートゼロユニットを含んでもよい。ラッチ素子はトランジスタの少なくとも１つの交差結合対を含んでもよい。トランジスタの少なくとも１つの交差結合対は、第１および第２の入力素子ならびに第１および第２の電圧制御電流ユニットに機能的に接続してもよい。

第２の態様によれば、比較器機構はラッチ素子を備える。

第３の態様によれば、アナログデジタル変換器はラッチ素子を備える。

第４の態様によれば、メモリ素子はラッチ素子を備える。

第５の態様によれば、電子装置はラッチ素子を備える。電子装置は、モニタ、プロジェクタ、テレビ受像機、または無線送受信機でもよいが、それらに制限されない。

第６の態様によれば、ラッチ素子の同相モード変化を補償するための方法が提供される。この方法は、ラッチ素子の第１の分岐中の第１の入力素子が生成する電流の第１の推定値を生成するステップと、ラッチ素子の第２の分岐中の第２の入力素子が生成する電流の第２の推定値を生成するステップとを備える。この方法はさらに、第１の推定値および第２の推定値の合計を生成するステップと、第１の推定値および第２の推定値の合計に基づいて制御電圧を生成するステップとを備える。さらに、この方法は、第１および第２の電圧制御電流ユニットが生成する電流を制御するため制御電圧を第１および第２の電圧制御電流ユニットに供給するステップを備える。

１つの利点は、ラッチ素子に入力される電圧の同相モード変動の影響を比較的受けにくいことである。さらなる利点は、この影響を受けにくいということが、供給電圧が低い状況でも得られることである。

本発明のさらなる実施形態は従属請求項に記載する。

「備える」という用語は、本明細書中で使用される場合、言及した特徴、整数、ステップ、または構成要素の存在を規定するために使用されるが、１つ以上の他の特徴、整数、ステップ、構成要素またはそれらのグループの存在または追加を除外しないことを強調しておきたい。

本発明のさらなる目的、特徴および利点は、添付の図面を参照した本発明の以下の詳細な説明から明らかになるだろう。

図１は、ある実施形態による、第１の分岐４ａおよび第２の分岐４ｂを有するラッチ素子１の構成図を示す。第１の分岐４ａは第１の入力素子１０ａを備えてもよく、第１の入力素子１０ａはラッチ素子１の第１の入力端子２ａに接続してもよい。第２の分岐４ｂは第２の入力素子１０ｂを備えてもよく、第２の入力素子１０ｂはラッチ素子１の第２の入力端子２ｂに接続してもよい。また、ラッチ素子１は、第１の入力素子１０ａおよび第２の入力素子１０ｂに機能的に接続した増幅ユニット２０を有してもよい。増幅ユニット２０はリセット端子２１を有してもよい。増幅ユニット２０は、例えばリセット端子２１に供給してもよいリセット信号に基づいて、リセット段階で第１の分岐４ａと第２の分岐４ｂとを平衡させるようになっていてもよい。

増幅ユニット２０は、ラッチ段階で、出力端子３上にラッチ素子１の出力を生成するようになっていてもよい。出力の生成は、第１の分岐４ａと第２の分岐４ｂとの間の電気的条件の不平衡に基づくものでもよい。一方、この不平衡は、第１の入力端子２ａの電圧と第２の入力端子２ｂの電圧との間の差によって発生するものでもよい。

同相モード変化による変動は、第１の推定ユニット４０ａ、第２の推定ユニット４０ｂ、制御電圧ユニット５０、第１の電圧制御電流ユニット３０ａおよび第２の電圧制御電流ユニット３０ｂによって減少させてもよい。

例えば、図１に示すように、入力端子２ａは、第１の推定ユニット４０ａの入力および第１の入力素子１０ａに接続してもよい。第１の推定ユニット４０ａは、第１の入力素子１０ａが生成する電流の第１の推定値を生成するようになっていてもよい。同様に、図１に示すように、入力端子２ｂは、第２の推定ユニット４０ｂの入力および第２の入力素子１０ｂに接続してもよい。第２の推定ユニット４０ｂは、第２の入力素子１０ｂが生成する電流の第２の推定値を生成するようになっていてもよい。

第１の推定ユニット４０ａおよび第２の推定ユニット４０ｂの出力端子は、電圧制御ユニット５０に機能的に接続してもよい。制御電圧ユニット５０は、それぞれ第１の推定ユニット４０ａおよび第２の推定ユニット４０ｂが生成する第１の推定値および第２の推定値の合計に基づいて、制御端子上の制御電圧を生成するようになっていてもよい。

第１の電圧制御電流ユニット３０ａは第１の分岐４ａの一部でもよい。制御電圧ユニットの制御端子は、第１の電圧制御電流ユニット３０ａの入力に機能的に接続してもよい。例えば、第１の電圧制御電流ユニット３０ａは、少なくともリセット段階では、例えば第１の推定値および第２の推定値の合計に比例する電流である、制御電圧に少なくとも基づく電流を生成するようになっていてもよい。

同様に、第２の電圧制御電流ユニット３０ｂは第２の分岐４ｂの一部でもよい。制御電圧ユニットの制御端子は、第２の電圧制御電流ユニット３０ｂの入力に機能的に接続してもよい。例えば、第２の電圧制御電流ユニット３０ｂは、少なくともリセット段階では、例えば第１の推定値および第２の推定値の合計に比例する電流である、制御電圧に少なくとも基づく電流を生成するようになっていてもよい。

ラッチ素子１のある実施形態の概略回路図を図２に示す。この実施形態では、入力素子１０ａおよび１０ｂは、それぞれＰＭＯＳトランジスタ１１ａおよび１１ｂによって実現してもよい。ＰＭＯＳトランジスタ１１ａおよび１１ｂは均等な寸法でもよい。ＰＭＯＳトランジスタ１１ａおよび１１ｂのソース端子は両者ともラッチ素子１の供給電圧（Ｖ_DD）に接続してもよい。入力端子２ａおよび２ｂは、それぞれＰＭＯＳトランジスタ１１ａおよび１１ｂのゲート端子に接続してもよい。

増幅ユニット２０は、ＮＭＯＳトランジスタ２２ａおよび２２ｂの交差結合対を含んでもよい。ＮＭＯＳトランジスタ２２ａおよび２２ｂのドレイン端子は、それぞれ入力素子１０ａおよび１０ｂに接続してもよい。例えば、ＮＭＯＳトランジスタ２２ａおよび２２ｂのドレイン端子は、それぞれＰＭＯＳトランジスタ１１ａおよび１１ｂのドレイン端子に接続してもよい。ＮＭＯＳトランジスタ２２ａおよび２２ｂは均等な大きさでもよい。増幅ユニット２０はさらにスイッチ２３を備えてもよく、スイッチ２３はリセット端子２１を介して制御してもよい。スイッチ２３は、閉じた時に、例えばＮＭＯＳトランジスタ２２ａおよび２２ｂのドレイン端子の電位をほぼ均等に設定することによって、２つの分岐４ａおよび４ｂを平衡させるようになっていてもよい。スイッチ２３は、例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または伝達ゲートによって実現してもよい。ラッチ素子１の出力端子３は、ＮＭＯＳトランジスタ２２ｂのドレイン端子に接続してもよい。代替的には、差動出力を使用してもよく、その場合ラッチ素子１の追加の出力端子（図２には図示せず）を、ＮＭＯＳトランジスタ２２ａのドレイン端子に接続してもよい。

電圧制御電流ユニット３０ａおよび３０ｂは、それぞれＮＭＯＳトランジスタ３１ａおよび３１ｂを含んでもよい。ＮＭＯＳトランジスタ３１ａおよび３１ｂのソース端子は、両者とも接地に接続してもよい。ＮＭＯＳトランジスタ３１ａおよび３１ｂのドレイン端子は、増幅ユニット２０に接続してもよい。例えば、ＮＭＯＳトランジスタ３１ａおよび３１ｂのドレイン端子は、それぞれＮＭＯＳトランジスタ２２ａおよび２２ｂのソース端子に接続してもよい。ＮＭＯＳトランジスタ３１ａおよび３１ｂは均等な大きさでもよい。

制御電圧ユニット５０はＮＭＯＳトランジスタ５１を含んでもよい。ＮＭＯＳトランジスタ５１はダイオード接続でもよく、すなわちＮＭＯＳトランジスタ５１のドレイン端子はＮＭＯＳトランジスタ５１のゲート端子に接続してもよい。ＮＭＯＳトランジスタ５１は、そのゲート端子に制御電圧ユニットの制御電圧を生成するようになっていてもよい。ＮＭＯＳトランジスタ５１のゲート端子は、制御電圧を電圧制御電流ユニット３０ａおよび３０ｂに供給するため、それぞれ電圧制御電流ユニット３０ａおよび３０ｂに接続してもよい。例えば、ＮＭＯＳトランジスタ５１のゲート端子は、ＮＭＯＳトランジスタ３１ａおよび３１ｂのゲート端子に接続してもよい。

推定ユニット４０ａおよび４０ｂは、それぞれＰＭＯＳトランジスタ４１ａおよび４１ｂを含んでもよい。ＰＭＯＳトランジスタのソース端子は両者ともＶ_DDに接続してもよい。ラッチ素子１の入力端子２ａおよび２ｂは、それぞれＰＭＯＳトランジスタ４１ａおよび４１ｂのゲート端子に接続してもよい。ＰＭＯＳトランジスタ４１ａおよび４１ｂのドレイン端子は、制御電圧ユニット５０に接続してもよい。例えば、ＰＭＯＳトランジスタ４１ａおよび４１ｂのドレイン端子は両者ともＮＭＯＳトランジスタ５１のドレイン端子に接続してもよい。ＰＭＯＳトランジスタ４１ａおよび４１ｂは均等な大きさでもよい。

ＰＭＯＳトランジスタ４１ａおよび４１ｂの幅対長さ比（Ｗ／Ｌ）は、ＰＭＯＳトランジスタ１１ａおよび１１ｂのＷ／ＬのＫ倍でもよい（Ｋは実数）。ＮＭＯＳトランジスタ５１のＷ／Ｌは、ＮＭＯＳトランジスタ３１ａおよび３１ｂのＷ／Ｌの２Ｋ倍でもよい。例えば、係数Ｋは、１、２、または４といった整数でもよい。代替的には、係数Ｋは、１／２または１／４といった有理数でもよい。

図２の実施形態の機能を以下定量的に説明する。一例として、係数Ｋは１に設定する。初め、ラッチ素子１はリセット段階で動作しており、その際スイッチ２３は、ラッチ素子が平衡状態で動作するように閉じていると想定する。

２つのＰＭＯＳトランジスタ１１ａおよび４１ａが両者とも飽和モードで動作するとすれば、それらは両者とも同じソース−ゲート間電圧（Ｖ_SG）を有するので、ほぼ同じドレイン電流を生成する。すなわち、ＰＭＯＳトランジスタ４１ａのドレイン電流は、ＰＭＯＳトランジスタ１１ａのドレイン電流の推定値である。同様に、ＰＭＯＳトランジスタ４１ｂのドレイン電流は、ＰＭＯＳトランジスタ１１ｂのドレイン電流の推定値である。ＰＭＯＳトランジスタ４１ａおよび４１ｂのドレイン電流の合計は、ＰＭＯＳトランジスタ４１ａおよび４１ｂのドレイン端子を共通ノードに接続することによって生成される。ドレイン電流のこの合計を、ＮＭＯＳトランジスタ５１のドレイン端子に注入する。ＮＭＯＳトランジスタ５１はカレントミラーの入力トランジスタとして構成されるので、ＮＭＯＳトランジスタ３１ａおよび３１ｂが各々ＮＭＯＳトランジスタ５１のほぼ半分のドレイン電流を有するような制御電圧を生成する。すなわち、ラッチ素子の回路機構は、ＮＭＯＳトランジスタ３１ａおよび３１ｂが各々、ＰＭＯＳトランジスタ１１ａおよび１１ｂのドレイン電流の合計の半分にほぼ等しいドレイン電流の合計を有するようなものである。それによって、電圧制御電流ユニット３０ａおよび３０ｂが生成する電流は、入力素子１０ａおよび１０ｂが生成する電流の変化を補償するように調整される。その結果、同相モード変化の影響下にあっても、ラッチ素子１の出力電圧についての安定した動作点が得られる。

スイッチ２１が開いている時、入力端子２ａおよび２ｂに供給される電圧間の差によって２つの分岐４ａおよび４ｂ間の不平衡が発生することがある。この不平衡は交差結合したトランジスタ対によって増幅されることによって、ＮＭＯＳトランジスタ２２ａおよび２２ｂの一方のドレイン電位をＶ_DDに近づけ、ＮＭＯＳトランジスタ２２ａおよび２２ｂのもう一方のドレイン電位を接地に近づけることがある。

図３は、ラッチ素子１に含まれてもよい比較器機構６０の実施形態を例示する。比較器機構６０は、比較器機構６０の端子１０３ａに供給される第１の電圧と端子１０３ｂに供給される第２の電圧とのどちらが最大かを検出するために使用してもよい。比較器１００は、それぞれコンデンサ１０２ａおよび１０２ｂを介してラッチ素子１の入力２ａおよび２ｂに容量結合してもよい。

比較器機構６０は、比較器１００の正の入力と負の出力との間に接続したスイッチ１０１ａと、比較器１００の負の入力と正の出力との間に接続したスイッチ１０１ｂとを含んでもよい。スイッチ１０１ａおよび１０１ｂは、例えばＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、または伝達ゲートによって実現してもよい。スイッチ１０１ａおよび１０１ｂは、オートゼロ信号ＡＺによって制御してもよい。オートゼロ信号ＡＺは、比較器機構６０のオートゼロ段階の継続期間を決定してもよい。オートゼロ段階の間、スイッチ１０１ａおよび１０１ｂは閉じて、比較器１００の正の入力、負の入力、生の出力および負の出力の全てを強制的に共通電圧レベルとしてもよい。

比較器機構６０はさらに、オートゼロユニット２００を含んでもよい。オートゼロユニット２００は、オートゼロ段階でラッチ素子１のためのバイアス電圧を供給するようになっていてもよい。例えばオートゼロユニット２００の動作を制御するために、オートゼロ信号ＡＺをラッチ素子１に供給してもよい。さらに、例えば増幅ユニット２０中のスイッチ２３（図２）を制御するために、リセット信号Ｒをラッチ素子１に供給してもよい。

例えば図２のラッチ素子１の実施形態と共に使用し得るオートゼロユニット２００のある実施形態を図４の概略回路図によって例示する。電流源２０２が生成した直流電流によってバイアスをかけられたダイオード接続ＰＭＯＳトランジスタ２０１は、オートゼロユニット２００に含まれてもよい。ＰＭＯＳトランジスタ２０１は、そのゲート端子でラッチ素子１のためのバイアス電圧を生成するようになっていてもよい。電流源２０２は、例えば少なくとも１つのＮＭＯＳトランジスタによって実現してもよい。例えばオートゼロ段階でラッチ素子１のためのバイアス電圧を供給するため、ＰＭＯＳトランジスタ２０１のゲート端子は、それぞれＰＭＯＳトランジスタ２０３ａおよび２０３ｂを介してラッチ素子１の入力２ａおよび２ｂに接続してもよい。例えば、オートゼロ信号ＡＺまたは、オートゼロ信号ＡＺの逆数または補数といった、オートゼロ信号ＡＺから導出した信号を制御端子２０４に供給してもよい。

図５は、図３の比較器機構６０を制御するために使用し得るオートゼロ信号ＡＺおよびリセット信号Ｒの波形の例を示す。図５に示す波形はオートゼロ段階で開始する。ＡＺおよびＲは両者とも、論理「１」に対応する第１の電圧レベルで開始する。第１の電圧レベルは、例えばＶ_DDでもよい。例示実施形態では、スイッチ１０１ａおよび１０１ｂは、論理「１」がオートゼロ信号ＡＺによって供給される時両者とも閉じるようなものでもよい。さらに、ラッチ素子１のスイッチ２３（図２）は、論理「１」がリセット信号Ｒによって供給される時閉じるようなものでもよい。オートゼロユニット２００は、論理「１」がオートゼロ信号ＡＺによって供給される時ラッチ素子１のためのバイアス電圧を供給するようなものでもよい。図４のオートゼロユニットを利用する実施形態では、ＰＭＯＳトランジスタ２０３ａおよび２０３ｂは、論理「１」がオートゼロ信号ＡＺによって供給される時導通状態になってもよい。例えば、オートゼロ信号ＡＺの逆数または補数を端子２０４に供給してもよい。

第１の時点ｔ₁で、オートゼロ段階は終了し、ＡＺは、論理「０」に対応する第２の電圧レベルへの遷移を行ってもよい。第２の電圧レベルは、例えば０Ｖでもよい。Ｒは第１の電圧レベルに留まる。スイッチ１０１ａおよび１０１ｂは開いてもよく、ＰＭＯＳトランジスタ２０３ａおよび２０３ｂは非導通状態に設定してもよい。これが起こる時、比較器１００の正および負の出力の同相モードレベルが変動することがある。この変動は、例えば１００ｍＶ程度のことがある。ラッチ素子１の入力２ａおよび２ｂはもはやオートゼロユニット２００によって能動的に駆動されないので、コンデンサ１０２ａおよび１０２ｂが提供する容量性結合のため、同相モードレベルの変動は、ラッチ素子の入力２ａおよび２ｂに転送されることがある。推定ユニット４０ａおよび４０ｂが提供する補償のため、制御電圧ユニット５０、電圧制御電流ユニット３０ａおよび３０ｂ（図１および図２）、ラッチ素子１の出力の動作点は、こうした同相モード変動の影響下にあっても安定し得る。既知のラッチ素子では、こうした種類の同相モード変動は、特に供給電圧が低い状況で、誤った結果を生じたり、整定時間を増大したりすることがある。ここで説明したラッチ素子１の実施形態の利点は、供給電圧が低い状況にあっても、同相モード変動の影響を比較的受けにくいことである。

ｔ₁の後に発生し得る第２の時点ｔ₂では、Ｒは第２の電圧レベルへの遷移を行ってもよい。そして、ラッチ素子１の増幅ユニット２０中のスイッチ２３は開いて、増幅ユニット２０が２つの分岐４ａおよび４ｂ間の不平衡を増幅できるようにしてもよい。

ＮＭＯＳトランジスタを全てＰＭＯＳトランジスタによって置き換え、ＰＭＯＳトランジスタを全てＮＭＯＳトランジスタによって置き換え、接地への接続を全てＶ_DDへの接続によって置き換え、Ｖ_DDへの接続を全て接地への接続によって置き換えることによって、図２の実施形態に対する代替実施形態を得てもよい。

さらなる代替実施形態では、１つより多い交差結合したトランジスタの対が増幅ユニットに含まれてもよい。例えば、交差結合したＮＭＯＳの対２２ａ、２２ｂに加えて、交差結合したＰＭＯＳの対を使用してもよい。

提示した実施形態では、ラッチ素子はＭＯＳトランジスタを使用して実現していた。例えばバイポーラ接合トランジスタ（ＢＪＴ）のような他の種類のトランジスタを使用した実施形態も本発明の範囲内で可能である。

ラッチ素子１は、例えば図３の文脈で論じたような比較器機構において使用してもよい。ラッチ素子１および／または比較器機構はＡＤＣに含まれてもよい。ＡＤＣは、時間インターリーブＡＤＣ、逐次近似ＡＤＣ、並列逐次近似ＡＤＣ、フラッシュＡＤＣ、またはパイプラインＡＤＣの何れかでもよいが、それらに制限されない。ＡＤＣでラッチ素子１を使用することは、ＡＤＣの比較的高い実効解像度を得るため有利なことがある。

ラッチ素子１は代替的には、電圧差の感知が必要な他の文脈で使用してもよい。例えば、ラッチ素子１は、メモリ素子中のセンス増幅器として動作可能である。メモリ素子中のセンス増幅器としてラッチ素子１を使用すると、メモリ素子中の同相モード変動による読み取り誤差の確率が減少することがある。メモリ素子は例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、マスクプログラム制御読取り専用メモリ（ＲＯＭ）等でもよい。

ラッチ素子は集積回路に包含されてもよい。さらに、ラッチ素子は、ＶＧＡモニタ、プロジェクタ、テレビ受像機といったモニタ、または無線送受信機といったものであるがそれらに制限されない電子装置に包含されてもよい。

図６は、ラッチ素子１の同相モード変化を補償する方法のフローチャートである。この方法は、第１の入力素子１０ａが生成する電流の第１の推定値を生成し、第２の入力素子１０ｂが生成する電流の第２の推定値を生成するステップ３０１を備えてもよい。この方法はさらに、第１の推定値と第２の推定値との合計を生成するステップ３０２と、第１の推定値と第２の推定値との合計に基づいて第１および第２の電圧制御電流ユニット３０ａおよび３０ｂのための制御電圧を生成するステップ３０３とを備えてもよい。さらなるステップ３０４では、第１および第２の電圧制御電流ユニット３０ａおよび３０ｂが生成する電流を制御するため、第１および第２の電圧制御電流ユニット３０ａおよび３０ｂに制御電圧を供給してもよい。

以上、個々の実施形態を参照して本発明を説明した。しかし、上記で説明したもの以外の実施形態も本発明の範囲内で可能である。上記で説明したものと異なる方法ステップ、ハードウェアまたはソフトウェアによる本方法の実行も本発明の範囲内で提供可能である。本発明の様々な特徴およびステップを説明した以外の形で結合してもよい。本発明の範囲は添付の請求項によってのみ制限される。

ある実施形態によるラッチ素子の構成図である。 ある実施形態によるラッチ素子の概略回路図である。 ある実施形態による比較器機構の回路図である。 ある実施形態によるオートゼロユニットの概略回路図である。 ある実施形態による図３の比較器機構を制御するための波形図を示す。 ある実施形態によるラッチ素子の同相モード変化を補償する方法のフローチャートである。

Claims (14)

1. 第１の分岐（４ａ）中の第１の入力素子（１０ａ）と第２の分岐（４ｂ）中の第２の入力素子（１０ｂ）とを備えるラッチ素子（１）であって、
   前記第１の入力素子（１０ａ）が生成する電流の第１の推定値を生成する第１の推定ユニット（４０ａ）と、
   前記第２の入力素子（１０ｂ）が生成する電流の第２の推定値を生成する第２の推定ユニット（４０ｂ）と、
   前記第１の推定ユニット（４０ａ）と前記第２の推定ユニット（４０ｂ）とに機能的に接続し、前記第１の推定値および前記第２の推定値の合計に基づいて制御電圧を生成する制御電圧ユニット（５０）と、
   少なくとも前記制御電圧に基づいて電流を生成する第１および第２の電圧制御電流ユニット（３０ａ、３０ｂ）であって、前記第１の電圧制御電流ユニット（３０ａ）が前記第１の分岐（４ａ）に機能的に接続し、前記第２の電圧制御電流ユニット（３０ｂ）が前記第２の分岐（４ｂ）に機能的に接続した第１および第２の電圧制御電流ユニット（３０ａ、３０ｂ）と、を特徴とするラッチ素子（１）。
2. 前記第１の入力素子（１０ａ）、前記第２の入力素子（１０ｂ）、前記第１の推定ユニット（４０ａ）、および前記第２の推定ユニット（４０ｂ）の各々が少なくとも１つのトランジスタを含む請求項１に記載のラッチ素子（１）。
3. 前記第１の入力素子（１０ａ）、前記第２の入力素子（１０ｂ）、前記第１の推定ユニット（４０ａ）、および前記第２の推定ユニット（４０ｂ）に含まれる前記少なくとも１つのトランジスタが全て、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのいずれかである請求項２に記載のラッチ素子（１）。
4. 前記制御電圧ユニット（５０）、前記第１の電圧制御電流ユニット（３０ａ）、および前記第２の電圧制御電流ユニット（３０ｂ）の各々が、少なくとも１つのトランジスタを含む請求項１〜３のいずれか一項に記載のラッチ素子（１）。
5. 前記制御電圧ユニット（５０）、前記第１の電圧制御電流ユニット（３０ａ）、および前記第２の電圧制御電流ユニット（３０ｂ）に含まれる前記少なくとも１つのトランジスタが全て、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれかである請求項４に記載のラッチ素子（１）。
6. 前記制御電圧ユニット（５０）に含まれる前記少なくとも１つのトランジスタの少なくとも１つがダイオード接続である請求項４または５のいずれかに記載のラッチ素子（１）。
7. 前記ラッチ素子（１）が、オートゼロ段階で前記ラッチ素子のためのバイアス電圧を供給するオートゼロユニット（２００）を含む請求項１〜６のいずれか一項に記載のラッチ素子（１）。
8. 前記ラッチ素子（１）が、前記第１および第２の入力素子（１０ａ、１０ｂ）および前記第１および第２の電圧制御電流ユニット（３０ａ、３０ｂ）に機能的に接続したトランジスタの少なくとも１つの交差結合対（２２ａ、２２ｂ）を含む請求項１〜７のいずれか一項に記載のラッチ素子（１）。
9. 請求項１〜８のいずれか一項に記載の前記ラッチ素子（１）を備える比較器機構。
10. 請求項１〜８のいずれか一項に記載の前記ラッチ素子（１）を備えるアナログデジタル変換器。
11. 請求項１〜８のいずれか一項に記載の前記ラッチ素子（１）を備えるメモリ素子。
12. 請求項１〜８のいずれか一項に記載の前記ラッチ素子（１）を備える電子装置。
13. 前記電子装置がモニタ、プロジェクタ、テレビ受像機、または無線送受信機である請求項１２に記載の電子装置。
14. ラッチ素子（１）の同相モード変化を補償するための方法であって、
    前記ラッチ素子（１）の第１の分岐（４ａ）中の第１の入力素子（１０ａ）が生成する電流の第１の推定値を生成するステップと、
    前記ラッチ素子（１）の第２の分岐（４ｂ）中の第２の入力素子（１０ｂ）が生成する電流の第２の推定値を生成するステップと、
    前記第１の推定値および前記第２の推定値の合計を生成するステップと、
    前記第１の推定値および前記第２の推定値の前記合計に基づいて制御電圧を生成するステップと、
    第１および第２の電圧制御電流ユニット（３０ａ、３０ｂ）が生成する電流を制御するため前記制御電圧を前記第１および第２の電圧制御電流ユニット（３０ａ、３０ｂ）に供給するステップと、を特徴とする方法。

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