JP2002237743A - コンパレータ及びａ／ｄコンバータ - Google Patents
コンパレータ及びａ／ｄコンバータInfo
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Abstract
(57)【要約】
【課題】 低電源電圧で動作でき、低消費電力化及び入
力広帯域化を実現できるコンパレータ及びそれを用いた
Ａ／Ｄコンバータを実現する。 【解決手段】 入力差動増幅回路１００は入力信号Ｖin
と基準電圧Ｖref との電圧差に応じて差動電流を出力
し、クロック信号ＣＫ１がローレベルのとき、ホールド
回路１１０がホールドモードにあり、入力差動増幅回路
の出力電圧がキャパシタＣ１，Ｃ２によって保持され
る。ラッチ回路１２０において、リセット動作のとき、
出力端子ＱとＱＢが接地電位ＧＮＤにリセットされ、導
通状態にあるトランジスタＰＴ５によってノードＮＤａ
とＮＤｂがほぼ同電位に保持される。比較モードにおい
てホールド回路１１０によって保持された差電圧に応じ
てノードＮＤａとＮＤｂに電位差が生じて、さらに正帰
還回路によって増幅の結果入力信号Ｖinと基準電圧Ｖ
ref との電圧差に応じたディジタルデータが出力され
る。
力広帯域化を実現できるコンパレータ及びそれを用いた
Ａ／Ｄコンバータを実現する。 【解決手段】 入力差動増幅回路１００は入力信号Ｖin
と基準電圧Ｖref との電圧差に応じて差動電流を出力
し、クロック信号ＣＫ１がローレベルのとき、ホールド
回路１１０がホールドモードにあり、入力差動増幅回路
の出力電圧がキャパシタＣ１，Ｃ２によって保持され
る。ラッチ回路１２０において、リセット動作のとき、
出力端子ＱとＱＢが接地電位ＧＮＤにリセットされ、導
通状態にあるトランジスタＰＴ５によってノードＮＤａ
とＮＤｂがほぼ同電位に保持される。比較モードにおい
てホールド回路１１０によって保持された差電圧に応じ
てノードＮＤａとＮＤｂに電位差が生じて、さらに正帰
還回路によって増幅の結果入力信号Ｖinと基準電圧Ｖ
ref との電圧差に応じたディジタルデータが出力され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号と基準信
号のレベルの大小を比較するコンパレータ及び当該コン
パレータを用いて構成されている高速Ａ／Ｄコンバータ
に関するものである。
号のレベルの大小を比較するコンパレータ及び当該コン
パレータを用いて構成されている高速Ａ／Ｄコンバータ
に関するものである。
【０００２】
【従来の技術】アナログ信号のレベルに応じたディジタ
ル信号を出力するＡ／Ｄコンバータにコンパレータが用
いられる。Ａ／Ｄコンバータの性能、例えば、動作速
度、消費電力などは、コンパレータによって左右され
る。特に高速変換に適したＡ／Ｄコンバータとして並列
型、またはフラッシュ型と呼ばれるＡ／Ｄコンバータが
あり、この種のＡ／Ｄコンバータでは、分解能、即ち出
力ビット数に対して２の巾乗の数のコンパレータが必要
なため、回路規模及び消費電力が大きくなる。
ル信号を出力するＡ／Ｄコンバータにコンパレータが用
いられる。Ａ／Ｄコンバータの性能、例えば、動作速
度、消費電力などは、コンパレータによって左右され
る。特に高速変換に適したＡ／Ｄコンバータとして並列
型、またはフラッシュ型と呼ばれるＡ／Ｄコンバータが
あり、この種のＡ／Ｄコンバータでは、分解能、即ち出
力ビット数に対して２の巾乗の数のコンパレータが必要
なため、回路規模及び消費電力が大きくなる。
【０００３】フラッシュ型Ａ／Ｄコンバータの高速化及
び低消費電力化には、コンパレータの高速化と低消費電
力化などの性能の改善が不可欠である。近年、ＣＭＯＳ
回路の進歩によってコンパレータの高速化と低消費電力
化が実現されつつある。ただし、ＣＭＯＳ構造のコンパ
レータにおいて、遅延時間のバラツキ、またはしきい値
電圧などのバラツキによるオフセットがＡ／Ｄコンバー
タの変換誤差を引き起こすため、このバラツキを補正す
るようにオフセットをキャンセルする機能を持つチョッ
パ型の増幅回路をカスケードに接続し、入力電圧と参照
電圧との差を十分増幅してからラッチ回路によってディ
ジタルデータに変換する方法が提案されている。この場
合、差電圧を十分増幅するために増幅回路を２〜３段縦
続接続するので、消費電力が大きくなる傾向にある。
び低消費電力化には、コンパレータの高速化と低消費電
力化などの性能の改善が不可欠である。近年、ＣＭＯＳ
回路の進歩によってコンパレータの高速化と低消費電力
化が実現されつつある。ただし、ＣＭＯＳ構造のコンパ
レータにおいて、遅延時間のバラツキ、またはしきい値
電圧などのバラツキによるオフセットがＡ／Ｄコンバー
タの変換誤差を引き起こすため、このバラツキを補正す
るようにオフセットをキャンセルする機能を持つチョッ
パ型の増幅回路をカスケードに接続し、入力電圧と参照
電圧との差を十分増幅してからラッチ回路によってディ
ジタルデータに変換する方法が提案されている。この場
合、差電圧を十分増幅するために増幅回路を２〜３段縦
続接続するので、消費電力が大きくなる傾向にある。
【０００４】これに対して、文献「A High-Speed CMOS
Comparator with 8-b Resolution」IEEE Journal Solid
-State Circuit,Vol.27,N0.2,February 1992には入力信
号に応じた差電圧を差電流に変換し、当該差電流からデ
ィジタルデータに変換するＣＭＯＳ構造のコンパレータ
が提案されていた。
Comparator with 8-b Resolution」IEEE Journal Solid
-State Circuit,Vol.27,N0.2,February 1992には入力信
号に応じた差電圧を差電流に変換し、当該差電流からデ
ィジタルデータに変換するＣＭＯＳ構造のコンパレータ
が提案されていた。
【０００５】図７は、上記文献によって提案されたコン
パレータの回路構成を示す回路図である。図示のよう
に、このコンパレータは、ｐＭＯＳトランジスタＰ０，
Ｐ１，Ｐ２からなる入力差動増幅回路１０、ｐＭＯＳト
ランジスタＰ３，Ｐ４，Ｐ５，Ｐ６、ｎＭＯＳトランジ
スタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５からなるラッチ回路
２０、及びｐＭＯＳトランジスタＰ７，Ｐ８，Ｐ９，Ｐ
１０、ｎＭＯＳトランジスタＮ６，Ｎ７，Ｎ８，Ｎ９か
らなるフリップフロップ３０によって構成されている。
パレータの回路構成を示す回路図である。図示のよう
に、このコンパレータは、ｐＭＯＳトランジスタＰ０，
Ｐ１，Ｐ２からなる入力差動増幅回路１０、ｐＭＯＳト
ランジスタＰ３，Ｐ４，Ｐ５，Ｐ６、ｎＭＯＳトランジ
スタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５からなるラッチ回路
２０、及びｐＭＯＳトランジスタＰ７，Ｐ８，Ｐ９，Ｐ
１０、ｎＭＯＳトランジスタＮ６，Ｎ７，Ｎ８，Ｎ９か
らなるフリップフロップ３０によって構成されている。
【０００６】入力差動増幅回路１０において、トランジ
スタＰ１とＰ２が差動対を構成し、トランジスタＰ０が
当該差動対に動作電流を供給する。トランジスタＰ１と
Ｐ２のゲートにそれぞれ入力信号Ｖinと基準電圧Ｖref
が入力される。なお、ラッチ回路２０のトランジスタＮ
４とＮ５は、この差動対の負荷となる。
スタＰ１とＰ２が差動対を構成し、トランジスタＰ０が
当該差動対に動作電流を供給する。トランジスタＰ１と
Ｐ２のゲートにそれぞれ入力信号Ｖinと基準電圧Ｖref
が入力される。なお、ラッチ回路２０のトランジスタＮ
４とＮ５は、この差動対の負荷となる。
【０００７】ラッチ回路２０において、トランジスタＰ
４とＰ５はソースが電源電圧ＶCCの供給線に接続され、
ゲートがそれぞれ相手のドレインに接続されているｐＭ
ＯＳラッチ回路を構成する。トランジスタＰ４とＰ５の
ドレインは、それぞれラッチ回路２０の出力ノードＮＤ
ｃ、ＮＤｄに接続されている。トランジスタＰ３はトラ
ンジスタＰ４に並列に、トランジスタＰ６はトランジス
タＰ５に並列に接続され、トランジスタＰ３とＰ６のゲ
ートにクロック信号ＣＫの反転信号ＣＫＢが印加され
る。トランジスタＮ４とＮ５は、ソースが接地され、ゲ
ートがそれぞれ相手のドレインに接続されているｎＭＯ
Ｓラッチ回路を構成する。トランジスタＮ４とＮ５のド
レインは、それぞれノードＮＤａ、ＮＤｂに接続されて
いる。トランジスタＮ１はノードＮＤａとＮＤｃの間に
接続され、トランジスタＮ２はノードＮＤｂとＮＤｄの
間に接続されている。トランジスタＮ１とＮ２のゲート
にクロック信号ＣＫの反転信号ＣＫＢが印加される。ト
ランジスタＮ３は、ノードＮＤａとＮＤｂとの間に接続
され、そのゲートにクロック信号ＣＫが印加される。
４とＰ５はソースが電源電圧ＶCCの供給線に接続され、
ゲートがそれぞれ相手のドレインに接続されているｐＭ
ＯＳラッチ回路を構成する。トランジスタＰ４とＰ５の
ドレインは、それぞれラッチ回路２０の出力ノードＮＤ
ｃ、ＮＤｄに接続されている。トランジスタＰ３はトラ
ンジスタＰ４に並列に、トランジスタＰ６はトランジス
タＰ５に並列に接続され、トランジスタＰ３とＰ６のゲ
ートにクロック信号ＣＫの反転信号ＣＫＢが印加され
る。トランジスタＮ４とＮ５は、ソースが接地され、ゲ
ートがそれぞれ相手のドレインに接続されているｎＭＯ
Ｓラッチ回路を構成する。トランジスタＮ４とＮ５のド
レインは、それぞれノードＮＤａ、ＮＤｂに接続されて
いる。トランジスタＮ１はノードＮＤａとＮＤｃの間に
接続され、トランジスタＮ２はノードＮＤｂとＮＤｄの
間に接続されている。トランジスタＮ１とＮ２のゲート
にクロック信号ＣＫの反転信号ＣＫＢが印加される。ト
ランジスタＮ３は、ノードＮＤａとＮＤｂとの間に接続
され、そのゲートにクロック信号ＣＫが印加される。
【０００８】フリップフロップ３０において、トランジ
スタＰ７とＰ８は電源電圧ＶCCの供給線と出力端子Ｑの
間に並列に接続され、また、出力端子Ｑと接地電位ＧＮ
Ｄとの間にトランジスタＮ６とＮ７が直列接続されてい
る。トランジスタＰ７とＮ７のゲートがともにラッチ回
路２０の出力ノードＮＤｃに接続され、トランジスタＰ
８とＮ６のゲートがともに出力端子ＱＢに接続されてい
る。また、トランジスタＰ９とＰ１０は電源電圧ＶCCの
供給線と出力端子ＱＢの間に並列に接続され、また、出
力端子ＱＢと接地電位ＧＮＤとの間にトランジスタＮ８
とＮ９が直列接続されている。トランジスタＰ１０とＮ
９のゲートがともにラッチ回路２０の出力ノードＮＤｄ
に接続され、トランジスタＰ９とＮ８のゲートがともに
出力端子Ｑに接続されている。フリップフロップ３０
は、ラッチ回路２０の出力ノードＮＤｃとＮＤｄの出力
信号に応じて、出力端子ＱとＱＢの信号が設定されるＳ
Ｒフリップフロップを構成している。
スタＰ７とＰ８は電源電圧ＶCCの供給線と出力端子Ｑの
間に並列に接続され、また、出力端子Ｑと接地電位ＧＮ
Ｄとの間にトランジスタＮ６とＮ７が直列接続されてい
る。トランジスタＰ７とＮ７のゲートがともにラッチ回
路２０の出力ノードＮＤｃに接続され、トランジスタＰ
８とＮ６のゲートがともに出力端子ＱＢに接続されてい
る。また、トランジスタＰ９とＰ１０は電源電圧ＶCCの
供給線と出力端子ＱＢの間に並列に接続され、また、出
力端子ＱＢと接地電位ＧＮＤとの間にトランジスタＮ８
とＮ９が直列接続されている。トランジスタＰ１０とＮ
９のゲートがともにラッチ回路２０の出力ノードＮＤｄ
に接続され、トランジスタＰ９とＮ８のゲートがともに
出力端子Ｑに接続されている。フリップフロップ３０
は、ラッチ回路２０の出力ノードＮＤｃとＮＤｄの出力
信号に応じて、出力端子ＱとＱＢの信号が設定されるＳ
Ｒフリップフロップを構成している。
【０００９】図８は、図７に示すコンパレータの動作を
示すタイミングチャートである。以下、図７と図８を参
照しつつ、このコンパレータの動作を説明する。クロッ
ク信号ＣＫがハイレベルのとき、即ち、図８（ｄ）にお
けるＲ期間においてコンパレータはリセットモードにあ
り、クロック信号ＣＫがローレベルのとき、即ち、図８
（ｄ）におけるＣ期間においてコンパレータは比較モー
ドにある。
示すタイミングチャートである。以下、図７と図８を参
照しつつ、このコンパレータの動作を説明する。クロッ
ク信号ＣＫがハイレベルのとき、即ち、図８（ｄ）にお
けるＲ期間においてコンパレータはリセットモードにあ
り、クロック信号ＣＫがローレベルのとき、即ち、図８
（ｄ）におけるＣ期間においてコンパレータは比較モー
ドにある。
【００１０】リセットモードのとき、ラッチ回路２０に
おいて、トランジスタＮ１とＮ２が非導通状態にあり、
トランジスタＮ３が導通状態にある。また、トランジス
タＰ３とＰ６が導通状態にある。このため、ノードＮＤ
ｃがノードＮＤａから切り離され、ノードＮＤｄがノー
ドＮＤｂから切り離される。ノードＮＤｃとＮＤｄがと
もに電源電圧ＶCCにプリチャージされる。また、ノード
ＮＤａとＮＤｂが導通状態にあるトランジスタＮ３によ
ってほぼ等しい電位に保持されるので、トランジスタＮ
４とＮ５には同じ電流が流れる。一方、トランジスタＮ
４とＮ５は入力差動増幅回路１０の負荷を構成している
ので、入力差動増幅回路１０はトランジスタＮ４とＮ５
に、それぞれ入力信号Ｖ inと基準電圧Ｖref との差電圧
に応じた差電流を流そうとする。このため、リセットモ
ードのとき、クロック信号ＣＫがハイレベルからローレ
ベルに切り替わったあと、即ちリセットモードから比較
モードに切り替わったとき、トランジスタＮ３が遮断す
るとともに、トランジスタＮ４とＮ５にそれぞれ入力電
圧Ｖinと基準電圧Ｖref との差電圧に応じた差動電流が
流れ、ノードＮＤａとＮＤｂとの間に電位差が生じる。
おいて、トランジスタＮ１とＮ２が非導通状態にあり、
トランジスタＮ３が導通状態にある。また、トランジス
タＰ３とＰ６が導通状態にある。このため、ノードＮＤ
ｃがノードＮＤａから切り離され、ノードＮＤｄがノー
ドＮＤｂから切り離される。ノードＮＤｃとＮＤｄがと
もに電源電圧ＶCCにプリチャージされる。また、ノード
ＮＤａとＮＤｂが導通状態にあるトランジスタＮ３によ
ってほぼ等しい電位に保持されるので、トランジスタＮ
４とＮ５には同じ電流が流れる。一方、トランジスタＮ
４とＮ５は入力差動増幅回路１０の負荷を構成している
ので、入力差動増幅回路１０はトランジスタＮ４とＮ５
に、それぞれ入力信号Ｖ inと基準電圧Ｖref との差電圧
に応じた差電流を流そうとする。このため、リセットモ
ードのとき、クロック信号ＣＫがハイレベルからローレ
ベルに切り替わったあと、即ちリセットモードから比較
モードに切り替わったとき、トランジスタＮ３が遮断す
るとともに、トランジスタＮ４とＮ５にそれぞれ入力電
圧Ｖinと基準電圧Ｖref との差電圧に応じた差動電流が
流れ、ノードＮＤａとＮＤｂとの間に電位差が生じる。
【００１１】図８（ｄ）に示すように、クロック信号Ｃ
Ｋがハイレベルからローレベルに切り替わったとき、コ
ンパレータがリセットモードから比較モードに入る。こ
のとき、ラッチ回路２０において、トランジスタＮ１と
Ｎ２が導通し、トランジスタＮ３が遮断する。また、ト
ランジスタＰ３とＰ６が遮断する。このため、ノードＮ
ＤｃとＮＤａ、ノードＮＤｂとＮＤｄがそれぞれ接続さ
れ、トランジスタＰ４，Ｐ５とＮ４，Ｎ５によってＣＭ
ＯＳのラッチ回路が形成される。このラッチ回路によっ
て、モード切り替え直後にノードＮＤａとＮＤｂの間に
生じた微小な電位差が増幅され、出力ノードＮＤｃとＮ
Ｄｄの電圧が決定される。即ち、ラッチ回路２０によっ
て、微小の電圧差が増幅され、その結果、ノードＮＤｃ
とＮＤｄのうち、一方がほぼ電源電圧ＶCCに保持され、
他方が接地電位ＧＮＤに保持されるので、入力信号Ｖin
と基準電圧Ｖref との比較結果に応じてディジタルデー
タが得られる。
Ｋがハイレベルからローレベルに切り替わったとき、コ
ンパレータがリセットモードから比較モードに入る。こ
のとき、ラッチ回路２０において、トランジスタＮ１と
Ｎ２が導通し、トランジスタＮ３が遮断する。また、ト
ランジスタＰ３とＰ６が遮断する。このため、ノードＮ
ＤｃとＮＤａ、ノードＮＤｂとＮＤｄがそれぞれ接続さ
れ、トランジスタＰ４，Ｐ５とＮ４，Ｎ５によってＣＭ
ＯＳのラッチ回路が形成される。このラッチ回路によっ
て、モード切り替え直後にノードＮＤａとＮＤｂの間に
生じた微小な電位差が増幅され、出力ノードＮＤｃとＮ
Ｄｄの電圧が決定される。即ち、ラッチ回路２０によっ
て、微小の電圧差が増幅され、その結果、ノードＮＤｃ
とＮＤｄのうち、一方がほぼ電源電圧ＶCCに保持され、
他方が接地電位ＧＮＤに保持されるので、入力信号Ｖin
と基準電圧Ｖref との比較結果に応じてディジタルデー
タが得られる。
【００１２】フリップフロップ３０は、ラッチ回路２０
の出力ノードＮＤｃとＮＤｄの出力信号に応じて、出力
端子ＱとＱＢのレベルが設定される。例えば、ラッチ回
路２０の出力ノードＮＤｃがローレベルの場合、出力端
子Ｑがハイレベル、出力端子ＱＢがローレベルに設定さ
れる。逆に、ラッチ回路２０の出力ノードＮＤｄがロー
レベルの場合、出力端子Ｑがローレベル、出力端子ＱＢ
がハイレベルに設定される。
の出力ノードＮＤｃとＮＤｄの出力信号に応じて、出力
端子ＱとＱＢのレベルが設定される。例えば、ラッチ回
路２０の出力ノードＮＤｃがローレベルの場合、出力端
子Ｑがハイレベル、出力端子ＱＢがローレベルに設定さ
れる。逆に、ラッチ回路２０の出力ノードＮＤｄがロー
レベルの場合、出力端子Ｑがローレベル、出力端子ＱＢ
がハイレベルに設定される。
【００１３】上述したように、入力信号Ｖinと基準電圧
Ｖref との電圧差に応じて、ラッチ回路２０によって、
リセットモードのとき差電流が生成され、比較モードの
とき、この差電流に応じて出力ノードＮＤｃとＮＤｄの
レベルが設定される。さらに、フリップフロップ３０に
よってラッチ回路２０の出力ノードＮＤｃとＮＤｄの電
圧差が増幅され、出力端子ＱとＱＢからほぼ電源電圧Ｖ
CCの振幅を持つ差動信号が出力される。クロック信号Ｃ
Ｋの１周期毎に入力信号Ｖinと基準電圧Ｖrefとの比較
が行われ、その結果に応じたディジタルデータが得られ
る。また、ラッチ回路２０において、正帰還回路によっ
て微小の差動電圧を増幅して、ほぼ電源電圧程度の振幅
を持つディジタルデータを出力できるため、別段に増幅
回路を必要とせず、低電源電圧化並びに低消費電力化を
実現できる。
Ｖref との電圧差に応じて、ラッチ回路２０によって、
リセットモードのとき差電流が生成され、比較モードの
とき、この差電流に応じて出力ノードＮＤｃとＮＤｄの
レベルが設定される。さらに、フリップフロップ３０に
よってラッチ回路２０の出力ノードＮＤｃとＮＤｄの電
圧差が増幅され、出力端子ＱとＱＢからほぼ電源電圧Ｖ
CCの振幅を持つ差動信号が出力される。クロック信号Ｃ
Ｋの１周期毎に入力信号Ｖinと基準電圧Ｖrefとの比較
が行われ、その結果に応じたディジタルデータが得られ
る。また、ラッチ回路２０において、正帰還回路によっ
て微小の差動電圧を増幅して、ほぼ電源電圧程度の振幅
を持つディジタルデータを出力できるため、別段に増幅
回路を必要とせず、低電源電圧化並びに低消費電力化を
実現できる。
【００１４】
【発明が解決しようとする課題】ところで、上述したコ
ンパレータを用いることで、低電圧化を達成できるが、
入力帯域の点においては所望の特性が得られない。この
コンパレータはチョッパ型コンパレータとは異なり、基
本的には連続系の比較動作となるため、スルーレートの
高い入力信号が印加された場合に劣化の程度が顕著に現
れる。特にフラッシュ型Ａ／Ｄコンバータでは入力帯域
が性能の優劣を決定することから、広帯域化が望まれ
る。
ンパレータを用いることで、低電圧化を達成できるが、
入力帯域の点においては所望の特性が得られない。この
コンパレータはチョッパ型コンパレータとは異なり、基
本的には連続系の比較動作となるため、スルーレートの
高い入力信号が印加された場合に劣化の程度が顕著に現
れる。特にフラッシュ型Ａ／Ｄコンバータでは入力帯域
が性能の優劣を決定することから、広帯域化が望まれ
る。
【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電源電圧で動作でき、低消費
電力化及び入力広帯域化を実現できるコンパレータ及び
それを用いたＡ／Ｄコンバータを提供することにある。
のであり、その目的は、低電源電圧で動作でき、低消費
電力化及び入力広帯域化を実現できるコンパレータ及び
それを用いたＡ／Ｄコンバータを提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のコンパレータは、入力信号と所定の基準信
号とを比較し、上記入力信号と上記基準信号との大小関
係を示す比較結果を出力するコンパレータであって、上
記入力信号と上記基準信号をそれぞれ入力し、上記入力
信号と上記基準信号との電圧の差に応じた差動信号を出
力する差動増幅回路と、上記差動信号を保持する保持回
路と、上記保持回路によって保持された上記差動信号を
増幅し、増幅結果を保持して出力するラッチ回路とを有
する。
め、本発明のコンパレータは、入力信号と所定の基準信
号とを比較し、上記入力信号と上記基準信号との大小関
係を示す比較結果を出力するコンパレータであって、上
記入力信号と上記基準信号をそれぞれ入力し、上記入力
信号と上記基準信号との電圧の差に応じた差動信号を出
力する差動増幅回路と、上記差動信号を保持する保持回
路と、上記保持回路によって保持された上記差動信号を
増幅し、増幅結果を保持して出力するラッチ回路とを有
する。
【００１７】また、本発明では、好適には、上記保持回
路は、上記差動信号を保持するキャパシタと、上記差動
増幅回路の出力端子と上記キャパシタとの間に設けられ
ているスイッチング素子とを有し、トラッキングモード
のとき、上記スイッチング素子が導通状態に保持され、
上記差動増幅回路の出力信号が上記キャパシタに印加さ
れ、ホールドモードのとき、上記スイッチング素子が非
導通状態に保持され、上記キャパシタによって上記差動
信号が保持される。
路は、上記差動信号を保持するキャパシタと、上記差動
増幅回路の出力端子と上記キャパシタとの間に設けられ
ているスイッチング素子とを有し、トラッキングモード
のとき、上記スイッチング素子が導通状態に保持され、
上記差動増幅回路の出力信号が上記キャパシタに印加さ
れ、ホールドモードのとき、上記スイッチング素子が非
導通状態に保持され、上記キャパシタによって上記差動
信号が保持される。
【００１８】また、本発明では、好適には、上記ラッチ
回路は、第１と第２の第１導電型トランジスタと、第１
と第２の第２導電型トランジスタとを有し、上記第１の
第１導電型トランジスタの制御端子が上記第２の第１導
電型トランジスタの出力端子に接続され、上記第２の第
１導電型トランジスタの制御端子が上記第１の第１導電
型トランジスタの出力端子に接続され、上記第１の第２
導電型トランジスタの制御端子が上記第２の第２導電型
トランジスタの出力端子に接続され、上記第２の第２導
電型トランジスタの制御端子が上記第１の第２導電型ト
ランジスタの出力端子に接続されている。
回路は、第１と第２の第１導電型トランジスタと、第１
と第２の第２導電型トランジスタとを有し、上記第１の
第１導電型トランジスタの制御端子が上記第２の第１導
電型トランジスタの出力端子に接続され、上記第２の第
１導電型トランジスタの制御端子が上記第１の第１導電
型トランジスタの出力端子に接続され、上記第１の第２
導電型トランジスタの制御端子が上記第２の第２導電型
トランジスタの出力端子に接続され、上記第２の第２導
電型トランジスタの制御端子が上記第１の第２導電型ト
ランジスタの出力端子に接続されている。
【００１９】また、本発明では、好適には、上記第１の
第１導電型トランジスタの出力端子と上記第１の第２導
電型トランジスタの出力端子との間に接続されている第
１のスイッチング素子と、上記第２の第１導電型トラン
ジスタの出力端子と上記第２の第２導電型トランジスタ
の出力端子との間に接続されている第２のスイッチング
素子とを有し、リセットモードのとき、上記第１と第２
のスイッチング素子が非導通状態に保持され、比較モー
ドのとき、上記第１と第２のスイッチング素子が導通状
態に保持される。また、上記第１と第２の第１導電型ト
ランジスタの出力端子の間に接続されている第３のスイ
ッチング素子を有し、リセットモードのとき、上記第３
のスイッチング素子が導通状態に保持され、比較モード
のとき、上記第３のスイッチング素子が非導通状態に保
持される。
第１導電型トランジスタの出力端子と上記第１の第２導
電型トランジスタの出力端子との間に接続されている第
１のスイッチング素子と、上記第２の第１導電型トラン
ジスタの出力端子と上記第２の第２導電型トランジスタ
の出力端子との間に接続されている第２のスイッチング
素子とを有し、リセットモードのとき、上記第１と第２
のスイッチング素子が非導通状態に保持され、比較モー
ドのとき、上記第１と第２のスイッチング素子が導通状
態に保持される。また、上記第１と第２の第１導電型ト
ランジスタの出力端子の間に接続されている第３のスイ
ッチング素子を有し、リセットモードのとき、上記第３
のスイッチング素子が導通状態に保持され、比較モード
のとき、上記第３のスイッチング素子が非導通状態に保
持される。
【００２０】また、本発明では、好適には、上記リセッ
トモードのとき、上記第１と第２の第２導電型トランジ
スタの出力端子を所定の電圧に保持するリセット回路を
有する。
トモードのとき、上記第１と第２の第２導電型トランジ
スタの出力端子を所定の電圧に保持するリセット回路を
有する。
【００２１】また、本発明では、好適には、上記保持回
路は、上記差動信号をなす第１と第２の電圧がそれぞれ
制御端子に印加され、当該差動信号に応じた差動電流を
出力する第１の電圧／電流変換トランジスタと第２の電
圧／電流変換トランジスタと、制御端子がそれぞれ出力
端子に接続されている第１と第２の負荷用第１導電型ト
ランジスタと、上記第１と第２の電圧／電流変換トラン
ジスタの出力端子に接続され、負荷を切り替える負荷切
り替え回路とを有し、トラッキングモードのとき、上記
負荷切り替え回路は上記第１の電圧／電流変換トランジ
スタの出力端子を上記第１の負荷用第１導電型トランジ
スタの出力端子に接続し、上記第２の電圧／電流変換ト
ランジスタの出力端子を上記第２の負荷用第１導電型ト
ランジスタの出力端子に接続し、ホールドモードのと
き、上記負荷切り替え回路は上記第１の電圧／電流変換
トランジスタの出力端子を上記第１の第１導電型トラン
ジスタの出力端子に接続し、上記第２の電圧／電流変換
トランジスタの出力端子を上記第２の第１導電型トラン
ジスタの出力端子に接続する。
路は、上記差動信号をなす第１と第２の電圧がそれぞれ
制御端子に印加され、当該差動信号に応じた差動電流を
出力する第１の電圧／電流変換トランジスタと第２の電
圧／電流変換トランジスタと、制御端子がそれぞれ出力
端子に接続されている第１と第２の負荷用第１導電型ト
ランジスタと、上記第１と第２の電圧／電流変換トラン
ジスタの出力端子に接続され、負荷を切り替える負荷切
り替え回路とを有し、トラッキングモードのとき、上記
負荷切り替え回路は上記第１の電圧／電流変換トランジ
スタの出力端子を上記第１の負荷用第１導電型トランジ
スタの出力端子に接続し、上記第２の電圧／電流変換ト
ランジスタの出力端子を上記第２の負荷用第１導電型ト
ランジスタの出力端子に接続し、ホールドモードのと
き、上記負荷切り替え回路は上記第１の電圧／電流変換
トランジスタの出力端子を上記第１の第１導電型トラン
ジスタの出力端子に接続し、上記第２の電圧／電流変換
トランジスタの出力端子を上記第２の第１導電型トラン
ジスタの出力端子に接続する。
【００２２】また、本発明では、好適には、上記保持回
路が上記ホールドモードにあるとき、上記ラッチ回路は
上記リセットモードから上記比較モードに切り替わるよ
うに切り替えのタイミングが制御される。
路が上記ホールドモードにあるとき、上記ラッチ回路は
上記リセットモードから上記比較モードに切り替わるよ
うに切り替えのタイミングが制御される。
【００２３】また、本発明は、入力信号の電圧レベルに
応じたディジタルデータを出力するＡ／Ｄコンバータで
あって、所定の基準電圧を分圧し、分圧電圧を基準電圧
として出力する分圧用抵抗素子と、上記入力信号と上記
基準電圧とを比較し、当該比較結果に応じて第１または
第２の論理レベルの比較結果を出力するコンパレータ
と、上記コンパレータの比較結果に応じて、上記ディジ
タルデータを出力するエンコーダとを有し、上記コンパ
レータは、上記入力信号と上記基準信号をそれぞれ入力
し、上記入力信号と上記基準信号との電圧の差に応じた
差動信号を出力する差動増幅回路と、上記差動信号を保
持する保持回路と、上記保持回路によって保持された上
記差動信号を増幅し、増幅の結果第１または第２の論理
レベルの比較結果を保持して出力するラッチ回路とを有
する。
応じたディジタルデータを出力するＡ／Ｄコンバータで
あって、所定の基準電圧を分圧し、分圧電圧を基準電圧
として出力する分圧用抵抗素子と、上記入力信号と上記
基準電圧とを比較し、当該比較結果に応じて第１または
第２の論理レベルの比較結果を出力するコンパレータ
と、上記コンパレータの比較結果に応じて、上記ディジ
タルデータを出力するエンコーダとを有し、上記コンパ
レータは、上記入力信号と上記基準信号をそれぞれ入力
し、上記入力信号と上記基準信号との電圧の差に応じた
差動信号を出力する差動増幅回路と、上記差動信号を保
持する保持回路と、上記保持回路によって保持された上
記差動信号を増幅し、増幅の結果第１または第２の論理
レベルの比較結果を保持して出力するラッチ回路とを有
する。
【００２４】
【発明の実施の形態】第１実施形態 図１は本発明に係るコンパレータの第１の実施形態を示
す回路図である。図示のように、本実施形態のコンパレ
ータは、入力差動増幅回路１００、ホールド回路１１０
及びラッチ回路１２０によって構成されている。
す回路図である。図示のように、本実施形態のコンパレ
ータは、入力差動増幅回路１００、ホールド回路１１０
及びラッチ回路１２０によって構成されている。
【００２５】入力差動増幅回路１００は、ｐＭＯＳトラ
ンジスタＰＴ０，ＰＴ１，ＰＴ２、及びｎＭＯＳトラン
ジスタＮＴ１，ＮＴ２によって構成されている。トラン
ジスタＰＴ１とＰＴ２によって差動対が構成され、トラ
ンジスタＰＴ１のゲートに入力信号Ｖinが印加され、ト
ランジスタＰＴ２のゲートに基準電圧Ｖ ref が入力され
る。トランジスタＰＴ０は、差動対に動作電流を供給す
る電流源を構成している。トランジスタＮＴ１とＮＴ２
は、トランジスタＰＴ１とＰＴ２で構成されている差動
対の負荷回路を構成している。図示のように、トランジ
スタＮＴ１において、ゲートとドレインが接続され、そ
の接続点がトランジスタＰＴ１のドレインに接続されて
いる。また、トランジスタＮＴ２においては、ゲートと
ドレインが接続され、その接続点がトランジスタＰＴ２
のドレインに接続されている。トランジスタＮＴ１とＮ
Ｔ２のソースがともに接地されている。即ち、トランジ
スタＮＴ１とＮＴ２がそれぞれダイオード接続されてい
る。
ンジスタＰＴ０，ＰＴ１，ＰＴ２、及びｎＭＯＳトラン
ジスタＮＴ１，ＮＴ２によって構成されている。トラン
ジスタＰＴ１とＰＴ２によって差動対が構成され、トラ
ンジスタＰＴ１のゲートに入力信号Ｖinが印加され、ト
ランジスタＰＴ２のゲートに基準電圧Ｖ ref が入力され
る。トランジスタＰＴ０は、差動対に動作電流を供給す
る電流源を構成している。トランジスタＮＴ１とＮＴ２
は、トランジスタＰＴ１とＰＴ２で構成されている差動
対の負荷回路を構成している。図示のように、トランジ
スタＮＴ１において、ゲートとドレインが接続され、そ
の接続点がトランジスタＰＴ１のドレインに接続されて
いる。また、トランジスタＮＴ２においては、ゲートと
ドレインが接続され、その接続点がトランジスタＰＴ２
のドレインに接続されている。トランジスタＮＴ１とＮ
Ｔ２のソースがともに接地されている。即ち、トランジ
スタＮＴ１とＮＴ２がそれぞれダイオード接続されてい
る。
【００２６】ホールド回路１１０は、ｎＭＯＳトランジ
スタＮＴ３，ＮＴ４，ＮＴ５，ＮＴ６及びキャパシタＣ
１，Ｃ２によって構成されている。トランジスタＮＴ３
とＮＴ４のドレインがそれぞれ差動対をなすトランジス
タＰＴ１とＰＴ２のドレインに接続されている。トラン
ジスタＮＴ３とＮＴ４のゲートにクロック信号ＣＫ１が
印加される。トランジスタＮＴ５のゲートは、トランジ
スタＮＴ４のソースに接続され、トランジスタＮＴ６の
ゲートは、トランジスタＮＴ３のソースに接続されてい
る。また、トランジスタＮＴ５とＮＴ６のソースがとも
に接地されている。キャパシタＣ１の一方の電極がトラ
ンジスタＮＴ３のソースに接続され、他方の電極が接地
され、キャパシタＣ２の一方の電極がトランジスタＮＴ
４のソースに接続され、他方の電極が接地されている。
スタＮＴ３，ＮＴ４，ＮＴ５，ＮＴ６及びキャパシタＣ
１，Ｃ２によって構成されている。トランジスタＮＴ３
とＮＴ４のドレインがそれぞれ差動対をなすトランジス
タＰＴ１とＰＴ２のドレインに接続されている。トラン
ジスタＮＴ３とＮＴ４のゲートにクロック信号ＣＫ１が
印加される。トランジスタＮＴ５のゲートは、トランジ
スタＮＴ４のソースに接続され、トランジスタＮＴ６の
ゲートは、トランジスタＮＴ３のソースに接続されてい
る。また、トランジスタＮＴ５とＮＴ６のソースがとも
に接地されている。キャパシタＣ１の一方の電極がトラ
ンジスタＮＴ３のソースに接続され、他方の電極が接地
され、キャパシタＣ２の一方の電極がトランジスタＮＴ
４のソースに接続され、他方の電極が接地されている。
【００２７】ラッチ回路１２０は、ｐＭＯＳトランジス
タＰＴ３，ＰＴ４，ＰＴ５，ＰＴ６，ＰＴ７及びｎＭＯ
ＳトランジスタＮＴ７，ＮＴ８，ＮＴ９，ＮＴ１０によ
って構成されている。トランジスタＰＴ３とＰＴ４のソ
ースが電源電圧ＶCCに接続され、ゲートが互いに相手の
ドレインに接続されている。トランジスタＰＴ３とＰＴ
４のドレインがそれぞれノードＮＤａとＮＤｂに接続さ
れている。トランジスタＰＴ５はノードＮＤａとＮＤｂ
との間に接続されている。トランジスタＰＴ５のゲート
にクロック信号ＣＫ２の反転信号ＣＫ２Ｂが印加され
る。
タＰＴ３，ＰＴ４，ＰＴ５，ＰＴ６，ＰＴ７及びｎＭＯ
ＳトランジスタＮＴ７，ＮＴ８，ＮＴ９，ＮＴ１０によ
って構成されている。トランジスタＰＴ３とＰＴ４のソ
ースが電源電圧ＶCCに接続され、ゲートが互いに相手の
ドレインに接続されている。トランジスタＰＴ３とＰＴ
４のドレインがそれぞれノードＮＤａとＮＤｂに接続さ
れている。トランジスタＰＴ５はノードＮＤａとＮＤｂ
との間に接続されている。トランジスタＰＴ５のゲート
にクロック信号ＣＫ２の反転信号ＣＫ２Ｂが印加され
る。
【００２８】トランジスタＮＴ８とＮＴ９のソースが接
地され、ゲートが互いに相手のドレインに接続さてい
る。トランジスタＮＴ８とＮＴ９のドレインがそれぞれ
ノードＮＤｃとＮＤｄに接続されている。トランジスタ
ＮＴ７はトランジスタＮＴ８に並列に接続され、トラン
ジスタＮＴ１０はトランジスタＮＴ９に並列に接続され
ている。トランジスタＮＴ７とＮＴ１０のゲートにクロ
ック信号ＣＫ２が印加される。トランジスタＰＴ６がノ
ードＮＤａとＮＤｃとの間に接続され、トランジスタＰ
Ｔ７がノードＮＤｂとＮＤｄとの間に接続されている。
トランジスタＰＴ６，ＰＴ７のゲートにクロック信号Ｃ
Ｋ２が印加される。
地され、ゲートが互いに相手のドレインに接続さてい
る。トランジスタＮＴ８とＮＴ９のドレインがそれぞれ
ノードＮＤｃとＮＤｄに接続されている。トランジスタ
ＮＴ７はトランジスタＮＴ８に並列に接続され、トラン
ジスタＮＴ１０はトランジスタＮＴ９に並列に接続され
ている。トランジスタＮＴ７とＮＴ１０のゲートにクロ
ック信号ＣＫ２が印加される。トランジスタＰＴ６がノ
ードＮＤａとＮＤｃとの間に接続され、トランジスタＰ
Ｔ７がノードＮＤｂとＮＤｄとの間に接続されている。
トランジスタＰＴ６，ＰＴ７のゲートにクロック信号Ｃ
Ｋ２が印加される。
【００２９】図２は、本実施形態のコンパレータの動作
時のタイミングチャートである。以下、図１及び図２を
参照しつつ、本実施形態のコンパレータの動作について
説明する。
時のタイミングチャートである。以下、図１及び図２を
参照しつつ、本実施形態のコンパレータの動作について
説明する。
【００３０】図２（ｂ）と（ｃ）に示すように、クロッ
ク信号ＣＫ１とＣＫ２は、同じ位相を持つ同相信号であ
る。図２（ａ）に示す入力信号Ｖinに対して、入力差動
増幅回路１００によって、入力信号Ｖinと基準電圧Ｖ
ref との電圧差に応じた差動電流をトランジスタＮＴ５
とＮＴ６に流す。トランジスタＮＴ３とＮＴ４が導通状
態にあるとき、トランジスタＮＴ１とＮＴ６、トランジ
スタＮＴ２とＮＴ５がそれぞれカレントミラー回路を形
成するので、トランジスタＮＴ５とＮＴ６に流れる電流
がそれぞれトランジスタＮＴ１とＮＴ２に流れる電流に
よって決まる。即ち、クロック信号ＣＫ１がハイレベル
のとき（図２（ｂ）におけるＴ区間）、ホールド回路１
１０はトラッキングモードにあり、入力差動増幅回路１
００の出力差動信号に応じて、トランジスタＮＴ５とＮ
Ｔ６に流れる電流がそれぞれ決まる。
ク信号ＣＫ１とＣＫ２は、同じ位相を持つ同相信号であ
る。図２（ａ）に示す入力信号Ｖinに対して、入力差動
増幅回路１００によって、入力信号Ｖinと基準電圧Ｖ
ref との電圧差に応じた差動電流をトランジスタＮＴ５
とＮＴ６に流す。トランジスタＮＴ３とＮＴ４が導通状
態にあるとき、トランジスタＮＴ１とＮＴ６、トランジ
スタＮＴ２とＮＴ５がそれぞれカレントミラー回路を形
成するので、トランジスタＮＴ５とＮＴ６に流れる電流
がそれぞれトランジスタＮＴ１とＮＴ２に流れる電流に
よって決まる。即ち、クロック信号ＣＫ１がハイレベル
のとき（図２（ｂ）におけるＴ区間）、ホールド回路１
１０はトラッキングモードにあり、入力差動増幅回路１
００の出力差動信号に応じて、トランジスタＮＴ５とＮ
Ｔ６に流れる電流がそれぞれ決まる。
【００３１】クロック信号ＣＫ２がハイレベルのとき、
ラッチ回路１２０がリセットモードにある。このとき、
トランジスタＰＴ５が導通状態にあり、トランジスタＰ
Ｔ６とＰＴ７が非導通状態にある。また、トランジスタ
ＮＴ７とＮＴ１０が導通状態にある。このため、ノード
ＮＤａとＮＤｂが導通状態にあるトランジスタＰＴ５に
よって、ほぼ同じ電位に保持されるので、トランジスタ
ＰＴ３とＰＴ４にほぼ等しい電流が流れる。一方、ノー
ドＮＤｃとＮＤｄは、それぞれ接地電位ＧＮＤにリセッ
トされる。
ラッチ回路１２０がリセットモードにある。このとき、
トランジスタＰＴ５が導通状態にあり、トランジスタＰ
Ｔ６とＰＴ７が非導通状態にある。また、トランジスタ
ＮＴ７とＮＴ１０が導通状態にある。このため、ノード
ＮＤａとＮＤｂが導通状態にあるトランジスタＰＴ５に
よって、ほぼ同じ電位に保持されるので、トランジスタ
ＰＴ３とＰＴ４にほぼ等しい電流が流れる。一方、ノー
ドＮＤｃとＮＤｄは、それぞれ接地電位ＧＮＤにリセッ
トされる。
【００３２】クロック信号ＣＫ１がローレベルのとき
（図２（ｂ）におけるＨ区間）、ホールド回路１１０は
ホールドモードにある。このとき、トランジスタＮＴ３
とＮＴ４が非導通状態にあるので、キャパシタＣ１とＣ
２によって、入力差動増幅回路１００によって出力され
る差動電圧が保持される。また、キャパシタＣ１とＣ２
によって保持されている電圧差に応じて、トランジスタ
ＮＴ５とＮＴ６に、モード切り替え直前の差動電流が流
れる。
（図２（ｂ）におけるＨ区間）、ホールド回路１１０は
ホールドモードにある。このとき、トランジスタＮＴ３
とＮＴ４が非導通状態にあるので、キャパシタＣ１とＣ
２によって、入力差動増幅回路１００によって出力され
る差動電圧が保持される。また、キャパシタＣ１とＣ２
によって保持されている電圧差に応じて、トランジスタ
ＮＴ５とＮＴ６に、モード切り替え直前の差動電流が流
れる。
【００３３】クロック信号ＣＫ２がローレベルのとき、
ラッチ回路１２０は比較モードにある。このとき、トラ
ンジスタＰＴ５が非導通状態にあり、トランジスタＰＴ
６とＰＴ７が導通状態にある。また、トランジスタＮＴ
７とＮＴ１０が非導通状態にある。このため、ノードＮ
ＤａとＮＤｃ、ノードＮＤｂとＮＤｄがそれぞれ接続さ
れる。図２（ｄ）に示すようにトランジスタＮＴ５とＮ
Ｔ６に流れる差動電流に応じて、ノードＮＤａとＮＤｂ
との間に電圧差が生じる。そして、ラッチ回路１２０に
おける正帰還によってこの電圧差が増幅され、図２
（ｅ）に示すように、ノードＮＤｃとＮＤｄ、即ち、ラ
ッチ回路１２０の出力端子Ｑ，ＱＢから入力信号Ｖ inと
基準電圧Ｖref との電圧差に応じたディジタルデータが
得られる。
ラッチ回路１２０は比較モードにある。このとき、トラ
ンジスタＰＴ５が非導通状態にあり、トランジスタＰＴ
６とＰＴ７が導通状態にある。また、トランジスタＮＴ
７とＮＴ１０が非導通状態にある。このため、ノードＮ
ＤａとＮＤｃ、ノードＮＤｂとＮＤｄがそれぞれ接続さ
れる。図２（ｄ）に示すようにトランジスタＮＴ５とＮ
Ｔ６に流れる差動電流に応じて、ノードＮＤａとＮＤｂ
との間に電圧差が生じる。そして、ラッチ回路１２０に
おける正帰還によってこの電圧差が増幅され、図２
（ｅ）に示すように、ノードＮＤｃとＮＤｄ、即ち、ラ
ッチ回路１２０の出力端子Ｑ，ＱＢから入力信号Ｖ inと
基準電圧Ｖref との電圧差に応じたディジタルデータが
得られる。
【００３４】なお、図２（ｂ）と（ｃ）に示すように、
クロック信号ＣＫ１とＣＫ２の位相が同相する場合、正
しい比較結果が得られるが、クロック信号ＣＫ１とＣＫ
２が常に同相であるとは限らず、信号線の遅延などによ
って、クロック信号ＣＫ１とＣＫ２の位相ずれが生じる
こともある。また、コンパレータの動作タイミングとし
て、ホールド回路１１０がホールドモードのとき、ラッ
チ回路１２０がリセットモードから比較モードに切り替
わるのがもっとも望ましい。このため、クロック信号Ｃ
Ｋ１とＣＫ２は図３（ａ）と（ｂ）に示すようなタイミ
ングにあることが望まれる。
クロック信号ＣＫ１とＣＫ２の位相が同相する場合、正
しい比較結果が得られるが、クロック信号ＣＫ１とＣＫ
２が常に同相であるとは限らず、信号線の遅延などによ
って、クロック信号ＣＫ１とＣＫ２の位相ずれが生じる
こともある。また、コンパレータの動作タイミングとし
て、ホールド回路１１０がホールドモードのとき、ラッ
チ回路１２０がリセットモードから比較モードに切り替
わるのがもっとも望ましい。このため、クロック信号Ｃ
Ｋ１とＣＫ２は図３（ａ）と（ｂ）に示すようなタイミ
ングにあることが望まれる。
【００３５】図３（ａ）と（ｂ）に示すように、クロッ
ク信号ＣＫ１がローレベルの間、即ち、ホールド回路１
１０がホールドモードのとき、クロック信号ＣＫ２がハ
イレベルからローレベルに切り替わり、これに従ってラ
ッチ回路１２０がリセットモードから比較モードに入
る。また、クロック信号ＣＫ１がハイレベルの間、即
ち、ホールド回路１１０がトラッキングモードのとき、
クロック信号ＣＫ２がローレベルからハイレベルに切り
替わって、これに応じてラッチ回路１２０が比較モード
からリセットモードに切り替わる。このため、ホールド
回路１１０がトラッキングモードの間、トランジスタＮ
Ｔ５とＮＴ６の負荷の状態が変化し、正確な信号サンプ
ルはできなくなる。後述する本発明の第２の実施形態
は、この問題を解決するために考案された改良したコン
パレータの実施形態である。
ク信号ＣＫ１がローレベルの間、即ち、ホールド回路１
１０がホールドモードのとき、クロック信号ＣＫ２がハ
イレベルからローレベルに切り替わり、これに従ってラ
ッチ回路１２０がリセットモードから比較モードに入
る。また、クロック信号ＣＫ１がハイレベルの間、即
ち、ホールド回路１１０がトラッキングモードのとき、
クロック信号ＣＫ２がローレベルからハイレベルに切り
替わって、これに応じてラッチ回路１２０が比較モード
からリセットモードに切り替わる。このため、ホールド
回路１１０がトラッキングモードの間、トランジスタＮ
Ｔ５とＮＴ６の負荷の状態が変化し、正確な信号サンプ
ルはできなくなる。後述する本発明の第２の実施形態
は、この問題を解決するために考案された改良したコン
パレータの実施形態である。
【００３６】以上説明したように、本実施形態によれ
ば、入力差動増幅回路１００によって入力信号Ｖinと基
準電圧Ｖref との電圧差に応じて差動電流が生成され、
クロック信号ＣＫ１がローレベルのとき、ホールド回路
１１０がホールドモードにあり、入力差動増幅回路１０
０によって出力された差動電圧がキャパシタＣ１とＣ２
によって保持される。ラッチ回路１２０において、リセ
ットモードのとき、出力端子ＱとＱＢが接地電位ＧＮＤ
にリセットされ、導通状態にあるトランジスタＰＴ５に
よってノードＮＤａとＮＤｂがほぼ同電位に保持され
る。比較モードのときホールド回路１１０によって保持
された差電圧に応じてノードＮＤａとＮＤｂに電位差が
生じて、さらに正帰還回路による増幅の結果入力信号Ｖ
inと基準電圧Ｖref との電圧差に応じたディジタルデー
タが得られる。
ば、入力差動増幅回路１００によって入力信号Ｖinと基
準電圧Ｖref との電圧差に応じて差動電流が生成され、
クロック信号ＣＫ１がローレベルのとき、ホールド回路
１１０がホールドモードにあり、入力差動増幅回路１０
０によって出力された差動電圧がキャパシタＣ１とＣ２
によって保持される。ラッチ回路１２０において、リセ
ットモードのとき、出力端子ＱとＱＢが接地電位ＧＮＤ
にリセットされ、導通状態にあるトランジスタＰＴ５に
よってノードＮＤａとＮＤｂがほぼ同電位に保持され
る。比較モードのときホールド回路１１０によって保持
された差電圧に応じてノードＮＤａとＮＤｂに電位差が
生じて、さらに正帰還回路による増幅の結果入力信号Ｖ
inと基準電圧Ｖref との電圧差に応じたディジタルデー
タが得られる。
【００３７】第２実施形態 図４は本発明に係るコンパレータの第２の実施形態を示
す回路図である。図示のように、本実施形態のコンパレ
ータは、入力差動増幅回路１００、ホールド回路１３０
及びラッチ回路１２０によって構成されている。本実施
形態のコンパレータは、図１に示す第１の実施形態のコ
ンパレータに較べると、ホールド回路１３０を除いて、
入力差動増幅回路１００とラッチ回路１２０は、ほぼ同
じ構成を有する。以下、ホールド回路１３０の構成及び
機能を中心に、本実施形態のコンパレータを説明する。
す回路図である。図示のように、本実施形態のコンパレ
ータは、入力差動増幅回路１００、ホールド回路１３０
及びラッチ回路１２０によって構成されている。本実施
形態のコンパレータは、図１に示す第１の実施形態のコ
ンパレータに較べると、ホールド回路１３０を除いて、
入力差動増幅回路１００とラッチ回路１２０は、ほぼ同
じ構成を有する。以下、ホールド回路１３０の構成及び
機能を中心に、本実施形態のコンパレータを説明する。
【００３８】図４に示すように、ホールド回路１３０
は、ｎＭＯＳトランジスタＮＴ３，ＮＴ４，ＮＴ５，Ｎ
Ｔ６及びｐＭＯＳトランジスタＰＴ８，ＰＴ９，ＰＴ１
０，ＰＴ１１，ＰＴ１２，ＰＴ１３及びキャパシタＣ
１，Ｃ２によって構成されている。このうち、トランジ
スタＮＴ３とＮＴ４は、スイッチング素子を構成し、ト
ランジスタＰＴ１０，ＰＴ１１，ＰＴ１２，ＰＴ１３は
ホールド回路の負荷を切り換えるための切り替え回路を
構成している。また、キャパシタＣ１とＣ２は、差動増
幅回路１００の出力電圧を保持するために設けられてい
る。
は、ｎＭＯＳトランジスタＮＴ３，ＮＴ４，ＮＴ５，Ｎ
Ｔ６及びｐＭＯＳトランジスタＰＴ８，ＰＴ９，ＰＴ１
０，ＰＴ１１，ＰＴ１２，ＰＴ１３及びキャパシタＣ
１，Ｃ２によって構成されている。このうち、トランジ
スタＮＴ３とＮＴ４は、スイッチング素子を構成し、ト
ランジスタＰＴ１０，ＰＴ１１，ＰＴ１２，ＰＴ１３は
ホールド回路の負荷を切り換えるための切り替え回路を
構成している。また、キャパシタＣ１とＣ２は、差動増
幅回路１００の出力電圧を保持するために設けられてい
る。
【００３９】トランジスタＮＴ３，ＮＴ４のドレインが
それぞれ入力差動増幅回路１００のトランジスタＰＴ１
とＰＴ２のドレインに接続されている。トランジスタＮ
Ｔ３とＮＴ４のゲートにクロック信号ＣＫ１が印加され
る。キャパシタＣ１が一方の電極がトランジスタＮＴ３
のソースに接続され、他方の電極が接地されている。キ
ャパシタＣ２が一方の電極がトランジスタＮＴ４のソー
スに接続され、他方の電極が接地されている。
それぞれ入力差動増幅回路１００のトランジスタＰＴ１
とＰＴ２のドレインに接続されている。トランジスタＮ
Ｔ３とＮＴ４のゲートにクロック信号ＣＫ１が印加され
る。キャパシタＣ１が一方の電極がトランジスタＮＴ３
のソースに接続され、他方の電極が接地されている。キ
ャパシタＣ２が一方の電極がトランジスタＮＴ４のソー
スに接続され、他方の電極が接地されている。
【００４０】トランジスタＰＴ８，ＰＴ１２及びＮＴ５
が電源電圧ＶCCと接地電位ＧＮＤとの間に直列接続さ
れ、トランジスタＰＴ９，ＰＴ１３及びＮＴ６が電源電
圧ＶCCと接地電位ＧＮＤとの間に直列接続されている。
トランジスタＰＴ８とＰＴ９がそれぞれダイオード接続
され、即ち、トランジスタＰＴ８のソースが電源電圧Ｖ
CCに接続され、ゲートとドレインが共通に接続されてい
る。同様に、トランジスタＰＴ９のソースが電源電圧Ｖ
CCに接続され、ゲートとドレインが共通に接続されてい
る。トランジスタＰＴ１２のソースがトランジスタＰＴ
８のソースとドレインの接続点に接続され、トランジス
タＰＴ１３のソースがトランジスタＰＴ９のソースとド
レインの接続点に接続されている。また、トランジスタ
ＰＴ１２とＰＴ１３のゲートにクロック信号ＣＫ１の反
転信号ＣＫ１Ｂが印加される。
が電源電圧ＶCCと接地電位ＧＮＤとの間に直列接続さ
れ、トランジスタＰＴ９，ＰＴ１３及びＮＴ６が電源電
圧ＶCCと接地電位ＧＮＤとの間に直列接続されている。
トランジスタＰＴ８とＰＴ９がそれぞれダイオード接続
され、即ち、トランジスタＰＴ８のソースが電源電圧Ｖ
CCに接続され、ゲートとドレインが共通に接続されてい
る。同様に、トランジスタＰＴ９のソースが電源電圧Ｖ
CCに接続され、ゲートとドレインが共通に接続されてい
る。トランジスタＰＴ１２のソースがトランジスタＰＴ
８のソースとドレインの接続点に接続され、トランジス
タＰＴ１３のソースがトランジスタＰＴ９のソースとド
レインの接続点に接続されている。また、トランジスタ
ＰＴ１２とＰＴ１３のゲートにクロック信号ＣＫ１の反
転信号ＣＫ１Ｂが印加される。
【００４１】トランジスタＮＴ５のドレインがトランジ
スタＰＴ１２のドレインに接続され、ソースが接地さ
れ、トランジスタＮＴ６のドレインがトランジスタＰＴ
１３のドレインに接続され、ソースが接地されている。
また、トランジスタＮＴ５のゲートがトランジスタＮＴ
４のソースに接続され、トランジスタＮＴ６のゲートが
トランジスタＮＴ３のソースに接続されている。
スタＰＴ１２のドレインに接続され、ソースが接地さ
れ、トランジスタＮＴ６のドレインがトランジスタＰＴ
１３のドレインに接続され、ソースが接地されている。
また、トランジスタＮＴ５のゲートがトランジスタＮＴ
４のソースに接続され、トランジスタＮＴ６のゲートが
トランジスタＮＴ３のソースに接続されている。
【００４２】トランジスタＰＴ１０のドレインがトラン
ジスタＰＴ１２のドレインに接続され、ソースがラッチ
回路１２０のノードＮＤａに接続され、トランジスタＰ
Ｔ１１のドレインがトランジスタＰＴ１３のドレインに
接続され、ソースがラッチ回路１２０のノードＮＤｂに
接続されている。また、トランジスタＰＴ１０とＰＴ１
１のゲートにクロック信号ＣＫ１が印加される。
ジスタＰＴ１２のドレインに接続され、ソースがラッチ
回路１２０のノードＮＤａに接続され、トランジスタＰ
Ｔ１１のドレインがトランジスタＰＴ１３のドレインに
接続され、ソースがラッチ回路１２０のノードＮＤｂに
接続されている。また、トランジスタＰＴ１０とＰＴ１
１のゲートにクロック信号ＣＫ１が印加される。
【００４３】以下、本実施形態のコンパレータの動作に
ついて説明する。ホールド回路１３０は、クロック信号
ＣＫ１によって動作モードが制御される。クロック信号
ＣＫ１がハイレベルのとき、ホールド回路１３０がトラ
ッキングモードにある。このとき、スイッチング素子と
してトランジスタＮＴ３とＮＴ４が導通状態にある。ま
た、クロック信号ＣＫ１の反転信号ＣＫ１Ｂがローレベ
ルにあるので、トランジスタＰＴ１０，ＰＴ１１が非導
通状態にあり、トランジスタＰＴ１２，ＰＴ１３が導通
状態にある。このため、トラッキングモードにおいて、
トランジスタＰＴ８とＰＴ９がそれぞれトランジスタＮ
Ｔ５とＮＴ６の負荷となる。
ついて説明する。ホールド回路１３０は、クロック信号
ＣＫ１によって動作モードが制御される。クロック信号
ＣＫ１がハイレベルのとき、ホールド回路１３０がトラ
ッキングモードにある。このとき、スイッチング素子と
してトランジスタＮＴ３とＮＴ４が導通状態にある。ま
た、クロック信号ＣＫ１の反転信号ＣＫ１Ｂがローレベ
ルにあるので、トランジスタＰＴ１０，ＰＴ１１が非導
通状態にあり、トランジスタＰＴ１２，ＰＴ１３が導通
状態にある。このため、トラッキングモードにおいて、
トランジスタＰＴ８とＰＴ９がそれぞれトランジスタＮ
Ｔ５とＮＴ６の負荷となる。
【００４４】また、ホールド回路１３０がトラッキング
モードの間、入力差動増幅回路１００の出力差動信号が
キャパシタＣ１とＣ２に印加されるとともに、トランジ
スタＮＴ５とＮＴ６のゲートにも印加されるので、トラ
ンジスタＮＴ５とＮＴ６には、入力差動増幅回路１００
の出力差動電圧に応じた電流が流れる。
モードの間、入力差動増幅回路１００の出力差動信号が
キャパシタＣ１とＣ２に印加されるとともに、トランジ
スタＮＴ５とＮＴ６のゲートにも印加されるので、トラ
ンジスタＮＴ５とＮＴ６には、入力差動増幅回路１００
の出力差動電圧に応じた電流が流れる。
【００４５】クロック信号ＣＫ１がハイレベルからロー
レベルに切り替わると、ホールド回路１３０がトラッキ
ングモードからホールドモードに切り替わる。これに応
じて、トランジスタＰＴ１０とＰＴ１１が導通状態にな
り、また、トランジスタＰＴ１２とＰＴ１３が非導通状
態になる。即ち、ホールドモードのとき、トランジスタ
ＮＴ５とＮＴ６の負荷がそれぞれラッチ回路１２０のト
ランジスタＰＴ３とＰＴ４によって構成される。また、
ホールドモードにおいて、スイッチング素子としてのト
ランジスタＮＴ３とＮＴ４が非導通状態にあるので、モ
ード切り替え直前に入力差動増幅回路１００から出力さ
れる差動電圧がキャパシタＣ１とＣ２によって保持され
る。
レベルに切り替わると、ホールド回路１３０がトラッキ
ングモードからホールドモードに切り替わる。これに応
じて、トランジスタＰＴ１０とＰＴ１１が導通状態にな
り、また、トランジスタＰＴ１２とＰＴ１３が非導通状
態になる。即ち、ホールドモードのとき、トランジスタ
ＮＴ５とＮＴ６の負荷がそれぞれラッチ回路１２０のト
ランジスタＰＴ３とＰＴ４によって構成される。また、
ホールドモードにおいて、スイッチング素子としてのト
ランジスタＮＴ３とＮＴ４が非導通状態にあるので、モ
ード切り替え直前に入力差動増幅回路１００から出力さ
れる差動電圧がキャパシタＣ１とＣ２によって保持され
る。
【００４６】ラッチ回路１２０は、クロック信号ＣＫ２
によって動作モードが制御される。クロック信号ＣＫ２
がハイレベルのとき、ラッチ回路１２０は、リセットモ
ードにあり、一方、クロック信号ＣＫ２がローレベルの
とき、ラッチ回路１２０は比較モードにある。
によって動作モードが制御される。クロック信号ＣＫ２
がハイレベルのとき、ラッチ回路１２０は、リセットモ
ードにあり、一方、クロック信号ＣＫ２がローレベルの
とき、ラッチ回路１２０は比較モードにある。
【００４７】ラッチ回路１２０がリセットモードのと
き、クロック信号ＣＫ２がハイレベル、その反転信号Ｃ
Ｋ２Ｂがローレベルにあるので、トランジスタＰＴ６と
ＰＴ７が非導通状態にあり、トランジスタＰＴ５が導通
状態にある。このため、トランジスタＰＴ３とＰＴ４の
ドレインがほぼ電源電圧ＶCCのレベルに保持される。一
方、トランジスタＮＴ７とＮＴ１０が導通状態にあるの
で、ノードＮＤｃとＮＤｄが前のラッチ回路１２０の出
力信号にかかわらず接地電位ＧＮＤにリセットされる。
き、クロック信号ＣＫ２がハイレベル、その反転信号Ｃ
Ｋ２Ｂがローレベルにあるので、トランジスタＰＴ６と
ＰＴ７が非導通状態にあり、トランジスタＰＴ５が導通
状態にある。このため、トランジスタＰＴ３とＰＴ４の
ドレインがほぼ電源電圧ＶCCのレベルに保持される。一
方、トランジスタＮＴ７とＮＴ１０が導通状態にあるの
で、ノードＮＤｃとＮＤｄが前のラッチ回路１２０の出
力信号にかかわらず接地電位ＧＮＤにリセットされる。
【００４８】ここで、例えばクロック信号ＣＫ１とＣＫ
２は図３に示すタイミングで切り替わるとする。クロッ
ク信号ＣＫ１がハイレベルのとき、即ち、ホールド回路
１３０がホールドモードのとき、クロック信号ＣＫ２が
ハイレベルからローレベルに切り替わる。これに応じて
ラッチ回路１２０はリセットモードから比較モードに切
り替わる。このとき、トランジスタＰＴ５が非導通状態
になり、トランジスタＰＴ６とＰＴ７が導通状態にな
る。モード切り替え直前ホールド回路１３０のトランジ
スタＮＴ５とＮＴ６に流れる電流に応じて、ノードＮＤ
ａとＮＤｂの電圧に微小な差が生じる。この差電圧がラ
ッチ回路１２０によって増幅され、その結果、ノードＮ
ＤａとＮＤｂのうち、一方がほぼ電源電圧ＶCCに保持さ
れ、他方がほぼ接地電位ＧＮＤに保持される。このよう
に、ラッチ回路１２０の増幅作用によって、入力差動増
幅回路１００から出力される差動電圧に応じて、振幅が
電源電圧ＶCC程度のディジタルデータが得られる。
２は図３に示すタイミングで切り替わるとする。クロッ
ク信号ＣＫ１がハイレベルのとき、即ち、ホールド回路
１３０がホールドモードのとき、クロック信号ＣＫ２が
ハイレベルからローレベルに切り替わる。これに応じて
ラッチ回路１２０はリセットモードから比較モードに切
り替わる。このとき、トランジスタＰＴ５が非導通状態
になり、トランジスタＰＴ６とＰＴ７が導通状態にな
る。モード切り替え直前ホールド回路１３０のトランジ
スタＮＴ５とＮＴ６に流れる電流に応じて、ノードＮＤ
ａとＮＤｂの電圧に微小な差が生じる。この差電圧がラ
ッチ回路１２０によって増幅され、その結果、ノードＮ
ＤａとＮＤｂのうち、一方がほぼ電源電圧ＶCCに保持さ
れ、他方がほぼ接地電位ＧＮＤに保持される。このよう
に、ラッチ回路１２０の増幅作用によって、入力差動増
幅回路１００から出力される差動電圧に応じて、振幅が
電源電圧ＶCC程度のディジタルデータが得られる。
【００４９】以上説明したように、本実施形態によれ
ば、本実施形態のコンパレータにおいて、入力差動増幅
回路１００によって、入力信号Ｖinと基準電圧Ｖref と
の電圧差に応じて、差動電圧が出力される。ホールド回
路１３０はクロック信号ＣＫ１がハイレベルのときトラ
ッキングモードにあり、入力差動増幅回路１００から出
力される差動電圧がトランジスタＮＴ５とＮＴ６の差動
電流に変換され、また、キャパシタＣ１とＣ２によって
この差動電圧が保持される。このとき、ラッチ回路１２
０がリセットモードにあり、ノードＮＤａとＮＤｂがほ
ぼ同電位に保持される。クロック信号ＣＫ１がハイレベ
ルからローレベルに切り替わることによって、ホールド
回路１３０がトラッキングモードからホールドモードに
切り替わる。これに伴って、トランジスタＮＴ５とＮＴ
６の負荷がトランジスタＰＴ３とＰＴ４に切り替わる。
その後、クロック信号ＣＫ２に応じてラッチ回路１２０
はリセットモードから比較モードに切り替わる。これに
よって、モード切り替え直前にホール回路１３０のトラ
ンジスタＮＴ５とＮＴ６に流れる差動電流に応じてノー
ドＮＤａとＮＤｂの電位に差が生じ、この微小な電位差
がラッチ回路１２０によって増幅され、ディジタルデー
タとして出力される。
ば、本実施形態のコンパレータにおいて、入力差動増幅
回路１００によって、入力信号Ｖinと基準電圧Ｖref と
の電圧差に応じて、差動電圧が出力される。ホールド回
路１３０はクロック信号ＣＫ１がハイレベルのときトラ
ッキングモードにあり、入力差動増幅回路１００から出
力される差動電圧がトランジスタＮＴ５とＮＴ６の差動
電流に変換され、また、キャパシタＣ１とＣ２によって
この差動電圧が保持される。このとき、ラッチ回路１２
０がリセットモードにあり、ノードＮＤａとＮＤｂがほ
ぼ同電位に保持される。クロック信号ＣＫ１がハイレベ
ルからローレベルに切り替わることによって、ホールド
回路１３０がトラッキングモードからホールドモードに
切り替わる。これに伴って、トランジスタＮＴ５とＮＴ
６の負荷がトランジスタＰＴ３とＰＴ４に切り替わる。
その後、クロック信号ＣＫ２に応じてラッチ回路１２０
はリセットモードから比較モードに切り替わる。これに
よって、モード切り替え直前にホール回路１３０のトラ
ンジスタＮＴ５とＮＴ６に流れる差動電流に応じてノー
ドＮＤａとＮＤｂの電位に差が生じ、この微小な電位差
がラッチ回路１２０によって増幅され、ディジタルデー
タとして出力される。
【００５０】上述したように、ホールド回路１３０にお
いて、モードの切り替えに従ってトランジスタＮＴ５と
ＮＴ６の負荷を切り換えることによって、トラッキング
モードのとき、トランジスタＮＴ５とＮＴ６の負荷がト
ランジスタＰＴ８とＰＴ９によって構成され、ラッチ回
路１２０のモードの切り替えにかかわらず負荷が一定に
保たれ、後続回路におけるモードの切り替えに伴うトラ
ンジスタＮＴ５とＮＴ６の負荷変動を抑制できる。この
ため、ホールド回路１３０及びラッチ回路１２０の動作
の安定性が向上するのみではなく、クロック信号ＣＫ１
とＣＫ２を所望の切り替えタイミングに制御することが
でき、ホールド回路１３０とラッチ回路１２０のモード
の切り替えタイミングのずれによる影響を抑制できる。
いて、モードの切り替えに従ってトランジスタＮＴ５と
ＮＴ６の負荷を切り換えることによって、トラッキング
モードのとき、トランジスタＮＴ５とＮＴ６の負荷がト
ランジスタＰＴ８とＰＴ９によって構成され、ラッチ回
路１２０のモードの切り替えにかかわらず負荷が一定に
保たれ、後続回路におけるモードの切り替えに伴うトラ
ンジスタＮＴ５とＮＴ６の負荷変動を抑制できる。この
ため、ホールド回路１３０及びラッチ回路１２０の動作
の安定性が向上するのみではなく、クロック信号ＣＫ１
とＣＫ２を所望の切り替えタイミングに制御することが
でき、ホールド回路１３０とラッチ回路１２０のモード
の切り替えタイミングのずれによる影響を抑制できる。
【００５１】図４は、ホールド回路１３０の一構成例を
示してるが、本実施形態のコンパレータは、図４に示す
構成に限定されることなく、その一部は、同じような機
能を持つ他の回路によって置き換えてもよい。図５はコ
ンパレータの他の構成例を示す回路図である。図示のよ
うに、この構成例では、ホールド回路１３０ａにおいて
トランジスタＮＴ５とＮＴ６の負荷を切り替えるための
トランジスタとして、ｐＭＯＳトランジスタＰＴ１０，
ＰＴ１１の他に、ｎＭＯＳトランジスタＮＴ１１，ＮＴ
１２が設けられている。即ち、図４に示すコンパレータ
の実施形態に較べて、ｐＭＯＳトランジスタＰＴ１２と
ＰＴ１３の代わりに、ｎＭＯＳトランジスタＮＴ１１と
ＮＴ１２が用いられている。
示してるが、本実施形態のコンパレータは、図４に示す
構成に限定されることなく、その一部は、同じような機
能を持つ他の回路によって置き換えてもよい。図５はコ
ンパレータの他の構成例を示す回路図である。図示のよ
うに、この構成例では、ホールド回路１３０ａにおいて
トランジスタＮＴ５とＮＴ６の負荷を切り替えるための
トランジスタとして、ｐＭＯＳトランジスタＰＴ１０，
ＰＴ１１の他に、ｎＭＯＳトランジスタＮＴ１１，ＮＴ
１２が設けられている。即ち、図４に示すコンパレータ
の実施形態に較べて、ｐＭＯＳトランジスタＰＴ１２と
ＰＴ１３の代わりに、ｎＭＯＳトランジスタＮＴ１１と
ＮＴ１２が用いられている。
【００５２】なお、ホールド回路１３０ａを除けば、入
力差動増幅回路１００とラッチ回路１２０は、図４に示
すコンパレータのそれぞれの構成部分と同じである。以
下、図４のコンパレータのホールド回路１３０と相違す
るホールド回路１３０ａについて、その構成及び動作に
ついて説明する。
力差動増幅回路１００とラッチ回路１２０は、図４に示
すコンパレータのそれぞれの構成部分と同じである。以
下、図４のコンパレータのホールド回路１３０と相違す
るホールド回路１３０ａについて、その構成及び動作に
ついて説明する。
【００５３】トランジスタＮＴ１１のソースがトランジ
スタＮＴ５のドレインに接続され、ドレインがトランジ
スタＰＴ８のゲートとドレインとの接続点に接続されて
いる。トランジスタＮＴ１２のソースがトランジスタＮ
Ｔ６のドレインに接続され、ドレインがトランジスタＰ
Ｔ９ゲートとドレインとの接続点に接続されている。ま
た、トランジスタＮＴ１１とＮＴ１２のゲートにクロッ
ク信号ＣＫ１が印加されている。
スタＮＴ５のドレインに接続され、ドレインがトランジ
スタＰＴ８のゲートとドレインとの接続点に接続されて
いる。トランジスタＮＴ１２のソースがトランジスタＮ
Ｔ６のドレインに接続され、ドレインがトランジスタＰ
Ｔ９ゲートとドレインとの接続点に接続されている。ま
た、トランジスタＮＴ１１とＮＴ１２のゲートにクロッ
ク信号ＣＫ１が印加されている。
【００５４】クロック信号ＣＫ１がハイレベルのとき、
ホールド回路１３０ａがトラッキングモードモードにあ
る。このとき、トランジスタＮＴ１１とＮＴ１２が導通
状態にあり、トランジスタＰＴ１０とＰＴ１１が非導通
状態にある。このため、トランジスタＰＴ８とＰＴ９が
トランジスタＮＴ５とＮＴ６の負荷を構成する。トラッ
キングモードのとき、入力差動増幅回路１００から出力
される差動電圧が、トランジスタＮＴ５とＮＴ６に流れ
る差動電流に変換され、また、差動電圧がキャパシタＣ
１とＣ２によって保持される。
ホールド回路１３０ａがトラッキングモードモードにあ
る。このとき、トランジスタＮＴ１１とＮＴ１２が導通
状態にあり、トランジスタＰＴ１０とＰＴ１１が非導通
状態にある。このため、トランジスタＰＴ８とＰＴ９が
トランジスタＮＴ５とＮＴ６の負荷を構成する。トラッ
キングモードのとき、入力差動増幅回路１００から出力
される差動電圧が、トランジスタＮＴ５とＮＴ６に流れ
る差動電流に変換され、また、差動電圧がキャパシタＣ
１とＣ２によって保持される。
【００５５】クロック信号ＣＫ１がハイレベルからロー
レベルに切り替わると、ホールド回路１３０ａがトラッ
キングモードからホールドモードに切り替わる。このと
き、トランジスタＮＴ１１とＮＴ１２が非導通状態にあ
り、トランジスタＰＴ１０とＰＴ１１が導通状態にあ
る。これに応じて、ラッチ回路１２０のトランジスタＰ
Ｔ３とＰＴ４がトランジスタＮＴ５とＮＴ６の負荷を構
成する。ホールド回路１３０ａのモードが切り替わった
あと、クロック信号ＣＫ２がハイレベルからローレベル
に切り替わり、ラッチ回路１２０はリセットモードから
比較モードに切り替わる。このとき、モード切り替え直
前にトランジスタＮＴ５とＮＴ６に流れる電流の差に応
じて、ノードＮＤａとＮＤｂとの間に生じた微小な電位
差がラッチ回路１２０によって増幅されるので、入力差
動増幅回路１００に入力される入力信号Ｖinと基準電圧
Ｖref との差に応じたディジタルデータがラッチ回路１
２０から出力される。
レベルに切り替わると、ホールド回路１３０ａがトラッ
キングモードからホールドモードに切り替わる。このと
き、トランジスタＮＴ１１とＮＴ１２が非導通状態にあ
り、トランジスタＰＴ１０とＰＴ１１が導通状態にあ
る。これに応じて、ラッチ回路１２０のトランジスタＰ
Ｔ３とＰＴ４がトランジスタＮＴ５とＮＴ６の負荷を構
成する。ホールド回路１３０ａのモードが切り替わった
あと、クロック信号ＣＫ２がハイレベルからローレベル
に切り替わり、ラッチ回路１２０はリセットモードから
比較モードに切り替わる。このとき、モード切り替え直
前にトランジスタＮＴ５とＮＴ６に流れる電流の差に応
じて、ノードＮＤａとＮＤｂとの間に生じた微小な電位
差がラッチ回路１２０によって増幅されるので、入力差
動増幅回路１００に入力される入力信号Ｖinと基準電圧
Ｖref との差に応じたディジタルデータがラッチ回路１
２０から出力される。
【００５６】以上説明したように、本実施形態によれ
ば、ホールド回路１３０において、トラッキングモード
のとき、入力差動増幅回路１００から出力される差動電
圧をトランジスタＮＴ５とＮＴ６の差動電流に変換し、
ホールドモードのとき、キャパシタＣ１とＣ２によって
入力差動増幅回路１００の出力電圧を保持する。ラッチ
回路１２０はホールド回路１３０のトランジスタＮＴ５
とＮＴ６の電流差に応じた微小電圧差を増幅し、振幅が
電源電圧ＶCC程度のディジタルデータを出力するので、
入力信号Ｖinと基準電圧Ｖref との比較結果を示すディ
ジタルデータが得られる。ホールド回路１３０におい
て、モードの切り替えに伴って、トランジスタＮＴ５と
ＮＴ６の負荷となるトランジスタが切り換えられるが、
負荷の特定がほぼ一定にできるので、モードに切り替え
伴う負荷の変動を抑制でき、負荷の変動によって生じた
影響を抑制でき、変換精度の向上を実現できる。
ば、ホールド回路１３０において、トラッキングモード
のとき、入力差動増幅回路１００から出力される差動電
圧をトランジスタＮＴ５とＮＴ６の差動電流に変換し、
ホールドモードのとき、キャパシタＣ１とＣ２によって
入力差動増幅回路１００の出力電圧を保持する。ラッチ
回路１２０はホールド回路１３０のトランジスタＮＴ５
とＮＴ６の電流差に応じた微小電圧差を増幅し、振幅が
電源電圧ＶCC程度のディジタルデータを出力するので、
入力信号Ｖinと基準電圧Ｖref との比較結果を示すディ
ジタルデータが得られる。ホールド回路１３０におい
て、モードの切り替えに伴って、トランジスタＮＴ５と
ＮＴ６の負荷となるトランジスタが切り換えられるが、
負荷の特定がほぼ一定にできるので、モードに切り替え
伴う負荷の変動を抑制でき、負荷の変動によって生じた
影響を抑制でき、変換精度の向上を実現できる。
【００５７】第３実施形態 図６は本発明に係るコンパレータを用いて構成されたＡ
／Ｄコンバータの一実施形態を示す回路図である。図示
のように、本実施形態のＡ／Ｄコンバータは、抵抗素子
Ｒ０，Ｒ１，…，Ｒｎ−１，Ｒｎ、コンパレータＣＭＰ
１，ＣＭＰ２，…，ＣＭＰｎ及びエンコーダＥＣＤによ
って構成されている。
／Ｄコンバータの一実施形態を示す回路図である。図示
のように、本実施形態のＡ／Ｄコンバータは、抵抗素子
Ｒ０，Ｒ１，…，Ｒｎ−１，Ｒｎ、コンパレータＣＭＰ
１，ＣＭＰ２，…，ＣＭＰｎ及びエンコーダＥＣＤによ
って構成されている。
【００５８】抵抗素子Ｒ０，Ｒ１，…，Ｒｎ−１，Ｒｎ
は電圧端子Ｔ１とＴ２の間に直列接続されている。端子
Ｔ１に基準電圧ＶＲＴが印加され、端子Ｔ２には基準電
圧ＶＲＢが印加される。抵抗素子Ｒ０，Ｒ１，…，Ｒｎ
−１，Ｒｎは分圧用抵抗素子であり、これらの抵抗素子
の間の接続点から、各コンパレータＣＭＰ１，ＣＭＰ
２，…，ＣＭＰｎに供給する基準電圧Ｖr1，Ｖr2，…，
Ｖrnがそれぞれ出力される。
は電圧端子Ｔ１とＴ２の間に直列接続されている。端子
Ｔ１に基準電圧ＶＲＴが印加され、端子Ｔ２には基準電
圧ＶＲＢが印加される。抵抗素子Ｒ０，Ｒ１，…，Ｒｎ
−１，Ｒｎは分圧用抵抗素子であり、これらの抵抗素子
の間の接続点から、各コンパレータＣＭＰ１，ＣＭＰ
２，…，ＣＭＰｎに供給する基準電圧Ｖr1，Ｖr2，…，
Ｖrnがそれぞれ出力される。
【００５９】コンパレータＣＭＰ１，ＣＭＰ２，…，Ｃ
ＭＰｎは、上述した第１及び第２の実施形態において開
示した本発明のコンパレータによって構成される。各コ
ンパレータには、一方の入力端子に入力信号Ｖinが印加
され、他方の入力端子に分圧用抵抗素子によって生成さ
れた基準電圧Ｖr1，Ｖr2，…，Ｖrnの何れかが印加され
る。例えば、コンパレータＣＭＰ１の一方の入力端子に
入力信号Ｖinが印加され、他方の入力端子に基準電圧Ｖ
r1が印加される。また、コンパレータＣＭＰｎの一方の
入力端子に入力信号Ｖinが印加され、他方の入力端子に
基準電圧Ｖrnが印加される。
ＭＰｎは、上述した第１及び第２の実施形態において開
示した本発明のコンパレータによって構成される。各コ
ンパレータには、一方の入力端子に入力信号Ｖinが印加
され、他方の入力端子に分圧用抵抗素子によって生成さ
れた基準電圧Ｖr1，Ｖr2，…，Ｖrnの何れかが印加され
る。例えば、コンパレータＣＭＰ１の一方の入力端子に
入力信号Ｖinが印加され、他方の入力端子に基準電圧Ｖ
r1が印加される。また、コンパレータＣＭＰｎの一方の
入力端子に入力信号Ｖinが印加され、他方の入力端子に
基準電圧Ｖrnが印加される。
【００６０】エンコーダＥＣＤは、コンパレータＣＭＰ
１，ＣＭＰ２，…，ＣＭＰｎの出力信号をエンコードし
て、ディジタルデータＤout を出力する。当該ディジタ
ルデータＤout は、入力信号Ｖinのレベルを基準電圧Ｖ
ＲＴとＶＲＢに対して、ディジタル化した値を示す。
１，ＣＭＰ２，…，ＣＭＰｎの出力信号をエンコードし
て、ディジタルデータＤout を出力する。当該ディジタ
ルデータＤout は、入力信号Ｖinのレベルを基準電圧Ｖ
ＲＴとＶＲＢに対して、ディジタル化した値を示す。
【００６１】なお、本実施形態のＡ／Ｄコンバータは、
いわゆるフラッシュ型Ａ／Ｄコンバータであって、並列
に設けられている複数のコンパレータ及びエンコーダに
よって、一回の変換動作で一つの変換結果が得られるの
で、高速なＡ／Ｄ変換を実現できる。また、本発明のコ
ンパレータを用いて構成されているＡ／Ｄコンバータに
おいて、各コンパレータの入力帯域幅が広く、また、動
作の安定性がよいので、広帯域の入力信号Ｖinに対し
て、安定した変換動作で、高精度な変換結果を出力でき
る。
いわゆるフラッシュ型Ａ／Ｄコンバータであって、並列
に設けられている複数のコンパレータ及びエンコーダに
よって、一回の変換動作で一つの変換結果が得られるの
で、高速なＡ／Ｄ変換を実現できる。また、本発明のコ
ンパレータを用いて構成されているＡ／Ｄコンバータに
おいて、各コンパレータの入力帯域幅が広く、また、動
作の安定性がよいので、広帯域の入力信号Ｖinに対し
て、安定した変換動作で、高精度な変換結果を出力でき
る。
【００６２】
【発明の効果】以上説明したように、本発明のコンパレ
ータによれば、入力差動増幅回路とラッチ回路との間に
ホールド回路を設け、入力差動増幅回路の出力を保持す
ることによって、コンパレータの入力帯域を広くでき
る。また、ホールド回路において、動作モードの切り替
えに伴い負荷を一様に保つように切り替えを行うことに
よって、動作モードの切り替えに伴う負荷変動を最小限
に抑制でき、負荷変動によって生じた変換誤差を抑制で
き、広帯域、高精度のコンパレータを実現できる利点が
ある。
ータによれば、入力差動増幅回路とラッチ回路との間に
ホールド回路を設け、入力差動増幅回路の出力を保持す
ることによって、コンパレータの入力帯域を広くでき
る。また、ホールド回路において、動作モードの切り替
えに伴い負荷を一様に保つように切り替えを行うことに
よって、動作モードの切り替えに伴う負荷変動を最小限
に抑制でき、負荷変動によって生じた変換誤差を抑制で
き、広帯域、高精度のコンパレータを実現できる利点が
ある。
【図１】本発明に係るコンパレータの第１の実施形態を
示す回路図である。
示す回路図である。
【図２】本発明の第１の実施形態の動作を示すタイミン
グチャートである。
グチャートである。
【図３】本発明の第１の実施形態の動作を示す他のタイ
ミングチャートである。
ミングチャートである。
【図４】本発明に係るコンパレータの第２の実施形態を
示す回路図である。
示す回路図である。
【図５】本発明の第２の実施形態の他の変形例を示す回
路図である。
路図である。
【図６】本発明のコンパレータを用いたＡ／Ｄコンバー
タの一実施形態を示す回路図である。
タの一実施形態を示す回路図である。
【図７】従来のコンパレータの一構成例を示す回路図で
ある。
ある。
【図８】従来のコンパレータの動作を示すタイミングチ
ャートである。
ャートである。
１０…入力差動増幅回路、２０…ラッチ回路、３０…フ
リップフロップ、１００…入力差動増幅回路、１１０…
ホールド回路、１２０…ラッチ回路、１３０，１３０ａ
…ホールド回路、ＶCC…電源電圧、ＧＮＤ…接地電位。
リップフロップ、１００…入力差動増幅回路、１１０…
ホールド回路、１２０…ラッチ回路、１３０，１３０ａ
…ホールド回路、ＶCC…電源電圧、ＧＮＤ…接地電位。
Claims (13)
- 【請求項１】入力信号と所定の基準信号とを比較し、上
記入力信号と上記基準信号との大小関係を示す比較結果
を出力するコンパレータであって、 上記入力信号と上記基準信号をそれぞれ入力し、上記入
力信号と上記基準信号との電圧の差に応じた差動信号を
出力する差動増幅回路と、 上記差動信号を保持する保持回路と、 上記保持回路によって保持された上記差動信号を増幅
し、増幅結果を保持して出力するラッチ回路とを有する
コンパレータ。 - 【請求項２】上記保持回路は、上記差動信号を保持する
キャパシタと、 上記差動増幅回路の出力端子と上記キャパシタとの間に
設けられているスイッチング素子とを有し、 トラッキングモードのとき、上記スイッチング素子が導
通状態に保持され、上記差動増幅回路の出力信号が上記
キャパシタに印加され、ホールドモードのとき、上記ス
イッチング素子が非導通状態に保持され、上記キャパシ
タによって上記差動信号が保持される請求項１記載のコ
ンパレータ。 - 【請求項３】上記保持回路は、上記差動信号をなす第１
と第２の電圧がそれぞれ制御端子に印加され、当該差動
信号に応じた差動電流を出力する第１のトランジスタと
第２のトランジスタとを有する請求項１記載のコンパレ
ータ。 - 【請求項４】上記差動増幅回路は、負荷を構成する第１
と第２の負荷用トランジスタを有し、 上記第１の負荷用トランジスタと上記差動電流を出力す
る第１のトランジスタとによって第１のカレントミラー
回路が構成され、 上記第２の負荷用トランジスタと上記差動電流を出力す
る第２のトランジスタとによって第２のカレントミラー
回路が構成されている請求項３記載のコンパレータ。 - 【請求項５】上記ラッチ回路は、第１と第２の第１導電
型トランジスタと、 第１と第２の第２導電型トランジスタとを有し、 上記第１の第１導電型トランジスタの制御端子が上記第
２の第１導電型トランジスタの出力端子に接続され、上
記第２の第１導電型トランジスタの制御端子が上記第１
の第１導電型トランジスタの出力端子に接続され、 上記第１の第２導電型トランジスタの制御端子が上記第
２の第２導電型トランジスタの出力端子に接続され、上
記第２の第２導電型トランジスタの制御端子が上記第１
の第２導電型トランジスタの出力端子に接続されている
請求項１記載のコンパレータ。 - 【請求項６】上記第１の第１導電型トランジスタの出力
端子と上記第１の第２導電型トランジスタの出力端子と
の間に接続されている第１のスイッチング素子と、 上記第２の第１導電型トランジスタの出力端子と上記第
２の第２導電型トランジスタの出力端子との間に接続さ
れている第２のスイッチング素子とを有し、 リセットモードのとき、上記第１と第２のスイッチング
素子が非導通状態に保持され、比較モードのとき、上記
第１と第２のスイッチング素子が導通状態に保持される
請求項５記載のコンパレータ。 - 【請求項７】上記第１と第２の第１導電型トランジスタ
の出力端子の間に接続されている第３のスイッチング素
子を有し、 リセットモードのとき、上記第３のスイッチング素子が
導通状態に保持され、比較モードのとき、上記第３のス
イッチング素子が非導通状態に保持される請求項５記載
のコンパレータ。 - 【請求項８】上記リセットモードのとき、上記第１と第
２の第２導電型トランジスタの出力端子を所定の電圧に
保持するリセット回路を有する請求項５記載のコンパレ
ータ。 - 【請求項９】上記保持回路は、上記差動信号をなす第１
と第２の電圧がそれぞれ制御端子に印加され、当該差動
信号に応じた差動電流を出力する第１の電圧／電流変換
トランジスタと第２の電圧／電流変換トランジスタと、 制御端子がそれぞれ出力端子に接続されている第１と第
２の負荷用第１導電型トランジスタと、 上記第１と第２の電圧／電流変換トランジスタの出力端
子に接続され、負荷を切り替える負荷切り替え回路とを
有し、 トラッキングモードのとき、上記負荷切り替え回路は上
記第１の電圧／電流変換トランジスタの出力端子を上記
第１の負荷用第１導電型トランジスタの出力端子に接続
し、上記第２の電圧／電流変換トランジスタの出力端子
を上記第２の負荷用第１導電型トランジスタの出力端子
に接続し、 ホールドモードのとき、上記負荷切り替え回路は上記第
１の電圧／電流変換トランジスタの出力端子を上記第１
の第１導電型トランジスタの出力端子に接続し、上記第
２の電圧／電流変換トランジスタの出力端子を上記第２
の第１導電型トランジスタの出力端子に接続する請求項
５記載のコンパレータ。 - 【請求項１０】上記第１の第１導電型トランジスタの出
力端子と上記第１の第２導電型トランジスタの出力端子
との間に接続されている第１のスイッチング素子と、 上記第２の第１導電型トランジスタの出力端子と上記第
２の第２導電型トランジスタの出力端子との間に接続さ
れている第２のスイッチング素子とを有し、 リセットモードのとき、上記第１と第２のスイッチング
素子が非導通状態に保持され、比較モードのとき、上記
第１と第２のスイッチング素子が導通状態に保持される
請求項９記載のコンパレータ。 - 【請求項１１】上記第１と第２の第１導電型トランジス
タの出力端子の間に接続されている第３のスイッチング
素子を有し、 リセットモードのとき、上記第３のスイッチング素子が
導通状態に保持され、比較モードのとき、上記第３のス
イッチング素子が非導通状態に保持される請求項９記載
のコンパレータ。 - 【請求項１２】上記保持回路が上記ホールドモードにあ
るとき、上記ラッチ回路は上記リセットモードから上記
比較モードに切り替わるように制御される請求項１０記
載のコンパレータ。 - 【請求項１３】入力信号の電圧レベルに応じたディジタ
ルデータを出力するＡ／Ｄコンバータであって、 所定の基準電圧を分圧し、分圧電圧を基準電圧として出
力する分圧用抵抗素子と、 上記入力信号と上記基準電圧とを比較し、当該比較結果
に応じて第１または第２の論理レベルの比較結果を出力
するコンパレータと、 上記コンパレータの比較結果に応じて、上記ディジタル
データを出力するエンコーダとを有し、 上記コンパレータは、上記入力信号と上記基準信号をそ
れぞれ入力し、上記入力信号と上記基準信号との電圧の
差に応じた差動信号を出力する差動増幅回路と、 上記差動信号を保持する保持回路と、 上記保持回路によって保持された上記差動信号を増幅
し、増幅の結果第１または第２の論理レベルの比較結果
を保持して出力するラッチ回路とを有するＡ／Ｄコンバ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001034348A JP2002237743A (ja) | 2001-02-09 | 2001-02-09 | コンパレータ及びａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001034348A JP2002237743A (ja) | 2001-02-09 | 2001-02-09 | コンパレータ及びａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002237743A true JP2002237743A (ja) | 2002-08-23 |
Family
ID=18897973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001034348A Pending JP2002237743A (ja) | 2001-02-09 | 2001-02-09 | コンパレータ及びａ／ｄコンバータ |
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| Country | Link |
|---|---|
| JP (1) | JP2002237743A (ja) |
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-
2001
- 2001-02-09 JP JP2001034348A patent/JP2002237743A/ja active Pending
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