JPH0685497B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0685497B2 JPH0685497B2 JP60286929A JP28692985A JPH0685497B2 JP H0685497 B2 JPH0685497 B2 JP H0685497B2 JP 60286929 A JP60286929 A JP 60286929A JP 28692985 A JP28692985 A JP 28692985A JP H0685497 B2 JPH0685497 B2 JP H0685497B2
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- JP
- Japan
- Prior art keywords
- input
- signal
- transistor
- circuit
- level
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路に係り、特にCMOS（相補性絶縁
ゲート型）半導体集積回路の外部からの入力信号を受け
る入力回路に関する。
ゲート型）半導体集積回路の外部からの入力信号を受け
る入力回路に関する。
一般にCMOS型の半導体集積回路は、その低消費電力性の
点で有利であり、最近よく用いられるようになってきて
いる。このようなCMOS型集積回路、たとえばメモリ集積
回路には、外部からのチップイネーブル信号▲▼に
より集積回路チップを動作状態にするかあるいは待機状
態にするかを決める機能が一般に付加されている。そし
て、従来は、第６図に示す集積回路60のように外部端子
61に与えられる▲▼信号を受ける入力回路としてCM
OSインバータ62が継続接続されている。この場合、一般
に上記集積回路60は、▲▼信号入力が低レベルのと
きに動作状態になり、▲▼信号入力が高レベルのと
きに待機状態になるように制御される。また、CMOSイン
バータ62の応答速度と直流的な安全性を考慮して、その
ＰチャネルトランジスタTPおよびＮチャネルトランジス
タTNの各閾値電圧は対応して−1v,＋1v程度に設定され
ている。また、上記集積回路60の▲▼信号入力回路
をTTL回路の出力あるいは第６図中に示すようにNMOS型
集積回路63の出力バッファ64の出力により駆動する場
合、▲▼信号入力の高レベルは２〜3v程度である。
したがって、▲▼信号入力が高レベルのとき（待機
時）に入力初段のCMOSインバータ62にのみ電流が流れ、
電流が消費される。この待機時の入力初段における電流
消費を完全に零にするために、一般に外部の▲▼信
号入力線とVDD電源との間に▲▼信号入力の高レベ
ルをVDD電源電位まで引き上げるためのプルアップ用抵
抗65を接続しており、これによって待機時における入力
初段のCMOSインバータ62のＰチャネルトランジスタTPが
完全にオフ状態になる。
点で有利であり、最近よく用いられるようになってきて
いる。このようなCMOS型集積回路、たとえばメモリ集積
回路には、外部からのチップイネーブル信号▲▼に
より集積回路チップを動作状態にするかあるいは待機状
態にするかを決める機能が一般に付加されている。そし
て、従来は、第６図に示す集積回路60のように外部端子
61に与えられる▲▼信号を受ける入力回路としてCM
OSインバータ62が継続接続されている。この場合、一般
に上記集積回路60は、▲▼信号入力が低レベルのと
きに動作状態になり、▲▼信号入力が高レベルのと
きに待機状態になるように制御される。また、CMOSイン
バータ62の応答速度と直流的な安全性を考慮して、その
ＰチャネルトランジスタTPおよびＮチャネルトランジス
タTNの各閾値電圧は対応して−1v,＋1v程度に設定され
ている。また、上記集積回路60の▲▼信号入力回路
をTTL回路の出力あるいは第６図中に示すようにNMOS型
集積回路63の出力バッファ64の出力により駆動する場
合、▲▼信号入力の高レベルは２〜3v程度である。
したがって、▲▼信号入力が高レベルのとき（待機
時）に入力初段のCMOSインバータ62にのみ電流が流れ、
電流が消費される。この待機時の入力初段における電流
消費を完全に零にするために、一般に外部の▲▼信
号入力線とVDD電源との間に▲▼信号入力の高レベ
ルをVDD電源電位まで引き上げるためのプルアップ用抵
抗65を接続しており、これによって待機時における入力
初段のCMOSインバータ62のＰチャネルトランジスタTPが
完全にオフ状態になる。
上記したように、従来は、CMOS型集積回路の待機時のお
ける電流消費を完全に零にするために、プルアップ用抵
抗65を外付け接続する必要があり、これに伴って集積回
路応用製品の製造工数が増加ひいては製造コストの上昇
をきたすという欠点があった。
ける電流消費を完全に零にするために、プルアップ用抵
抗65を外付け接続する必要があり、これに伴って集積回
路応用製品の製造工数が増加ひいては製造コストの上昇
をきたすという欠点があった。
本発明は上記の事情に鑑みてなされたもので、信号入力
端子にプルアップ用抵抗を外付け接続しないでも入力初
段のCMOSインバータの電流消費を零にすることが可能な
半導体集積回路を提供するものである。
端子にプルアップ用抵抗を外付け接続しないでも入力初
段のCMOSインバータの電流消費を零にすることが可能な
半導体集積回路を提供するものである。
本発明の半導体集積回路は、入力初段のCMOSインバータ
の入力端と信号入力パッドとの間に第１のMOSトランジ
スタを挿入接続し、上記信号入力パッドの入力論理レベ
ルに応じて上記第１のMOSトランジスタがオン状態、オ
フ状態になるようにこのトランジスタのゲートに所定の
一定電位もしくは論理レベルが変化する制御電位を与
え、上記入力初段のCMOSインバータの入力端と電源端と
の間に、前記第１のMOSトランジスタがオフ状態のとき
に上記入力端の電位を引き上げるための第２のMOSトラ
ンジスタを挿入接続してなることを特徴とするものであ
る。
の入力端と信号入力パッドとの間に第１のMOSトランジ
スタを挿入接続し、上記信号入力パッドの入力論理レベ
ルに応じて上記第１のMOSトランジスタがオン状態、オ
フ状態になるようにこのトランジスタのゲートに所定の
一定電位もしくは論理レベルが変化する制御電位を与
え、上記入力初段のCMOSインバータの入力端と電源端と
の間に、前記第１のMOSトランジスタがオフ状態のとき
に上記入力端の電位を引き上げるための第２のMOSトラ
ンジスタを挿入接続してなることを特徴とするものであ
る。
これによって、信号入力パッドに接続されている信号入
力端子に外部のTTL回路あるいはNMOS集積回路から信号
入力の高レベルが与えられたときに、第１のMOSトラン
ジスタがオフ状態になり、第２のMOSトランジスタによ
って入力初段のCMOSインバータの入力電位が引き上げら
れ、この入力初段のCMOSインバータの電流消費が零にな
る。したがって、前記信号入力端子にプルアップ用抵抗
を外付け接続しなくてもよくなり、これに伴って集積回
路応用製品の製造工数の減少ひいては製造コストの低減
が可能になる。
力端子に外部のTTL回路あるいはNMOS集積回路から信号
入力の高レベルが与えられたときに、第１のMOSトラン
ジスタがオフ状態になり、第２のMOSトランジスタによ
って入力初段のCMOSインバータの入力電位が引き上げら
れ、この入力初段のCMOSインバータの電流消費が零にな
る。したがって、前記信号入力端子にプルアップ用抵抗
を外付け接続しなくてもよくなり、これに伴って集積回
路応用製品の製造工数の減少ひいては製造コストの低減
が可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はこの実施例に至る改良前の回路例で、たとえば
CMOSメモリ集積回路のチップイネーブル信号▲▼入
力回路を示しており、11は▲▼信号入力パッド、1
2,13および14は縦続接続されたCMOSインバータ、15は上
記パッド11と初段のCMOSインバータ12の入力端との間に
接続されたＮチャネルディプレーション型の第１のMOS
トランジスタであって、そのゲートはVSS電位端（接地
電位）に接続されており、16は上記CMOSインバータ11の
入力端とVDD電源端との間に接続されたＮチャネルエン
ハンスメント型の第２のMOSトランジスタであって、そ
のゲートは二段目のCMOSインバータ13の出力端に接続さ
れている。ここで、上記第１のトランジスタ15の閾値電
圧は約−2vであり、その他のＮチャネルトランジスタお
よびＰチャネルトランジスタは各対応して＋1v,−1v程
度である。
CMOSメモリ集積回路のチップイネーブル信号▲▼入
力回路を示しており、11は▲▼信号入力パッド、1
2,13および14は縦続接続されたCMOSインバータ、15は上
記パッド11と初段のCMOSインバータ12の入力端との間に
接続されたＮチャネルディプレーション型の第１のMOS
トランジスタであって、そのゲートはVSS電位端（接地
電位）に接続されており、16は上記CMOSインバータ11の
入力端とVDD電源端との間に接続されたＮチャネルエン
ハンスメント型の第２のMOSトランジスタであって、そ
のゲートは二段目のCMOSインバータ13の出力端に接続さ
れている。ここで、上記第１のトランジスタ15の閾値電
圧は約−2vであり、その他のＮチャネルトランジスタお
よびＰチャネルトランジスタは各対応して＋1v,−1v程
度である。
上記構成の入力回路において、チップが待機状態のと
き、つまり▲▼信号入力が高レベル（2v〜3v）のと
きには、第１のトランジスタ15はオフ状態であり、CMOS
インバータ、12,13の各出力は対応してVSS電位、VDD電
位になっており、第２のトランジスタ16はオン状態にな
って初段のCMOSインバータ12は入力端電位が高くなって
いるので電流が流れることはない。上記パッド11が高レ
ベルから低レベルになったとき、トランジスタ15はオ
ン、16も始めはオン状態（オン抵抗はトランジスタ16の
方がトランジスタ15より充分大きい）で、このパッド11
の低レベルは、トランジスタ15、インバータ12、13を介
してインバータ14、トランジスタ16のゲートに伝わるか
ら、パッド11の入力信号は、インバータ14の出力をチッ
プ内の内部回路で受付け可能である。なお、▲▼信
号入力が低レベルのとき（チップの動作状態時）には、
第１のトランジスタ15はオン状態になり、CMOSインバー
タ12,13の各出力は対応してVDD電位、VSS電位になって
おり、第２のトランジスタ16はオフ状態になっている。
き、つまり▲▼信号入力が高レベル（2v〜3v）のと
きには、第１のトランジスタ15はオフ状態であり、CMOS
インバータ、12,13の各出力は対応してVSS電位、VDD電
位になっており、第２のトランジスタ16はオン状態にな
って初段のCMOSインバータ12は入力端電位が高くなって
いるので電流が流れることはない。上記パッド11が高レ
ベルから低レベルになったとき、トランジスタ15はオ
ン、16も始めはオン状態（オン抵抗はトランジスタ16の
方がトランジスタ15より充分大きい）で、このパッド11
の低レベルは、トランジスタ15、インバータ12、13を介
してインバータ14、トランジスタ16のゲートに伝わるか
ら、パッド11の入力信号は、インバータ14の出力をチッ
プ内の内部回路で受付け可能である。なお、▲▼信
号入力が低レベルのとき（チップの動作状態時）には、
第１のトランジスタ15はオン状態になり、CMOSインバー
タ12,13の各出力は対応してVDD電位、VSS電位になって
おり、第２のトランジスタ16はオフ状態になっている。
即ち、上記第１図の入力回路によれば、▲▼信号入
力パッドと入力初段のCMOSインバータの入力端との間お
よびこの入力端とVDD電源端との間にそれぞれ所定の閾
値電圧を有するMOSトランジスタを挿入してそれぞれ所
定のゲート電位を与えることによって、▲▼信号入
力の低レベル、高レベルに応じて出力論理レベルが変化
し、電流が消費されることはない。
力パッドと入力初段のCMOSインバータの入力端との間お
よびこの入力端とVDD電源端との間にそれぞれ所定の閾
値電圧を有するMOSトランジスタを挿入してそれぞれ所
定のゲート電位を与えることによって、▲▼信号入
力の低レベル、高レベルに応じて出力論理レベルが変化
し、電流が消費されることはない。
第２図に回路は、第１図の回路中の第２のトランジスタ
16に代えてＰチャネルエンハンスメント型MOSトランジ
スタ21を用い、そのゲートに三段目のCMOSインバータ14
の出力を与えるようにしたものである。また、第３図の
回路は、第１図の回路中の第２のトランジスタ16に代え
てＮチャネルディプレーション型MOSトランジスタ31を
用い、そのゲート・ソース相互を接続したものである。
第４図は本発明の一実施例の回路図である。この第４図
の回路は、第１図の回路中のトランジスタ15のゲート電
位を、三段目のCMOSインバータ14の出力電位により制御
するようにしている。
16に代えてＰチャネルエンハンスメント型MOSトランジ
スタ21を用い、そのゲートに三段目のCMOSインバータ14
の出力を与えるようにしたものである。また、第３図の
回路は、第１図の回路中の第２のトランジスタ16に代え
てＮチャネルディプレーション型MOSトランジスタ31を
用い、そのゲート・ソース相互を接続したものである。
第４図は本発明の一実施例の回路図である。この第４図
の回路は、第１図の回路中のトランジスタ15のゲート電
位を、三段目のCMOSインバータ14の出力電位により制御
するようにしている。
この第４図の回路の特徴は、信号入力端11への外部から
の入力信号を、この入力信号の論理レベルに対応してゲ
ートが制御されるトランジスタ15を通して、入力初段の
インバータに供給するようにしているため、入力信号の
“H"レベルの電圧が、そのままの値で入力初段のインバ
ータに供給されるという利点がある。このことを、第４
図を用いてさらに具体的に説明すると、入力端11への入
力信号が“L"レベルの時は、インバータ12の出力は“H"
レベル、インバータ13の出力は“L"レベル、インバータ
14の出力は“H"レベルすなわちVDDレベルとなってお
り、インバータ14に接続されるトランジスタ15のゲート
にはVDDレベルの電圧が供給される。入力信号が“L"レ
ベルのときには、トランジスタ15のゲート電圧はVDDレ
ベルに設定されているため、入力信号が“L"レベルから
“H"レベルに変化すると、入力信号の“H"レベルがその
まま入力初段のインバータに供給される。入力信号が
“H"レベルに変化すると、これに応答して、インバータ
12の出力レベルは“L"レベルとなり、この変化が順次伝
達され、インバータ13の出力が“H"レベルになり、イン
バータ14の出力が“L"レベルとなる。インバータ13の出
力が“H"レベルとなるになるため、この出力にゲートが
接続されるトランジスタ16がオンし、入力初段のインバ
ータ12の入力は、トランジスタ16によって充電される。
インバータ14の出力は“L"レベルに設定されているた
め、トランジスタ15はオフし、インバータ12の入力端は
トランジスタ16によって充電が完了し、インバータ12で
の電流消費が零になる。このように本発明においては、
入力信号が“L"レベルから“H"レベルに変化してから、
所定の時間が経過して後（第４図の場合は、インバータ
12、13、14の応答時間の後）トランジスタ15のゲートが
“L"レベルに変化するまで、入力信号の“H"レベルを、
そのまま入力初段のインバータに伝達できるという利点
を持つ。このため前述の入力初段のインバータの応答時
間の高速化、直流レベルでのマージンの向上が可能とな
るものである。
の入力信号を、この入力信号の論理レベルに対応してゲ
ートが制御されるトランジスタ15を通して、入力初段の
インバータに供給するようにしているため、入力信号の
“H"レベルの電圧が、そのままの値で入力初段のインバ
ータに供給されるという利点がある。このことを、第４
図を用いてさらに具体的に説明すると、入力端11への入
力信号が“L"レベルの時は、インバータ12の出力は“H"
レベル、インバータ13の出力は“L"レベル、インバータ
14の出力は“H"レベルすなわちVDDレベルとなってお
り、インバータ14に接続されるトランジスタ15のゲート
にはVDDレベルの電圧が供給される。入力信号が“L"レ
ベルのときには、トランジスタ15のゲート電圧はVDDレ
ベルに設定されているため、入力信号が“L"レベルから
“H"レベルに変化すると、入力信号の“H"レベルがその
まま入力初段のインバータに供給される。入力信号が
“H"レベルに変化すると、これに応答して、インバータ
12の出力レベルは“L"レベルとなり、この変化が順次伝
達され、インバータ13の出力が“H"レベルになり、イン
バータ14の出力が“L"レベルとなる。インバータ13の出
力が“H"レベルとなるになるため、この出力にゲートが
接続されるトランジスタ16がオンし、入力初段のインバ
ータ12の入力は、トランジスタ16によって充電される。
インバータ14の出力は“L"レベルに設定されているた
め、トランジスタ15はオフし、インバータ12の入力端は
トランジスタ16によって充電が完了し、インバータ12で
の電流消費が零になる。このように本発明においては、
入力信号が“L"レベルから“H"レベルに変化してから、
所定の時間が経過して後（第４図の場合は、インバータ
12、13、14の応答時間の後）トランジスタ15のゲートが
“L"レベルに変化するまで、入力信号の“H"レベルを、
そのまま入力初段のインバータに伝達できるという利点
を持つ。このため前述の入力初段のインバータの応答時
間の高速化、直流レベルでのマージンの向上が可能とな
るものである。
また第４図においては、トランジスタ15のゲート制御信
号として、CMOSインバータの縦続接続回路のフィードバ
ック信号を用いているため、トランジスタ15のゲート制
御回路が簡素化され、回路構成および消費電流の点でも
有利化されるものである。また、第５図の回路は、第１
図の回路中の第１のトランジスタ15に代えて所定の閾値
電圧（たとえば＋3v程度）を有するＮチャネルエンハン
スメント型MOSトランジスタ51を用い、そのゲートをVDD
電源端に接続したものである。
号として、CMOSインバータの縦続接続回路のフィードバ
ック信号を用いているため、トランジスタ15のゲート制
御回路が簡素化され、回路構成および消費電流の点でも
有利化されるものである。また、第５図の回路は、第１
図の回路中の第１のトランジスタ15に代えて所定の閾値
電圧（たとえば＋3v程度）を有するＮチャネルエンハン
スメント型MOSトランジスタ51を用い、そのゲートをVDD
電源端に接続したものである。
上述したように本発明の半導体集積回路によれば、入力
初段のCMOSインバータの入力端と信号入力パッドとの間
に第１のMOSトランジスタを挿入接続し、上記入力端と
電源端との間に第２のMOSトランジスタを挿入接続して
いるので、信号入力端子にプルアップ用抵抗を外付け接
続しないでも、外部入力論理信号の値にかかわらず、入
力初段のCMOSインバータの電流消費を零にすることがで
きる。したがって、本発明の集積回路をTTL集積回路と
かNMOS集積回路などと組み合わせて使用する場合に、そ
の製品の製造工数の減少ひいては製造コストの低減を図
ることができる。
初段のCMOSインバータの入力端と信号入力パッドとの間
に第１のMOSトランジスタを挿入接続し、上記入力端と
電源端との間に第２のMOSトランジスタを挿入接続して
いるので、信号入力端子にプルアップ用抵抗を外付け接
続しないでも、外部入力論理信号の値にかかわらず、入
力初段のCMOSインバータの電流消費を零にすることがで
きる。したがって、本発明の集積回路をTTL集積回路と
かNMOS集積回路などと組み合わせて使用する場合に、そ
の製品の製造工数の減少ひいては製造コストの低減を図
ることができる。
第１図ないし第３図、第５図は、本発明に至る改良前の
入力回路図、第４図は本発明の一実施例の回路図、第６
図は従来のNMOS集積回路の出力バッファとCMOS集積回路
の入力回路との接続関係を示す回路図である。 11……信号入力パッド、12,13,14……CMOSインバータ、
15,51……第１のMOSトランジスタ、16,21,31……第２の
MOSトランジスタ。
入力回路図、第４図は本発明の一実施例の回路図、第６
図は従来のNMOS集積回路の出力バッファとCMOS集積回路
の入力回路との接続関係を示す回路図である。 11……信号入力パッド、12,13,14……CMOSインバータ、
15,51……第１のMOSトランジスタ、16,21,31……第２の
MOSトランジスタ。
Claims (1)
- 【請求項１】第１電圧振幅を有する入力信号が供給され
る信号入力端と、上記入力信号がそれぞれのゲートに印
加され、かつ直列接続されたＰチャネルおよびＮチャネ
ルMOSトランジスタを有する入力回路と、この入力回路
の上記両トランジスタの両ゲートの共通接続部である入
力端と上記信号入力端との間に接続され、上記入力信号
に応答して上記外部からの入力信号が高論理レベルのと
きはオフし、低論理レベルのときはオンするように論理
レベルが変化する上記入力回路の出力経路の信号がフィ
ードバックされてゲートに供給される第１のMOSトラン
ジスタと、上記入力回路の入力端と電源端との間に接続
され、上記第１のMOSトランジスタがオフのときオンし
て上記入力端の電位を引き上げるための第２のMOSトラ
ンジスタとを具備し、上記第１電圧振幅よりも大きい電
圧振幅を有する信号を上記入力回路から出力すると共
に、上記直列接続されたＰチャネルおよびＮチャネルMO
Sトランジスタを介しての直流的な電流路を遮断するよ
うにしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286929A JPH0685497B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286929A JPH0685497B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145918A JPS62145918A (ja) | 1987-06-30 |
| JPH0685497B2 true JPH0685497B2 (ja) | 1994-10-26 |
Family
ID=17710782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60286929A Expired - Fee Related JPH0685497B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685497B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02134918A (ja) * | 1988-11-15 | 1990-05-23 | Sharp Corp | レベルシフタ回路 |
| JP2565076B2 (ja) * | 1993-03-31 | 1996-12-18 | 日本電気株式会社 | 半導体装置 |
| JP4157269B2 (ja) | 2000-06-09 | 2008-10-01 | 株式会社東芝 | 半導体記憶装置 |
| JP3838482B2 (ja) * | 2000-10-30 | 2006-10-25 | 株式会社ルネサステクノロジ | 出力回路および入力回路 |
| JP6113489B2 (ja) * | 2012-12-14 | 2017-04-12 | ラピスセミコンダクタ株式会社 | 半導体回路及び半導体装置 |
| JP6730213B2 (ja) * | 2017-03-15 | 2020-07-29 | ラピスセミコンダクタ株式会社 | 半導体回路及び半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4490633A (en) | 1981-12-28 | 1984-12-25 | Motorola, Inc. | TTL to CMOS input buffer |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746535A (en) * | 1980-09-05 | 1982-03-17 | Toshiba Corp | Mos type circuit |
| JPS59152728A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | 半導体集積回路における入力回路 |
-
1985
- 1985-12-20 JP JP60286929A patent/JPH0685497B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4490633A (en) | 1981-12-28 | 1984-12-25 | Motorola, Inc. | TTL to CMOS input buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145918A (ja) | 1987-06-30 |
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